KR20020002931A - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
본 발명은 듀얼 다마신(Dual Damascene) 구조를 갖는 금속배선을 용이하게 형성하도록 한 반도체 소자의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 제 1 식각스톱층, 제 1 절연막, 제 2 식각스톱층, 제 2 절연막, 제 3 식각스톱층을 차례로 형성하는 단계와, 상기 제 2 절연막의 표면이 소정부분 노출되도록 제 3 식각스톱층을 선택적으로 제거하여 개구부를 형성하는 단계와, 상기 개구부 및 그에 인접한 제 3 식각스톱층의 표면이 노출되도록 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 제 3 식각스톱층, 제 2 절연막, 제 2 식각스톱층을 선택적으로 제거하는 단계와, 상기 마스크층을 제거하고 상기 반도체 기판의 표면이 소정부분 노출되도록 블랭킷 식각공정으로 상기 제 3 식각스톱층, 제 2 절연막, 제 2 식각스톱층, 제 1 절연막, 제 1 식각스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 듀얼 다마신 구조를 갖는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제공공정에 관한 것으로, 특히 듀얼 다마신(Dual Damascene)구조를 이용하여 제조공정을 단순화시키는데 적당한 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 듀얼 다마신 공정이 제안되었다.
이러한 듀얼 다마신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 CVD(Chemical Vapor Deposition)/PVD(Physical Vapor Deposition) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선 형성방법을설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)상에 제 1 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(13)를 패터닝하여 트랜치(Trench) 영역을 정의한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(13)를 마스크로 이용하여 상기 노출된 절연막(12)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(14)를 형성하고, 상기 제 1 포토레지스트(13)를 제거한다.
도 1c에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 제 2 포토레지스트(15)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(15)를 패터닝하여 콘택영역을 정의한다.
도 1d에 도시한 바와 같이, 상기 패터닝된 제 2 포토레지스트(15)를 마스크로 이용하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 절연막(12)을 제거하여 콘택홀(16)을 형성하고, 상기 제 2 포토레지스트(15)를 제거한다.
도 1e에 도시한 바와 같이, 상기 콘택홀(16)을 포함한 반도체 기판(11)의 전면에 금속배선용 금속층을 증착한 후, CMP(Chemical Mechanical Polishing)나 에치백(Etch Back) 등의 평탄화 공정을 실시하여 상기 콘택홀(16)내부에 듀얼 다마신 구조를 갖는 금속배선(17)을 형성한다.
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 절연막(22)을 형성한 후, 포토 및 식각공정을 통해 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 절연막(22)을 선택적으로 제거하여 콘택홀(23)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(23)을 포함한 전면에 포토레지스트(24)를 도포한 후, 노광 및 현상공정으로 포토레지스트(24)를 패터닝한다.
여기서 상기 패터닝된 포토레지스트(24)는 콘택홀(23)의 내부와 상기 콘택홀(23)에 인접한 영역을 제외한 절연막(22)상에 잔류하게 된다.
이어, 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 노출된 절연막을 선택적으로 제거하여 소정깊이를 갖는 트랜치(25)를 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(24)를 제거하고, 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(23)의 내부에 듀얼 다마신 구조를 갖는 금속배선(26)을 형성한다.
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32) 및 SiN막(33)을 차례로 형성하고, 포토 및 식각공정을 통해 상기 제 1 절연막(32)의 표면이 소정부분 노출되도록 상기 SiN막(33)을 선택적으로 한다.
도 3b에 도시한 바와 같이, 상기 선택적으로 제거된 SiN막(33)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(34)을 형성한다.
이어, 상기 제 2 절연막(34)상에 포토레지스트(35)를 도포한 후, 노광 및 현상공정으로 포토레지스트(35)를 패터닝한다.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(35)를 마스크로 이용하여 상기 제 2 절연막(34)을 선택적으로 제거한다.
여기서 상기 제 1 절연막(32)상에 형성된 SiN막(33)은 제 2 절연막(34) 식각시 제 1 절연막(32)의 식각을 방지하는 보호막 역할을 한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(35)를 제거하고, 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 제 2 절연막(34) 및 SiN막(33)을 블랭킷(Blanket) 식각으로 제거하여 콘택홀(36)을 형성한다.
여기서 상기 제 2 절연막(34)과 SiN막(33)을 블랭킷으로 제거할 때 상기 SiN막(33)이 형성되지 않고 노출된 제 1 절연막(32)의 부분은 반도체 기판(31)의 표면이 소정부분 노출되면서 콘택홀(36)이 형성된다.
도 3e에 도시한 바와 같이, 상기 콘택홀(36)을 포함한 전면에 금속층을 형성한 후에 평탄화 공정을 실시하여 상기 콘택홀(36)의 내부에 듀얼 다마신 구조를 갖는 금속배선(37)을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 제 1 실시예는 2번의 마스크 공정에서 딥 콘택홀 형성시 포토레지스트의 현상이 어렵고 포토레지스트의 두께에 의해서만 절연막을 식각하기가 어렵다.
둘째, 제 2 실시예는 콘택홀 내부에 형성된 포토레지스트를 완전히 제거하기가 힘들어 이후 소자의 이물질로 작용하여 소자의 불량을 유발시킨다.
셋째, 제 3 실시예는 2회의 마스크 공정, 2회의 절연막 증착공정, 콘택홀 형성시 보호막 역할을 하는 SiN막을 형성하는 공정과 식각하는 공정 등을 진행해야 하기 때문에 공정이 복잡하다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 식각선택비를 이용하여 듀얼 다마신 구조를 갖는 금속배선을 용이하게 형성하도록 한 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 제 1 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2c는 종래의 제 2 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 3a 내지 도 3e는 종래의 제 3 실시예에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
도 4a 내지 도 4h는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도
- 도면의 주요 부분에 대한 부호의 설명 -
41 : 반도체 기판 42 : 제 1 식각스톱층
43 : 제 1 절연막 44 : 제 2 식각스톱층
45 : 제 2 절연막 46 : 제 3 식각스톱층
47 : 제 1 포토레지스트 48 : 제 2 포토레지스트
49 : 콘택홀 50 : 금속배선
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 반도체 기판상에 제 1 식각스톱층, 제 1 절연막, 제 2 식각스톱층, 제 2 절연막, 제 3 식각스톱층을 차례로 형성하는 단계와, 상기 제 2 절연막의 표면이 소정부분 노출되도록 제 3 식각스톱층을 선택적으로 제거하여 개구부를 형성하는 단계와, 상기 개구부 및 그에 인접한 제 3 식각스톱층의 표면이 노출되도록 마스크층을 형성하는 단계와, 상기 마스크층을 마스크로 이용하여 제 3 식각스톱층, 제 2 절연막, 제 2 식각스톱층을 선택적으로 제거하는 단계와, 상기 마스크층을 제거하고 상기 반도체 기판의 표면이 소정부분 노출되도록 블랭킷 식각공정으로 상기 제3 식각스톱층, 제 2 절연막, 제 2 식각스톱층, 제 1 절연막, 제 1 식각스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내부에 듀얼 다마신 구조를 갖는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 반도체 기판(41)상에 식각 스톱퍼(Etch Stopper) 역할을 하는 제 1 식각스톱층(42)을 형성하고, 상기 제 1 식각스톱층(42)상에 HDP막 등의 제 1 절연막(43)을 차례로 형성한다.
여기서 상기 제 1 식각스톱층(42)은 SiON, Si3N4등의 물질을 500 ~ 1000Å 두께로 형성한다.
도 4b에 도시한 바와 같이, 상기 제 1 절연막(43)상에 SiON, Si3N4등을 500 ~ 1000Å 두께로 증착한 제 2 식각스톱층(44)을 형성하고, 상기 제 2 식각스톱층(44)상에 HDP막 등의 제 2 절연막(45)을 형성한다.
도 4c에 도시한 바와 같이, 상기 제 2 절연막(45)상에 TaN, SiON, SiN 등을 1000~ 1500Å 두께로 증착한 제 3 식각스톱층(46)을 형성한다.
도 4d에 도시한 바와 같이, 상기 제 3 식각스톱층(46)상에 제 1 포토레지스트(47)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(47)를 패터닝하여 콘택영역을 정의한다.
도 4e에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(47)를 마스크로 이용하여 상기 제 3 식각스톱층(46)을 선택적으로 제거하여 제 2 절연막(45)의 표면을 소정부분 노출시키어 개구부를 형성하고, 상기 제 1 포토레지스트(47)를 제거한다.
도 4f에 도시한 바와 같이, 상기 반도체 기판(41)의 전면에 제 2 포토레지스트(48)를 도포한 후, 노광 및 현상공정으로 패터닝한다.
여기서 상기 제 2 포토레지스트(48)는 상기 개구부 및 그에 인접한 영역은 노출되도록 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(48)를 마스크로 이용하여 상기 노출된 제 3 식각스톱층(46) 및 제 2 절연막(45) 그리고 제 1 식각스톱층(44)을 선택적으로 제거한다.
도 4g에 도시한 바와 같이, 상기 제 2 포토레지스트(48)를 제거하고, 상기 반도체 기판(41)의 표면이 소정부분 노출되도록 전면에 블랭킷 식각공정으로 제 3 식각스톱층(46), 제 2 절연막(45), 제 2 식각스톱층(44), 제 1 절연막(43), 제 1 식각스톱층(42)을 선택적으로 제거하여 콘택홀(49)을 형성한다.
여기서 상기 블랭킷 식각공정은 제 3 식각스톱층(46)이 완전히 제거되면서 제 3 식각스톱층(46)이 형성되지 않은 제 2 절연막(45)과 제 2 식각 스톱층(44)이 선택적으로 제거되고, 상기 제 2 절연막(45)과 제 2 식각스톱층(44)이 형성되지 않는 제 1 절연막(43)과 제 1 식각스톱층(42)이 제거되면서 콘택홀(49)이 형성된다.
한편, 상기 콘택홀(49)을 형성한 후에 클리닝(Cleaning)을 실시하여 식각공정중에 발생한 이물질을 제거한다.
도 4h에 도시한 바와 같이, 상기 콘택홀(49)을 포함한 반도체 기판(41)의 전면에 금속배선용 W, Al, Cu, 도우프트-폴리(Doped-Poly) 실리콘 등의 금속층을 형성한 후, 에치백이나 CMP(Chemical Mechanical Polishing) 공정 등의 평탄화 공정을 실시하여 상기 콘택홀(49)내부에 듀얼 다마신 구조를 갖는 금속배선(50)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속배선 형성방법은 다음과 같은 효과가 있다.
첫째, 듀얼 다마신 공정에서 발생하는 포토레지스트를 완전히 제거함으로서 공정의 안정도를 향상할 수 있다.
둘째, 절연막과 고선택비를 갖는 식각스톱퍼층을 이용함으로 금속배선과 금속배선의 우수한 프로파일(Profile)을 얻을 수 있다.
셋째, 듀얼 다마신 구조를 갖는 금속배선을 형성함으로서 공정중에 발생하는 금속배선간 브릿지(Bridge)나 나쁜 식각 특성을 해결하여 공정의 안정도를 향상할 수 있다.
Claims (3)
- 반도체 기판상에 제 1 식각스톱층, 제 1 절연막, 제 2 식각스톱층, 제 2 절연막, 제 3 식각스톱층을 차례로 형성하는 단계;상기 제 2 절연막의 표면이 소정부분 노출되도록 제 3 식각스톱층을 선택적으로 제거하여 개구부를 형성하는 단계;상기 개구부 및 그에 인접한 제 3 식각스톱층의 표면이 노출되도록 마스크층을 형성하는 단계;상기 마스크층을 마스크로 이용하여 제 3 식각스톱층, 제 2 절연막, 제 2 식각스톱층을 선택적으로 제거하는 단계;상기 마스크층을 제거하고 상기 반도체 기판의 표면이 소정부분 노출되도록 블랭킷 식각공정으로 상기 제 3 식각스톱층, 제 2 절연막, 제 2 식각스톱층, 제 1 절연막, 제 1 식각스톱층을 선택적으로 제거하여 콘택홀을 형성하는 단계;상기 콘택홀 내부에 듀얼 다마신 구조를 갖는 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 식각스톱층은 500 ~ 1000Å 두께를 갖는 SiON, Si3N4등의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 제 3 식각스톱층은 1000 ~ 1500Å 두께를 갖는 TaN, SiON, Si3N4등의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000037298A KR20020002931A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000037298A KR20020002931A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 금속배선 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020002931A true KR20020002931A (ko) | 2002-01-10 |
Family
ID=19675531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000037298A KR20020002931A (ko) | 2000-06-30 | 2000-06-30 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020002931A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462758B1 (ko) * | 2002-05-02 | 2004-12-20 | 동부전자 주식회사 | 구리 듀얼 다마신을 위한 포토 공정 |
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2000
- 2000-06-30 KR KR1020000037298A patent/KR20020002931A/ko not_active Application Discontinuation
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