KR100462758B1 - 구리 듀얼 다마신을 위한 포토 공정 - Google Patents

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Abstract

본 발명은 비아/메탈(via/metal) 포토 공정을 한 번에 실시하는 공정에 관한 것이다. 종래의 기술에 있어서는 절연막을 에치하는 경우 비아 패턴(pattern)과 메탈 패턴을 각각 에치하기 때문에, 이에 수반되는 포토 공정의 원가가 상승되고 메탈과 비아 홀간 정렬문제가 발생하는 문제가 있다. 본 발명은, 절연막을 에치하는 경우 패턴 형태에 따른 포토 레지스트의 로스 차이 및 절연막과 포토 레지스트간의 선택비를 이용하여 비아 패턴과 메탈 패턴을 동시에 실시한다. 따라서, 비아 패턴과 메탈 패턴을 동시에 실시하기 때문에, 포토 공정의 원가가 절감되고 메탈과 비아 홀간 정렬문제가 전혀 발생하지 않는 효과가 있다.

Description

구리 듀얼 다마신을 위한 포토 공정{PHOTO PROCESS FOR COPPER DUAL DAMASCENE}
본 발명은 구리 듀얼 다마신(copper dual damascene)을 위한 포토 공정(photo process)에 관한 것으로, 특히, 비아/메탈(via/metal) 포토 공정을 한 번에 실시하는 공정에 관한 것이다.
통상적으로, 반도체 제조공정에서 메탈 라인을 구리로 사용하는 경우 듀얼다마신 공정을 적용한다.
종래의 듀얼 다마신 공정을 보면, 듀얼 다마신 절연층을 형성한 후 비아 마스크(via mask), 비아 에치(via etch), 비아 홀 필링(via hole filling), 메탈 마스크, 구리 플레이팅(copper plating), 및 구리 평탄화 등의 순서로 이루어진다. 이때, 비아 디자인은 도 1과 같고 메탈 디자인은 도 2와 같다.
이와 같은 종래의 기술에 있어서는 절연막을 에치하는 경우 비아 패턴(pattern)과 메탈 패턴을 각각 에치하기 때문에, 이에 수반되는 포토 공정의 원가가 상승되고 메탈과 비아 홀간 정렬문제가 발생하는 문제가 있다.
본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 절연막을 에치하는 경우 패턴 형태에 따른 포토 레지스트의 로스(loss) 차이 및 절연막과 포토 레지스트간의 선택비를 이용하여 비아 패턴과 메탈 패턴을 동시에 실시하는 구리 듀얼 다마신을 위한 포토 공정을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 제 1 절연막에 구리가 패터닝된 반도체 소자의 전 표면에 제 2 절연막을 형성하는 제 1 단계; 포토 레지스트를 패터닝하여 구리 라인 영역을 제외한 표면에 제 1 포토 레지스트가 형성되도록 하되, 상기 구리 라인 영역의 중앙에 제 1 포토 레지스트가 형성되도록 하는 제 2 단계; 상기 제 1 포토 레지스트 및 상기 제 1 포토 레지스트가 형성되지 않은 영역의 상기 제 2 절연막의 상측을 소정의 깊이 만큼 제거하는 제 3 단계; 전 표면에 제 2 포토 레지스트를 형성하는 제 4 단계; 상기 제 1, 제 2 포토 레지스트 및 비아 영역의 제 2 절연막을 제거하는 제 5 단계; 전 표면에 구리를 형성하는 제 6 단계; 및 평탄화 공정을 실시하는 제 7 단계를 포함하는 것을 특징으로 한다.
도 1은 종래의 기술에 따른 비아 디자인을 나타낸 개략도,
도 2는 종래의 기술에 따른 메탈 디자인을 나타낸 개략도,
도 3은 본 발명에 따라 도 1, 2의 디자인을 동시에 나타낸 개략도,
도 4a 내지 도 4g는 본 발명에 따른 구리 듀얼 다마신을 위한 포토 공정을 각 단계별로 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 14 : 제 1, 제 2 절역막 12, 20 : 구리
16, 18 : 제 1, 제 2 포토 레지스트
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
먼저, 도 3은 도 1, 2의 디자인을 동시에 나타낸 개략도로, 본 발명에서는 도 3과 같은 비아 디자인과 메탈 디자인이 동시에 형성된 디자인을 사용한다.
도 4a 내지 도 4g는 본 발명에 따른 구리 듀얼 다마신을 위한 포토 공정을 각 단계별로 나타낸 단면도이다.
먼저, 도 4a와 같이 제 1 절연막(산화막)(10)에 구리(12)가 패터닝된 반도체 소자의 전 표면에 제 2 절연막(산화막)(14)을 형성한다.
도 4b와 같이 포토 레지스트를 패터닝하여 구리 라인 영역을 제외한 표면에 제 1 포토 레지스트(16)가 형성되도록 하되, 구리 라인 영역의 중앙에 제 1 포토 레지스트(16)가 형성되도록 한다.
도 4c와 같이 제 1 포토 레지스트(16) 및 제 1 포토 레지스트(16)가 형성되지 않은 영역의 제 2 절연막(14)의 상측을 소정의 깊이 만큼 제거한다. 이때, 공정 특성상 구리 라인 영역의 중앙에 형성된 제 1 포토 레지스트(16)가 더 깊이 제거된다.
도 4d와 같이 전 표면에 제 2 포토 레지스트(18)를 형성한다.
도 4e와 같이 제 1, 제 2 포토 레지스트(16, 18) 및 비아 영역의 제 2 절연막(14)을 제거한다. 상술하면, 하기한 바와 같이 제 2 절연막(14)과 제 1, 제 2 포토 레지스트(16, 18)의 식각 선택비는 5:1 내지 8:1로서 현저한 차이를 가지므로 구리 라인 영역 중앙의 제 2 절연막(14)이 노출될 때까지 식각 공정을 수행하면 노출된 제 2 절연막(14)의 주위에는 제 2 포토 레지스트(18)가 잔존하며, 후속으로 계속 식각 공정을 진행하면 식각 선택비에 의해 제 2 포토 레지스트(18)보다 제 2 절연막(14)의 노출 부위가 더 빠른 속도로 식각되어 중앙부, 즉 비아구역의 구리(12)가 노출되는 비아 홀이 형성된다.
도 4f와 같이 전 표면에 구리(20)를 형성한다.
도 4g와 같이 평탄화 공정을 실시한다.
상기 제 2 절연막(14)과 제 1, 제 2 포토 레지스트(16, 18)의 선택비가 5:1 내지 8:1 정도로, 제 2 절연막(14)이 5 내지 8 에치될 때 제 1, 제 2 포토 레지스트(16, 18)는 1이 에치된다는 원리 및 패턴 크기가 작은 경우 절연막 식각시 패턴이 큰 영역에 비해 포토 잔막률이 낮다는 점을 이용하여 도 3과 같이 디자인한다. 각 원 부분에 식각 후 포토 레지스트가 남는데, 각 원 부분의 잔막률이 나머지 영역에 비해 낮다는 점을 이용한다. 도 3에 따른 디자인에 있어서, 빗금친 부분이 공정을 거치면 구리 라인이 형성되고 원 영역은 비아 홀이 형성되는 부위이다.
이상에서 설명한 바와 같이, 본 발명은, 절연막을 에치하는 경우 패턴 형태에 따른 포토 레지스트의 로스 차이 및 절연막과 포토 레지스트간의 선택비를 이용하여 비아 패턴과 메탈 패턴을 동시에 실시한다. 따라서, 비아 패턴과 메탈 패턴을 동시에 실시하기 때문에, 포토 공정의 원가가 절감되고 메탈과 비아 홀간 정렬문제가 전혀 발생하지 않는 효과가 있다.

Claims (4)

  1. 제 1 절연막에 구리가 패터닝된 반도체 소자의 전 표면에 제 2 절연막을 형성하는 제 1 단계;
    포토 레지스트를 패터닝하여 구리 라인 영역을 제외한 표면에 제 1 포토 레지스트가 형성되도록 하되, 상기 구리 라인 영역의 중앙에 제 1 포토 레지스트가 형성되도록 하는 제 2 단계;
    상기 제 1 포토 레지스트 및 상기 제 1 포토 레지스트가 형성되지 않은 영역의 상기 제 2 절연막의 상측을 소정의 깊이 만큼 제거하는 제 3 단계;
    전 표면에 제 2 포토 레지스트를 형성하는 제 4 단계;
    상기 제 1, 제 2 포토 레지스트 및 비아 영역의 제 2 절연막을 제거하는 제 5 단계;
    전 표면에 구리를 형성하는 제 6 단계; 및
    평탄화 공정을 실시하는 제 7 단계를 포함하는 구리 듀얼 다마신을 위한 포토 공정.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 산화막인 것을 특징으로 하는 구리 듀얼 다마신을 위한 포토 공정.
  3. 제 1 항에 있어서,
    상기 제 2 절연막은 산화막인 것을 특징으로 하는 구리 듀얼 다마신을 위한 포토 공정.
  4. 제 1 항에 있어서,
    상기 제 2 절연막과 상기 제 1, 제 2 포토 레지스트의 선택비가 5:1 내지 8:1인 것을 특징으로 하는 구리 듀얼 다마신을 위한 포토 공정.
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