KR100244266B1 - 반도체 소자의 격리영역 형성방법 - Google Patents

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Abstract

본 발명은 공정 마진을 향상시키는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 반도체 기판상에 제 1, 제 2 절연막을 형성하고 기판의 표면이 노출되도록 선택적으로 제거하는 단계와, 상기 제 1, 제 2 절연막을 마스크로 이용하여 상기 반도체 기판의 표면으로부터 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치 내부에 상기 반도체 기판의 표면보다 낮도록 제 3 절연막을 형성하는 단계와, 그리고 상기 제 3 절연막상에 상기 제 1 절연막의 표면과 동일 높이로 제 4 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 격리영역 형성방법{method for fabricating isolation rejoin of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 공정 마진(Margin)을 확보하는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.
일반적으로 반도체는 미세패턴 형성기술이 발달함에 따라 메모리 셀의 집적도의 증가가 비약적으로 발전해 왔다. 점차 대용량 메모리 반도체의 수요가 증가함으로 인해 동일한 칩 크기에 더 많은 셀을 집적시켜야만 하는데, 현재의 포토(Photo) 장비와 공정 기술로 액티브(Active)위에 정확하게 메모리 콘택(Memory Contact)과 비트 라인 콘택(Bit Line Contact)을 형성하기 어렵다.
따라서, 공정을 추가해서라도 마진을 확보하는 것이 필요하게 되었다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와같이 반도체 기판(11)상에 제 1 절연막(12)을 형성하고, 상기 제 1 절연막(12)상에 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(13)를 패터닝한다.
이어, 상기 패터닝된 포토레지스트(13)를 마스크로 이용하여 상기 제 1 절연막(12)을 선택적으로 제거하여 상기 반도체 기판(11)의 표면을 노출시킨다.
도 1b에 도시한 바와같이 상기 포토레지스트(13)를 제거하고, 상기 제 1 절연막(12)을 마스크로 이용하여 상기 반도체 기판(11)을 표면으로부터 소정깊이로 식각하여 트랜치(14)를 형성한다.
도 1c에 도시한 바와같이 상기 트랜치(14)가 형성된 반도체 기판(11)의 전면에 전면에 제 2 절연막(15)을 형성한다.
도 1d에 도시한 바와같이 상기 반도체 기판(11)의 표면과 동일 높이가 되도록 제 1 절연막(12)과 제 2 절연막(15)의 전면에 에치백 공정을 실시하여 상기 트랜치(14)의 내부에 소자간 분리를 위한 소자 격리막(16)을 형성하여 액티브 영역과 필드 영역을 정의한다.
그러나 이와 같은 종래의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, 소자 격리막에 의해 액티브 영역과 필드 영역으로 정의된 기판의 액티브 영역에 비트 라인 콘택 및 메모리 콘택용 콘택홀을 형성할 때 포토공정에서 미스얼라인이 발생하여 소자 격리막의 일부가 식각되기 때문에 소자 격리를 약화시키어 소자의 특성에 영향을 주어 험프(Hump)현상 등을 유발시킨다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 포토 공정의 미스 얼라인이 발생하더라도 소자 격리막의 식각을 방지하여 셀프 얼라인 콘택이 될 수 있는데 적당한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 제 1 절연막
33 : 제 2 절연막 34 : 포토레지스트
35 : 트랜치 36 : 제 3 절연막
37 : 제 4 절연막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역 형성방법은 반도체 기판상에 제 1, 제 2 절연막을 형성하고 기판의 표면이 노출되도록 선택적으로 제거하는 단계와, 상기 제 1, 제 2 절연막을 마스크로 이용하여 상기 반도체 기판의 표면으로부터 소정깊이로 트랜치를 형성하는 단계와, 상기 트랜치 내부에 상기 반도체 기판의 표면보다 낮도록 제 3 절연막을 형성하는 단계와, 그리고 상기 제 3 절연막상에 상기 제 1 절연막의 표면과 동일 높이로 제 4 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 격리영역 형성벙법을 나타낸 공정단면도이다.
먼저, 도 2a에 도시한 바와같이 반도체 기판(31)상에 제 1 절연막(32)과 제 2 절연막(33)을 차례로 형성한다.
이어, 상기 제 2 절연막(33)상에 포토레지스트(34)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(34)를 패터닝한다.
그리고 상기 패터닝된 포토레지스트(34)를 마스크로 이용하여 상기 반도체 기판(31)의 표면이 노출되도록 상기 제 2 절연막(33)과 제 1 절연막(32)을 선택적으로 제거한다.
도 2b에 도시한 바와같이 상기 포토레지스트(34)를 제거하고, 상기 제 2 절연막(33)과 제 1 절연막(32)을 마스크로 이용하여 상기 반도체 기판(31)을 표면으로부터 소정깊이로 제거하여 트랜치(35)를 형성한다.
도 2c에 도시한 바와같이 상기 트랜치(35)를 포함한 반도체 기판(31)의 전면에 제 3 절연막(36)을 형성하고, 상기 제 3 절연막(36)이 상기 반도체 기판(31)의 표면보다 낮도록 에치백 공정을 실시한다.
도 2d에 도시한 바와같이 상기 반도체 기판(31)의 전면에 제 4 절연막(37)을 형성하고, 화학적 기계 경연 연막(CMP : Chemical Mechanical Polishing)을 이용하여 상기 제 1 절연막(32)의 표면과 동일 높이가 되도록 상기 제 4 절연막(37)과 제 2 절연막(33)에 평탄화 공정을 실시하여 소자 격리막을 형성하여 액티브 영역과 필드 영역을 정의한다.
여기서 상기 제 4 절연막(37)은 질화막이고, 상기 제 3 절연막(36)과는 서로 다른 식각률을 갖는 물질을 형성한다.
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 격리영역 형성방법에 있어서 소자 격리막이 서로 다른 식각률을 갖는 절연막으로 형성되기 때문에 포토공정시 미스 얼라인이 발생하더라도 콘택 형성공정에서 소자 격리막이 제거되는 것을 방지하여 셀프 얼라인 되어 콘택홀 공정 마진을 확보할 수 있는 효과가 있다.

Claims (1)

  1. 반도체 기판에 소정깊이를 갖는 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 반도체 기판의 전면에 제 1 절연막을 형성하는 단계;
    상기 트렌치의 내부에 상기 반도체 기판의 표면보다 낮게 남도록 제 1 절연막을 에치백하는 단계;
    상기 제 1 절연막을 포함한 반도체 기판의 전면에 상기 제 1 절연막과 식각율이 다른 제 2 절연막을 형성하는 단계;
    상기 트렌치내의 제 1 절연막상에만 남도록 제 2 절연막에 평탄화 공정을 실시하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
KR1019970021323A 1997-05-28 1997-05-28 반도체 소자의 격리영역 형성방법 KR100244266B1 (ko)

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* Cited by examiner, † Cited by third party
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JPH03203349A (ja) * 1989-12-29 1991-09-05 Sharp Corp 半導体装置の製造方法
KR940004776A (ko) * 1992-08-14 1994-03-16 김광호 반도체장치의 제조방법

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