JP2001217200A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2001217200A
JP2001217200A JP2000021327A JP2000021327A JP2001217200A JP 2001217200 A JP2001217200 A JP 2001217200A JP 2000021327 A JP2000021327 A JP 2000021327A JP 2000021327 A JP2000021327 A JP 2000021327A JP 2001217200 A JP2001217200 A JP 2001217200A
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

(57)【要約】 【課題】 リソグラフィーでのマスクずれが生じた場合
はフォトレジストのコンタクトホールパターンの一部が
ソース・ドレイン領域、或は素子分離領域にかかる状態
になり、ソース・ドレイン領域ではエッチングによる損
傷等がジャンクションリーク等の問題が発生していた。 【解決手段】 シリコン窒化膜を複数のゲート電極を覆
うようにを形成した後、ゲート電極間の凹部に非感光性
有機膜１０を埋め込み、半導体基板１表面に所定の形状
の開口部を有するレジストマスク２１を形成し、レジス
トマスク２１及び非感光性有機膜１０をマスクにシリコ
ン窒化膜７、８、９を前記ゲート電極表面が露出するま
でエッチングした後、層間絶縁膜２２を形成した後、レ
ジストマスク２３を形成し、レジストマスク２３をマス
クに層間絶縁膜２２及び非感光性有機膜１０を該非感光
性有機膜１０表面が露出するまでエッチングする。その
後、非感光性有機膜１０を除去することにより、コンタ
クトホールを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ソース・ドレイン領域と素子分離領域
とにまたがってコンタクトホールが形成され、さらにゲ
ート電極間の狭いソース・ドレイン領域への自己整合的
なコンタクトホールの形成方法に関するものである。
【０００２】
【従来の技術】半導体装置の高集積化、高性能化が進展
するに伴い、そのゲート電極のデザインルールもクォー
ターミクロン或はそれ以下に縮小され、トランジスタの
ソース・ドレイン領域が狭くなることでコンタクトホー
ルの形成が困難になってきている。
【０００３】そこで、かかる高集積半導体装置におい
て、特にＳＲＡＭ (Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ)等においては、レイアウトの
工夫によるコンタクトホール共通化や、ソース・ドレイ
ン領域と素子分離領域とにまたがってコンタクトホール
が形成（ボーダーレスのコンタクトホール）され、さら
にゲート電極間の狭いソース・ドレイン領域への自己整
合的なコンタクトホールの形成が用いられている。
【０００４】これは、トランジスタの狭いソース・ドレ
イン領域へのコンタクト開口をＳＡＣ（Ｓｅｌｆ Ａｌ
ｉｇｎｅｄ Ｃｏｎｔａｃｔ）法にて行うと同時に、ト
ランジスタのゲート電極とソース・ドレイン領域とを一
つのコンタクトホール（シェアードコンタクトホール）
で接続させ、且つソース・ドレイン領域と素子分離領域
に対してボーダーレスとなるコンタクトホールを形成す
る方法である。
【０００５】かかる構造のコンタクトホールの形成で
は、ＳＡＣ法を用いてコンタクト開口する際には、ゲー
ト電極やボーダーレス部となる素子分離領域はエッチン
グストッパーとして機能する窒化シリコン膜で覆う必要
があるのに対し、シェアードコンタクトホールやゲート
電極上へのコンタクトホールを形成する領域は、ＳＡＣ
法でのコンタクトエッチングにさきがけ、ゲート電極上
の窒化シリコン膜にコンタクトホールを開口させる必要
がある。
【０００６】このような窒化シリコン膜に覆われたゲー
ト電極上にコンタクトを開口する方法としては、窒化シ
リコン膜上にフォトレジストをリソグラフィ法を用いて
形成し、前記フォトレジストをマスクにしたドライエッ
チングによるコンタクトホール開口があり、ゲート電極
幅が広くコンタクトホールとの合わせ余裕が十分なとき
は比較的容易にできる。
【０００７】しかしながら、高集積化に対応するために
ゲート電極幅がより狭くなると、リソグラフィーでのマ
スク合わせが困難になり、フォトレジストのコンタクト
ホールパターンの一部がソース・ドレイン領域、或は素
子分離領域にかかる状態になる。
【０００８】この状態でドライエッチングを行うと、ソ
ース・ドレイン領域ではＳＡＣ加工用に設けた窒化シリ
コン膜のエッチングオフに加え、半導体基板上へのエッ
チング損傷を生じる。また、素子分離領でもＳＡＣ加工
用に設けた窒化シリコン膜のエッチングオフが生じるた
め、その結果、ＳＡＣ加工時には素子分離膜である酸化
シリコン膜の多量なエッチングロスが発生する。
【０００９】図１１〜図１３に、その一例として窒化シ
リコンに覆われたゲート電極上にコンタクトを開口する
従来の半導体装置の製造方法を示す。図１１はコンタク
トホールがソース・ドレイン領域４１、４２にのみ位置
する断面図であり、図１２及び図１３はコンタクトホー
ルがソース・ドレイン領域４１、４２及び素子分離領域
３２上に位置する断面図である。符号４１は高濃度ソー
ス・ドレイン領域、符号４２は低濃度ソース・ドレイン
領域を示す。
【００１０】シリコン基板３１上に素子分離領域３２を
形成し、ゲート酸化膜３３の形成後に多結晶シリコン膜
３４とタングステンシリサイド膜３５、さらに酸化膜３
６、窒化シリコン膜３７を成膜し、フォトリソグラフィ
ー技術とドライエッチング技術にてゲート電極を形成す
る。
【００１１】その後、窒化シリコン膜を全面に成長さ
せ、エッチバックを行うことにより、ゲート電極の側面
に窒化シリコン膜サイドウォール３８を形成し、さらに
ＳＡＣ加工時のエッチングストッパーとなる窒化シリコ
ン膜３９を全面形成する（図１１（ａ）、図１２
（ａ））。
【００１２】このようにしてゲート電極を窒化シリコン
膜で覆った後、ゲート電極上のコンタクトホール開口用
のレジストマスク４１の形成をフォトリソグラフィー技
術にて行う。 しかしこの場合、ゲート電極幅が狭くな
ると、フォトリソグラフィでのマスク合わせが困難とな
り、フォトレジストのコンタクトホールパターンの一部
がソース・ドレイン領域４１、４２、或は素子分離領域
３２にかかる状態になる（図１１（ｂ）、図１２
（ｂ））。
【００１３】この状態でドライエッチングを行うと、ソ
ース・ドレイン領域４１、４２ではＳＡＣ加工用に設け
た窒化シリコン膜のエッチングオフに加え、半導体基板
３１上にはエッチング損傷が生じる（図１１（ｃ）、図
１２（ｃ））。
【００１４】また、素子分離領３２でもＳＡＣ加工用に
設けた窒化シリコン膜のエッチングオフを生じめ、その
結果、層間絶縁膜４３形成後のＳＡＣパターンフォトレ
ジスト４４（図１３（ａ））をマスクにしたドライエッ
チングでは、素子分離膜である酸化膜の多量なエッチン
グロスを発生させる（図１３（ｂ））。
【００１５】また、図１３（ｃ）は、ＳＡＣエッチング
を行い、フォトレジスト剥離を実施した後の工程断面図
である。
【００１６】
【発明が解決しようとする課題】このように、窒化シリ
コン膜に覆われたゲート電極上にコンタクトホールを形
成する際、リソグラフィーでのマスクずれが生じた場合
はフォトレジストのコンタクトホールパターンの一部が
ソース・ドレイン領域、或は素子分離領域にかかる状態
になり、ソース・ドレイン領域ではエッチングによる損
傷が、またボーダーレスとなる素子分離領域ではＳＡＣ
加工時のエッチングストッパーとなるべき窒化シリコン
膜のエッチングオフとその後ＳＡＣ加工での多量の酸化
シリコン膜のロスが生じてしまい、ジャンクションリー
ク等の問題が発生していた。
【００１７】本発明は上記の欠点を鑑みて、窒化シリコ
ン膜に覆われたゲート電極上へのコンタクトホールの形
成において、リソグラフィーでのマスクずれが生じても
ソース・ドレイン領域での損傷やボーダーレスとなる素
子分離領域でのＳＡＣ加工時のエッチングストッパーと
なるべき窒化シリコン膜のエッチングオフが生じさせな
いエッチングストッパーを有する半導体装置の製造方法
を提供する。
【００１８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にゲート酸化膜を介して形成さ
れた複数ゲート電極を形成する工程と、前記ゲート電極
上に前記層間絶縁膜のエッチングの際にエッチングスト
ッパーとなり得る第１の絶縁材料から成る第１の膜を形
成し、且つ、前記ゲート電極側壁に前記第１の絶縁材料
から成るサイドウォールを形成し、且つ、コンタクトホ
ールが形成される領域の前記半導体基板表面に前記第１
の絶縁材料から成る、前記第１の膜より膜厚の薄い第２
の膜を形成する工程と、前記複数のゲート電極を覆うよ
うに形成された層間絶縁膜の、前記ゲート電極間に前記
半導体基板へのコンタクトホールを形成する工程を有す
る半導体装置の製造方法において、前記第１の膜、サイ
ドウォール及び第２の膜を形成した後、前記ゲート電極
間の凹部に前記第１の絶縁材料のエッチングの際にエッ
チングストッパーとなり得る第２の絶縁材料を埋め込む
工程と、前記半導体基板表面に所定の形状の開口部を有
する第１のレジストマスクを形成し、前記第１のレジス
トマスク及び第２の絶縁材料をマスクに前記第１の膜及
びサイドウォールを前記ゲート電極表面が露出するまで
エッチングする工程と、前記層間絶縁膜を形成した後、
所定の形状の第２のレジストマスクを形成し、該第２の
レジストマスクをマスクに前記層間絶縁膜及び前記第２
の絶縁材料を前記第２の膜表面が露出するまでエッチン
グする工程と、前記第２の膜を除去することにより、前
記コンタクトホールを形成する工程とを有することを特
徴とするものである。
【００１９】また、本発明の半導体装置の製造方法は、
前記第2の絶縁材料を埋設した後、前記第１の膜表面を
露出させる工程を有することが望ましい。
【００２０】また、本発明の半導体装置の製造方法は、
前記第１の絶縁材料として、窒化シリコン膜を用いるこ
とが望ましい。
【００２１】また、本発明の半導体装置の製造方法は、
前記第２の絶縁材料として、ＳＯＧ、亜常圧ＣＶＤで成
膜された酸化シリコン膜、又は非感光性の有機膜を用い
ることが望ましい。
【００２２】また、本発明の半導体装置の製造方法は、
前記第１の膜及びサイドウォールを前記ゲート電極表面
が露出するまでエッチングする工程と前記層間絶縁膜を
形成する工程の間に、前記第２の絶縁材料を除去する工
程を有することが望ましい。
【００２３】
【発明の実施の形態】以下、実施例に基づいて本発明を
詳細に説明する。
【００２４】本発明では、トランジスタのゲート電極と
ソース・ドレイン領域とを一つのコンタクトホール（シ
ェアードコンタクトホール）で接続させる領域やゲート
電極上にコンタクトホールを形成させる領域の、層間絶
縁膜のエッチングの際にエッチングストッパーとなり得
る第１の絶縁材料、例えば窒化シリコン膜をドライエッ
チングにて除去する工程において、ゲート電極間の溝部
に亜常圧ＣＶＤで成膜する酸化シリコン膜或やスピンコ
ートで塗布するＳＯＧ或は非感光性の有機膜を充填し、
その後、所望のレジストパターンをマスクにして窒化シ
リコン膜のドライエッチングを行うものである。
【００２５】本発明は第１の絶縁材料として、窒化シリ
コン膜に限定されるものでなく、層間絶縁膜のエッチン
グの際のエッチングストッパーとなり得る絶縁材料であ
ればよく、また、第２の絶縁材料も第１の絶縁材料のエ
ッチングストッパーとなり得る材料であれば、本実施例
に限定されるものではない。
【００２６】上述の窒化シリコン膜のエッチングとして
は、ゲート電極間に充填した酸化シリコン膜、或はＳＯ
Ｇ膜、或は非感光性の有機膜がゲート電極の上面及び側
面を覆った窒化シリコン膜の上面より低い場合は、これ
らの充填材と選択性がとれる窒化シリコン膜のエッチン
グをＲＩＥにて行う。
【００２７】また、ゲート電極間に充填した酸化シリコ
ン膜、或はＳＯＧ膜、或は非感光性の有機膜がゲート電
極の上面及び側面を覆った窒化シリコン膜の上面より高
い場合は、先ず窒化シリコン膜と選択性がとれる条件で
ゲート電極の上面と側面を覆った窒化シリコン膜の上面
より上に形成された上述の酸化シリコン膜、或はＳＯＧ
膜、或は非感光性の有機膜をＲＩＥにてエッチングを行
い、ひきつづきこれらの充填材と選択性がとれる窒化シ
リコン膜のエッチングをＲＩＥにて行う。
【００２８】なお、上述の充填材を非感光性の有機膜と
した場合は、窒化シリコン膜のエッチングを行った後の
レジストアッシングにてレジストとともに除去可能とな
る。
【００２９】図１は本発明の第１の実施例の半導体装置
の前半の製造工程の、コンタクトホールがソース・ドレ
イン領域にのみ位置する箇所の断面図、図２は本発明の
第１の実施例の半導体装置の前半の製造工程の、コンタ
クトホールがソース・ドレイン領域及び素子分離領域に
位置する箇所の断面図、図３は本発明の第１の実施例の
半導体装置の後半の製造工程の、コンタクトホールがソ
ース・ドレイン領域及び素子分離領域に位置する箇所の
断面図、図４は本発明の第２の実施例の半導体装置の前
半の製造工程の、コンタクトホールがソース・ドレイン
領域にのみ位置する箇所の断面図、図５は本発明の第２
の実施例の半導体装置の前半の製造工程の、コンタクト
ホールがソース・ドレイン領域及び素子分離領域に位置
する箇所の断面図、図６は本発明の第３の実施例の半導
体装置の前半の製造工程の、コンタクトホールがソース
・ドレイン領域にのみ位置する箇所の断面図、図７は本
発明の第３の実施例の半導体装置の前半の製造工程の、
コンタクトホールがソース・ドレイン領域及び素子分離
領域に位置する箇所の断面図、図８は本発明の第３の実
施例の半導体装置の後半の製造工程の、コンタクトホー
ルがソース・ドレイン領域及び素子分離領域に位置する
箇所の断面図、図９は本発明の第４の実施例の半導体装
置の前半の製造工程の、コンタクトホールがソース・ド
レイン領域にのみ位置する箇所の断面図、図１０は本発
明の第４の実施例の半導体装置の前半の製造工程の、コ
ンタクトホールがソース・ドレイン領域及び素子分離領
域に位置する箇所の断面図である。
【００３０】図１〜図１０において、１は半導体基板、
２は素子分離領域、３はゲート酸化膜、４は多結晶シリ
コン膜、５はタングステンシリサイド膜、６は酸化膜、
７は窒化シリコン膜（第1の膜）、８は窒化シリコン膜
（サイドウォール）、９は窒化シリコン膜（第2の
膜）、１０は非感光性の有機膜、１１は高濃度ソース・
ドレイン領域、１２は低濃度ソース・ドレイン領域、１
３はＳＯＧ膜２１はレジストマスク、２２は層間膜、２
３はレジストマスクである。
【００３１】図１〜図３を参照して、本発明の第１の実
施例を説明する。
【００３２】まず、ＳｉＯ2膜のフィールド絶縁膜2を選
択的に形成して素子分離を行ったＰ型シリコン基板のよ
うな半導体基板１に、このフィールド絶縁膜に囲まれた
活性領域の表面にＳｉＯ2膜のゲート酸化膜３と、多結
晶Ｓｉ膜４と高融点金属シリサイド層５との高融点金属
ポリサイド膜からなるトランジスタのゲート電極と、そ
のゲート電極４、５上面と側面を覆う窒化シリコン膜
７、８とを形成した後、ＳＡＣエッチング時において素
子分離領域に対するエッチングストッパー膜となる窒化
シリコン膜9を全面に形成する。ＳＡＣエッチングの
際、ゲート電極上面が露出しないように、シリコン窒化
膜７の膜厚はシリコン窒化膜９の膜厚より厚く形成す
る。そして、半導体基板1において、１５００〜３００
０ｒｐｍのスピンコートによりゲート電極間の溝に非感
光性の有機膜１０を充填する。
【００３３】このとき、充填させた非感光性の有機膜１
０は、ゲート電極４、５の上面と側面を覆った窒化シリ
コン膜９の上面より低くなるようにする（図１（ａ）、
図２（ａ））。
【００３４】次に、トランジスタのゲート電極４、５と
ソース・ドレイン領域とを一つのコンタクトホール（シ
ェアードコンタクトホール）で接続させる領域やゲート
電極４、５上にコンタクトホールを形成させる領域の窒
化シリコン膜7及び９を除去するために、ドライエッチ
ングのマスクとなるレジストパターン２１をフォトリソ
グラフィー技術により形成する。
【００３５】このとき、有機膜１０は非感光性であるた
めフォトリソグラフィーでの現像はされず、ゲート電極
４、５間の溝に充填された状態は保たれる（図１
（ｂ）、図２（ｂ））。
【００３６】次に、ＲＩＥ装置にて、非感光性の有機膜
１０と選択性がとれる条件、具体的には圧力を５０〜１
００ｍＴｏｒｒ、ＲＦパワーを４００〜８００Ｗ、ガス
流量をＣＨＦ3：ＣＦ4：Ａｒ：Ｏ2＝５〜５０：５〜５
０：５０〜２００：５〜１５ｓｃｃｍの混合ガスプラズ
マ条件で窒化シリコン膜７、８及び９のエッチングを行
う。
【００３７】このとき、フォトリソグラフィーでのマス
ク位置合わせのずれでレジストパターン２１の一部がソ
ース・ドレイン領域１１、１２、或は素子分離領域２に
かかったとしても、有機膜１０がエッチングストッパー
となり、ソース・ドレイン領域１１、１２へのエッチン
グによる損傷や後述のＳＡＣ加工でのエッチングストッ
パーとなるべき窒化シリコン膜９のエッチングオフは発
生しない（図１（ｃ）、図２（ｃ））。
【００３８】その後、レジスタパターン２１及び非感光
性の有機膜１０をＯ2プラズマでアッシングを行い、層
間絶縁膜である酸化シリコン膜２２を形成し、トランジ
スタの狭いソース・ドレイン領域１１、１２と素子分離
領域２に対してボーダーレスとなるコンタクト形成用の
レジストパターン２３をマスク（図３（ａ））にして窒
化シリコン膜７、８及び９をエッチングストッパーとす
る酸化膜エッチング（ＳＡＣエッチング）を実施して
も、ＳＡＣエッチングのエッチングストッパーとなる窒
化シリコン膜９の前行程でのエッチングオフが無い為、
素子分離領域２の酸化シリコン膜の多量なロスは発生し
ない。
【００３９】図３（ｂ）はＳＡＣエッチング工程での層
間絶縁膜の酸化膜エッチング後であり、図３（ｃ）はＳ
ＡＣエッチングでのストッパー層となる窒化シリコン膜
９をエッチングした後の断面図である。
【００４０】また、本発明の第２の実施例として、上述
の第１の実施例において、ゲート電極間の溝に非感光性
の有機膜１０を充填したときに、非感光性の有機膜１０
がゲート電極の上面と側面を覆った窒化シリコン膜９の
上面より高くなった場合、図４（ａ）、図５（ａ）に示
すように、トランジスタのゲート電極とソース・ドレイ
ン領域１１、１２とを一つのコンタクトホール（シェア
ードコンタクトホール）で接続させる領域やゲート電極
上にコンタクトホールを形成させる領域の窒化シリコン
膜７及び９を除去するためのドライエッチングとしては
以下の条件を使用する。
【００４１】まず、ゲート電極４、５の上面と側面を覆
った窒化シリコン膜９の上面より上に形成された非感光
性の有機膜１０を、窒化シリコン膜と選択性がとれる条
件、具体的には圧力を３〜１０ｍＴｏｒｒ、ＲＦパワー
を３００〜６００Ｗ、ガス流量をＣｌ2：Ｏ2＝３０〜６
０：３０〜６０ｓｃｃｍの混合ガスプラズマ条件でエッ
チングし（図４（ｃ）、図５（ｃ））、 ひきつづき、
非感光性の有機膜１０と選択性がとれる第１の実施例で
示した条件で窒化シリコン膜のエッチングを行う。
【００４２】これにより、フォトリソグラフィーでマス
ク位置合わせのずれを起こし、レジストパターン２１の
一部がソース・ドレイン領域１１、１２、或は素子分離
領域にかかった状態でエッチングを行ったとしても有機
膜１０がエッチングストッパーとなり、ソース・ドレイ
ン領域１１、１２へのエッチングによる損傷やＳＡＣエ
ッチングでのエッチングストッパーとなるべき窒化シリ
コン膜のエッチングオフは発生しない。
【００４３】以下、図６及び図７を参照して、本発明の
第３の実施例について説明する。
【００４４】ＳｉＯ2膜のフィールド絶縁膜２を選択的
に形成して素子分離を行ったＰ型シリコン基板のような
半導体基板１に、このフィールド絶縁膜に囲まれた活性
領域の表面にＳｉＯ2膜のゲート酸化膜３と、多結晶Ｓ
ｉ膜４と高融点金属シリサイド層５の高融点金属ポリサ
イド膜からなるトランジスタのゲート電極と、そのゲー
ト電極の上面と側面を覆う窒化シリコン膜７、８及び９
と、ＳＡＣエッチング時において素子分離領域２に対す
るエッチングストッパー膜となる窒化シリコン膜９を全
面に形成した下地において、１５００〜３０００ｒｐｍ
のスピンコートによりゲート電極４、５間の溝にＳＯＧ
膜１３を充填させる。このとき、充填させたＳＯＧ膜１
３は、ゲート電極４、５の上面と側面を覆った窒化シリ
コン膜９の上面より低くなるようにする（図６（ａ）、
図７（ａ））。
【００４５】次に、トランジスタのゲート電極とソース
・ドレイン領域１１、１２とを一つのコンタクトホール
（シェアードコンタクトホール）で接続させる領域やゲ
ート電極４、５上にコンタクトホールを形成させる領域
の窒化シリコン膜７及び９を除去するために、ドライエ
ッチングのマスクとなるレジストパーターン２１をフォ
トリソグラフィー技術により形成する（図６（ｂ）、図
７（ｂ））。
【００４６】次に、ＲＩＥ装置にて、非感光性のＳＯＧ
膜１３と選択性がとれる条件、具体的には圧力を３０〜
１００ｍＴｏｒｒ、ＲＦパワーを３００〜８００Ｗ、ガ
ス流量をＣＨ2Ｆ2：Ａｒ：Ｏ2＝２０〜１００：５０〜
２００：５〜２０ｓｃｃｍの混合ガスプラズマ条件で窒
化シリコン膜のエッチングを行う。
【００４７】このとき、フォトリソグラフィーでマスク
位置合わせのずれを起こし、レジストパターン２１の一
部がソース・ドレイン領域１１、１２、或は素子分離領
域２にかかる状態でエッチングを行ったとしても、ＳＯ
Ｇ膜１３がエッチングストッパーとなり、ソース・ドレ
イン領域へのエッチングによる損傷やＳＡＣエッチング
でのエッチングストッパーとなるべき窒化シリコン膜の
エッチングオフは発生しない（図６（ｃ）、図７
（ｃ））。
【００４８】その後、層間膜である酸化シリコン膜２２
を形成し、トランジスタの狭いソース・ドレイン領域１
１、１２と素子分離領域２に対してボーダーレスとなる
コンタクト形成用のレジストパターン２３をマスク（図
８（ａ））にして窒化シリコン膜７、８及び９をエッチ
ングストッパーとする酸化膜エッチング（ＳＡＣエッチ
ング）を実施しても、ＳＡＣエッチングのエッチングス
トッパーである窒化シリコン膜９の前行程でのエッチン
グオフが無い為、素子分離領域２の酸化シリコン膜の多
量なロスは発生しない。
【００４９】図８（ｂ）はＳＡＣエッチング工程での層
間膜の酸化膜エッチング後であり、図８（ｃ）はＳＡＣ
エッチングでのストッパー層窒化シリコン膜をエッチン
グした後の断面図である。
【００５０】また、本発明の第４の実施例として、第２
の実施例と同様、上述の第３の実施例において、ゲート
電極間の溝にＳＯＧ膜１３を充填したときにＳＯＧ膜１
３がゲート電極４、５の上面と側面を覆った窒化シリコ
ン膜からなるサイドウォールの上面より高くなった場
合、或はゲート電極４、５間の溝への充填法として亜常
圧ＣＶＤでの酸化膜デポを行い、ゲート電極４、５間の
溝だけではなく、ゲート電極の上面と側面を覆った窒化
シリコン膜の上面にも酸化膜（図示せず）が形成された
場合は（図９（ａ）、図１０（ａ））、トランジスタの
ゲート電極とソース・ドレイン領域とを一つのコンタク
トホール（シェアードコンタクトホール）で接続させる
領域やゲート電極上にコンタクトホールを形成させる領
域の窒化シリコン膜７及び９を除去するためのドライエ
ッチングとしては以下の条件を使用する。
【００５１】まず、ゲート電極の上面と側面を覆った窒
化シリコン膜からなるサイドウォールの上面より上に形
成されたＳＯＧ膜１３或いは亜常圧ＣＶＤでの酸化膜
（図示せず）を、窒化シリコン膜と選択性がとれる条
件、具体的には圧力を４０〜６０ｍＴｏｒｒ、ＲＦパワ
ーを１０００〜１２００W、ガス流量をＣ4Ｈ8：Ａｒ：
Ｏ2＝４〜１０：３００〜５００：２〜５ｓｃｃｍの混
合ガスプラズマ条件でエッチングし、ひきつづき、ＳＯ
Ｇ膜１３或いは亜常圧ＣＶＤでの酸化膜（図示せず）と
選択性がとれる、第３の実施例で示した条件で窒化シリ
コン膜のエッチングを行う。
【００５２】これにより、フォトリソグラフィーでマス
ク位置合わせのずれを起こし、レジストパターン２１の
一部がソース・ドレイン領域１１、１２或は素子分離領
域２にかかる状態（図９（ｂ）、図１０（ｂ））でエッ
チングを行ったとしても、ＳＯＧ膜１３亜常圧ＣＶＤで
の酸化膜（図示せず）がエッチングストッパーとなり、
ソース・ドレイン領域１１、１２へのエッチングによる
損傷やＳＡＣエッチングでのエッチングストッパーとな
るべき窒化シリコン膜９のエッチングオフは発生しない
（図９（ｃ）、図１０（ｃ））。
【００５３】
【発明の効果】本発明によれば、トランジスタのゲート
電極とソース・ドレイン領域とを一つのコンタクトホー
ル（シェアードコンタクトホール）で接続させる領域や
ゲート電極上にコンタクトホールを形成させる領域の窒
化シリコン膜をドライエッチングにて除去する工程にお
いて、ゲート電極間の溝部に亜常圧ＣＶＤで成膜する酸
化シリコン膜、或はスピンコートで塗布するＳＯＧ膜や
非感光性の有機膜を充填し、窒化シリコン膜のドライエ
ッチングのエッチングストッパーとすることにより、フ
ォトリソグラフィー時にアライメントずれが発生し、レ
ジストマスクパターンの一部がソース・ドレイン領域、
或は素子分離領域にかかる状態でエッチングを行った場
合でも、ソース・ドレイン領域にエッチングによる損傷
を発生させない。
【００５４】また、トランジスタの狭いソース・ドレイ
ン領域に素子分離領域とボーダーレスとなるコンタクト
開口をＳＡＣエッチングにて行う時のエッチングストッ
パーとなる窒化シリコン膜のエッチングオフをなくし、
その結果、ＳＡＣ加工時での素子分離領域部の酸化シリ
コン膜の多量なロスを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域に
のみ位置する箇所の断面図である。
【図２】本発明の第１の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域及
び素子分離領域に位置する箇所の断面図である。
【図３】本発明の第１の実施例の半導体装置の後半の製
造工程の、コンタクトホールがソース・ドレイン領域及
び素子分離領域に位置する箇所の断面図である。
【図４】本発明の第２の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域に
のみ位置する箇所の断面図である。
【図５】本発明の第２の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域及
び素子分離領域に位置する箇所の断面図である。
【図６】本発明の第３の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域に
のみ位置する箇所の断面図である。
【図７】本発明の第３の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域及
び素子分離領域に位置する箇所の断面図である。
【図８】本発明の第３の実施例の半導体装置の後半の製
造工程の、コンタクトホールがソース・ドレイン領域及
び素子分離領域に位置する箇所の断面図である。
【図９】本発明の第４の実施例の半導体装置の前半の製
造工程の、コンタクトホールがソース・ドレイン領域に
のみ位置する箇所の断面図である。
【図１０】本発明の第４の実施例の半導体装置の前半の
製造工程の、コンタクトホールがソース・ドレイン領域
及び素子分離領域に位置する箇所の断面図である。
【図１１】従来技術の問題点を説明するための半導体装
置の製造工程の断面図である。
【図１２】従来技術の問題点を説明するための半導体装
置の製造工程の断面図である。
【図１３】従来技術の問題点を説明するための半導体装
置の製造工程の断面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ３ ゲート酸化膜 ４ 多結晶シリコン膜 ５ タングステンシリサイド膜 ６ 酸化膜 ７ 窒化シリコン膜 ８ 窒化シリコン膜 ９ 窒化シリコン膜 １０ 非感光性の有機膜 １１ 高濃度ソース・ドレイン領域 １２ 低濃度ソース・ドレイン領域 １３ ＳＯＧ膜 ２１ レジストマスク ２２ 層間絶縁膜 ２３ レジストマスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｆターム(参考） 4M104 DD04 DD08 DD16 DD17 HH20 5F033 HH04 HH26 NN03 QQ09 QQ25 QQ35 QQ37 RR04 RR06 SS11 TT02 TT08 XX15 XX31 5F040 DA14 EF02 FA07 FA11 FC22 FC27 5F083 GA27 JA32 JA35 JA53 MA03 MA19 PR03 PR06 PR21 PR23

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート酸化膜を介して形
    成された複数ゲート電極を形成する工程と、前記ゲート
    電極上に前記層間絶縁膜のエッチングの際にエッチング
    ストッパーとなり得る第１の絶縁材料から成る第１の膜
    を形成し、且つ、前記ゲート電極側壁に前記第１の絶縁
    材料から成るサイドウォールを形成し、且つ、コンタク
    トホールが形成される領域の前記半導体基板表面に前記
    第１の絶縁材料から成る、前記第１の膜より膜厚の薄い
    第2の膜を形成する工程と、前記複数のゲート電極を覆
    うように形成された層間絶縁膜の、前記ゲート電極間に
    前記半導体基板へのコンタクトホールを形成する工程を
    有する半導体装置の製造方法において、 前記第１の膜、サイドウォール及び第2の膜を形成した
    後、前記ゲート電極間の凹部に前記第１の絶縁材料のエ
    ッチングの際にエッチングストッパーとなり得る第２の
    絶縁材料を埋め込む工程と、 前記半導体基板表面に所定の形状の開口部を有する第１
    のレジストマスクを形成し、前記第１のレジストマスク
    及び第２の材料をマスクに前記第１の膜及びサイドウォ
    ールを前記ゲート電極表面が露出するまでエッチングす
    る工程と、 前記層間絶縁膜を形成した後、所定の形状の第２のレジ
    ストマスクを形成し、該第２のレジストマスクをマスク
    に前記層間絶縁膜及び前記第２の材料を前記第２の膜表
    面が露出するまでエッチングする工程と、 前記第２の膜を除去することにより、前記コンタクトホ
    ールを形成する工程とを有することを特徴とする、半導
    体装置の製造方法。
  2. 【請求項２】前記第２の絶縁材料を埋設した後、前記第
    １の膜表面を露出させる工程を有することを特徴とす
    る、請求項１に記載の半導体装置の製造方法。
  3. 【請求項３】 前記第１の絶縁材料として、窒化シリコ
    ン膜を用いることを特徴とする、請求項１又は請求項２
    に記載の半導体装置の製造方法。
  4. 【請求項４】 前記第２の絶縁材料として、ＳＯＧを用
    いることを特徴とする、請求項１〜請求項３のいずれか
    に記載の半導体装置の製造方法。
  5. 【請求項５】 前記第２の絶縁材料として、亜常圧ＣＶ
    Ｄで成膜された酸化シリコン膜を用いることを特徴とす
    る、請求項１〜請求項３のいずれかに記載の半導体装置
    の製造方法。
  6. 【請求項６】 前記第２の絶縁材料として、非感光性の
    有機膜を用いることを特徴とする、請求項１〜請求項３
    のいずれかに記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１の膜及びサイドウォールを前記
    ゲート電極表面が露出するまでエッチングする工程と前
    記層間絶縁膜を形成する工程の間に、前記第２の絶縁材
    料を除去する工程を有することを特徴とする、請求項１
    〜請求項６のいずれかに記載の半導体装置の製造方法。
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