KR100506050B1 - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택 형성방법에 관한 것으로,
T 자형 콘택마스크를 이용하여 게이트전극 간의 공간을 통하여 상기 반도체기판의 활성영역에 접속되는 콘택플러그를 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 공정을 이용하여 형성함으로써 층간절연막의 두께 감소에 의해 동일한 경사를 갖는 콘택홀에서도 활성영역의 오픈 면적을 증가시켜 콘택의 전기적인 특성을 향상시킬 뿐만아니라 금속 콘택 식각시에도 공정 마진을 넓힐 수 있으며, 워드라인 상부의 질화막 단차감소는 콘택플러그를 형성하는 CMP 공정시 CMP 타켓을 줄여 공정 마진을 확보할 수 있어 후속공정을 용이하게 하고, 반도체소자의 수율을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 콘택 형성방법
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 반도체소자의 전기적 배선 제조 공정의 하나인 콘택홀 형성공정시 포토공정의 오정렬에 대한 공정 마진을 증가시키는 자기정렬적인 콘택 ( enlarged margin self align contact, 이하 ERSAC 이라 함 ) 공정에 관한 것이다.
반도체소자가 고집적화됨에 따라 워드랑니 사이의 콘택이 열릴 수 있는 공간이 0.08 ㎛ 이하로 줄어들게 되었다.
따라서, 과거에 사용하던 원형의 콘택홀을 사용하는 경우 포토공정시 오정렬을 고려할 때 콘택이 오픈되는 면적이 매우 작게되어 실리콘 기판의 활성영역과 상부의 비트라인 및 저장전극의 전기적 연결이 어렵게 되어 포토공정의 오정렬에 대한 마진이 있는 EMSAC 공정이 필요하게 되었다.
이때, 워드라인 하드마스크와 워드라인 스페이서로 사용되는 질화막은 층간절연막인 산화막의 화학기계연마 ( chemical mechanical polishing, 이하에서 CVD 라 함 ), 산화막 식각 및 질화막 식각공정시 어택을 받게 된다.
따라서, 감광막패턴이 도포하는 영역과 콘택이 오픈되는 지역간에 단차가 존재하게 되며 이중 질화막 식각공정시 질화막 손실로 인한 단차 변화가 가장 큰 영향을 준다. 이 단차는 이후공정인 콘택플러그 물질 증착후 화학기계연마할 때 CMP 타켓 ( target ) 을 증가시키고 CMP 마진을 줄이며 비트라인 증착 및 비트라인 식각공정에도 어려움을 주게 된다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리막(13)을 형성하고, 반도체기판(11) 상부에 게이트산화막(15), 게이트전극용 도전체(17) 및 마스크절연막인 제1질화막(19)의 적층구조를 형성하고, 그 측벽에 제2질화막(21)으로 스페이서를 형성하여 게이트전극을 형성한다.
그리고, 상기 반도체기판(11)의 노출된 부분과 상기 게이트전극 상부에 식각방지막인 제3질화막(23)을 일정두께 형성한다.
그 다음에, 전체표면상부에 평탄화된 층간절연막(25)을 산화막 계열의 절연물질로 형성한다. 이때, 상기 층간절연막(25)은 CMP 공정으로 평탄화시킨 것이다. (도 1a)
그리고, 상기 층간절연막(25) 상부에 T 자형 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(27)을 형성한다.
그리고, 상기 감광막패턴(27)을 마스크로하여 상기 층간절연막(25)을 식각한다. 이때, 상기 식각공정은 상기 제2,3질화막(21,23)과 층간절연막(25)의 식각선택비 차이를 이용하여 실시한다. (도 1b)
그리고, 상기 감광막패턴(27)을 마스크로하여 상기 제3질화막(23)인 식각장벽층을 식각하여 상기 반도체기판(11)을 노출시키는 콘택홀(29)을 형성하는 동시에 마스크절연막인 상기 제1질화막(19)을 노출시킨다. (도 1c)
그 다음에, 상기 감광막패턴(27)을 제거하고, 상기 콘택홀(29)을 매립하는 다결정실리콘막(31)을 전표면에 형성한다.
그리고, 상기 게이트전극이 노출되도록, 다시말하면 상기 제1,2질화막(19,21)이 노출되도록 과도 CMP 하여 상기 콘택홀(29)을 매립하는 콘택플러그를 다결정실리콘막(31)으로 형성한다. (도 1e)
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 콘택 형성방법은,
감광막패턴이 도포되었던 부분의 질화막은 남아있고, 도포되어있지않은 부분은 일부 식각되어 단차를 가지게 되며, 콘택플러그 형성공정시 과도 CMP 하여야 하는 문제점이 있어 후속공정을 어렵게 하고 그에 따른 소자의 특성 열화가 있을 수 있는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, T 자형 콘택마스크를 이용하는 EMSAC 공정을 이용하여 콘택 마진이 향상된 콘택공정을 실시함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,
게이트절연막, 게이트전극용 도전체, 마스크절연막인 제1질화막, 측벽 스페이서인 제2질화막으로 형성된 게이트전극을 반도체기판 상부에 형성하는 공정과,
상기 반도체기판에 형성된 구조물 상부에만 식각장벽층인 제3질화막을 형성하는 공정과,
전체표면상부를 층간절연막을 형성하는 공정과,
상기 제3질화막을 노출시키도록 상기 층간절연막을 CMP 하는 공정과,
전체표면상부에 T 자형 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로하여 상기 반도체기판의 활성영역내 층간절연막을 제거하는 공정과,
상기 감광막패턴을 제거하고, 상기 제3질화막을 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 매립하는 콘택플러그용 도전체를 형성하는 공정과,
상기 제1,2질화막을 식각장벽으로 하여 상기 콘택플러그용 도전체를 CMP 하여 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리막(13)을 형성하고, 반도체기판(11) 상부에 게이트산화막(15), 게이트전극용 도전체(17) 및 마스크절연막인 제1질화막(19)의 적층구조를 형성하고, 그 측벽에 제2질화막(21)으로 스페이서를 형성하여 게이트전극을 형성한다.
그리고, 상기 반도체기판(11)의 노출된 부분과 상기 게이트전극 상부에 식각방지막인 제3질화막(23)을 일정두께 형성한다.
그 다음에, 전체표면상부에 평탄화된 층간절연막(25)을 산화막 계열의 절연물질로 형성한다.
그리고, 상기 제3질화막(23)을 식각장벽층으로 하여 CMP 공정으로 평탄화시킨다. (도 2a)
그리고, 전체표면상부에 T 자형 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(40)을 형성한다. (도 2b)
그리고, 상기 감광막패턴(40)을 마스크로하여 상기 층간절연막(25)을 식각한다. 이때, 상기 식각공정은 상기 제2,3질화막(21,23)과 층간절연막(25)의 식각선택비 차이를 이용하여 실시한다.
그 다음에, 상기 감광막패턴(40)을 제거한다. (도 2c)
그리고, 상기 층간절연막(25)과의 식각선택비 차이를 이용하여 상기 제3질화막(23)을 식각하여 상기 반도체기판(11)의 활성영역 표면에 형성된 제3질화막(23)과 게이트전극 상부에 형성된 제3질화막(23)을 제거함으로써 상기 반도체기판(11)의 활성영역을 노출시키는 콘택홀(29)을 형성한다. (도 2d)
그 다음, 상기 콘택홀(29)을 매립하는 다결정실리콘막(50)을 전체표면 상부에 형성한다.
그리고, 상기 다결정실리콘막(50)을 CMP 하되, 상기 게이트전극 상측에 형성된 마스크절연막, 다시말하면 제1질화막(19)을 노출시키도록 실시하여 상기 콘택홀(29)의 매립하는 콘택플러그를 다결정실리콘막으로 형성한다. (도 2e, 도 2f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 형성방법은, 층간절연막의 두께 감소에 의해 동일한 경사를 갖는 콘택홀에서도 활성영역의 오픈 면적을 증가시켜 콘택의 전기적인 특성을 향상시킬 뿐만아니라 금속 콘택 식각시에도 공정 마진을 넓힐 수 있으며, 워드라인 상부의 질화막 단차감소는 콘택플러그를 형성하는 CMP 공정시 CMP 타켓을 줄여 공정 마진을 확보할 수 있어 후속공정을 용이하게 함으로써 반도체소자의 수율을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트산화막 17 : 게이트전극용 도전체
19 : 제1질화막 21 : 제2질화막
23 : 제3질화막 25 : 층간절연막
27,40 : 감광막패턴 29 : 콘택홀
31,50 : 다결정실리콘막

Claims (1)

  1. 게이트절연막, 게이트전극용 도전체, 마스크절연막인 제1질화막, 측벽 스페이서인 제2질화막으로 형성된 게이트전극을 반도체기판 상부에 형성하는 공정과,
    상기 반도체기판에 형성된 구조물 상부에만 식각장벽층인 제3질화막을 형성하는 공정과,
    전체표면상부를 층간절연막을 형성하는 공정과,
    상기 제3질화막을 노출시키도록 상기 층간절연막을 CMP 하는 공정과,
    전체표면상부에 T 자형 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로하여 상기 반도체기판의 활성영역내 층간절연막을 제거하는 공정과,
    상기 감광막패턴을 제거하고, 상기 제3질화막을 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 매립하는 콘택플러그용 도전체를 형성하는 공정과,
    상기 제1,2질화막을 식각장벽으로 하여 상기 콘택플러그용 도전체를 CMP 하여 상기 콘택홀을 매립하는 콘택플러그를 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
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