KR20040008600A - 반도체 메모리 소자의 콘택홀 형성방법 - Google Patents

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Abstract

비트 라인 콘택홀 형성시 게이트 전극의 노출을 방지하여, 게이트 전극과 비트 라인과의 절연을 확보할 수 있는 반도체 메모리 소자의 콘택홀 형성방법을 개시한다. 개시된 본 발명은, 반도체 기판상에 게이트 구조물을 형성하고, 상기 게이트 전극 구조물 측벽에, 실리콘 산화막 및 실리콘 질화막으로 된 이중 스페이서를 형성한다. 그후, 상기 게이트 전극 구조물 사이의 공간에 콘택 플러그를 형성하고, 상기 게이트 전극 구조물 및 콘택 플러그 상부에 식각 저지막을 형성한다음, 상기 식각 저지막 상부에 층간 절연막을 형성한다. 그후에, 상기 선택된 콘택 플러그가 노출되도록, 층간 절연막 식각제를 사용하여 상기 층간 절연막 및 식각 저지막을 식각하고, 상기 패터닝된 층간 절연막을 마스크로 하면서 식각 저지막 식각제를 이용하여 잔류하는 식각 저지막을 선택적으로 제거한다.

Description

반도체 메모리 소자의 콘택홀 형성방법{Method for forming a contact hole in semiconductor memory device}
본 발명은 반도체 메모리 소자의 콘택홀 형성방법에 관한 것으로, 보다 구체적으로는 전기적 쇼트(short)를 방지할 수 있는 반도체 메모리 소자의 비트 라인 콘택홀 형성방법에 관한 것이다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 자기 정렬 콘택 플러그가 제안되었다. 자기 정렬 콘택 플러그는 MOS 트랜지스터의 소오스, 드레인 영역과 비트 라인 또는 스토리지 노드 라인을 연결시키는 연결 부재로서, 게이트 전극 사이의 공간에 도전층을 매립하므로써 형성된다.
도 1은 자기 정렬 콘택 플러그를 노출시키는 비트 라인 콘택홀 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하여, 반도체 기판(10) 상부에 게이트 절연막(12), 게이트 전극용 도전층(14) 및 하드 마스크막(16)이 순차적으로 적층된다. 이때, 하드 마스크막(16)은 실리콘 산화막과 실리콘 질화막의 적층막이 이용된다. 하드 마스크막(16), 게이트 전극용 도전층(14) 및 게이트 절연막(12)을 소정 부분 식각하여 게이트 전극 구조물(15)을 형성한다. 게이트 구조물(15) 양측벽에 공지의 방식에 의하여 실리콘 산화막(18) 및 실리콘 질화막(19)으로 구성된 이중 스페이서(20)를 형성한다. 다음, 도면에는 도시되지 않았지만, 게이트 구조물(15) 양측의 반도체 기판(10)에 소오스, 드레인 영역(도시되지 않음)을 형성한다.
그후, 소오스, 드레인 영역과 콘택되도록 게이트 전극 구조물(15) 사이의 공간에 공지의 방법으로 콘택 플러그(22a,22b)를 형성한다. 이러한 반도체 기판(10) 결과물 상부에 층간 절연막(24)을 형성한다. 층간 절연막(24)은 예를들어, 실리콘 산화막 계열을 사용한다. 다음, 비트 라인 콘택홀을 형성하기 위하여, 층간 절연막(24) 상부에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 마스크로 하여 층간 절연막(24)을 식각하여, 비트 라인 콘택홀(26)을 형성한다.
그러나, 상기 도면에서와 같이, 반도체 메모리 소자의 경우, 층간 절연막(24)과 실리콘 산화막 스페이서(18)와의 식각 선택비가 열악하기 때문에, 층간 절연막(24) 식각시, 식각 가스(또는 식각액)가 실리콘 산화막 스페이서(18)를 타고 전달될 수 있다. 이에따라, 비트 라인 콘택홀 식각시, 실리콘 산화막 스페이서(18)가 일부 유실될 수 있고, 실리콘 산화막 스페이서(18) 측벽에 위치하는 실리콘 질화막 스페이서(20)역시 일부 리프트 오프(lift off)될 수 있다. 또한, 하드 마스크막(16) 역시 일부 실리콘 산화막으로 형성되었으므로, 하드 마스크막(16)의 실리콘 산화막 역시 제거될 수 있다.
이와같이, 실리콘 산화막 스페이서(18)가 유실됨에 따라, 게이트 전극 구조물(15)이 노출되어, 이후 형성될 비트 라인과 게이트 전극 구조물(15) 사이의 절연을 확보할 수 없다.
따라서, 본 발명의 목적은, 비트 라인 콘택홀 형성시 게이트 전극의 노출을 방지하여, 게이트 전극과 비트 라인과의 절연을 확보할 수 있는 반도체 메모리 소자의 콘택홀 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 메모리 소자의 콘택홀 형성방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 메모리 소자의 콘택홀 형성방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 120 : 게이트 전극 구조물
130 : 이중 스페이서 140a, 140b : 콘택 플러그
145 : 식각 저지막 160 : 비트 라인 콘택홀
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 반도체 기판상에 게이트 구조물을 형성하고, 상기 게이트 전극 구조물 측벽에, 실리콘 산화막 및 실리콘 질화막으로 된 이중 스페이서를 형성한다. 그후, 상기 게이트 전극 구조물 사이의 공간에 콘택 플러그를 형성하고, 상기 게이트 전극 구조물 및 콘택 플러그 상부에 식각 저지막을 형성한다음, 상기 식각 저지막 상부에 층간 절연막을 형성한다. 그후에, 상기 선택된 콘택 플러그가 노출되도록, 층간 절연막 식각제를 사용하여 상기 층간 절연막 및 식각 저지막을 식각하고, 상기 패터닝된 층간 절연막을 마스크로 하면서 식각 저지막 식각제를 이용하여 잔류하는 식각 저지막을 선택적으로 제거한다.
여기서, 층간 절연막은 실리콘 산화막이고, 상기 층간 절연막 식각제는 실리콘 산화막을 식각하기 위한 식각 가스이다. 또한, 식각 저지막은 실리콘 질화막 또는 실리콘 질산화막이고, 상기 식각 저지막 식각제는 실리콘 질화막 또는 실리콘 질산화막을 식각하기 위한 식각 가스이다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 양호한 실시예를 자세히 설명하도록 한다. 첨부한 도면 도 2a 내지 도 2c는 본 발명의 일실시예를 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(100) 상부에 게이트 절연막(105), 게이트 전극용 도전층(110) 및 하드 마스크막(115)이 순차적으로 적층된다. 이때, 반도체 기판(100)에는 액티브 영역을 한정하기 위하여 소자 분리막이 형성되어 있다. 게이트 절연막(105)은 알려진 바와 같이, 열산화막일 수 있고, 게이트 전극용 도전층(110)은 도핑된 폴리실리콘막과 실리사이드막의 적층막으로 형성될 수 있다. 또한, 하드 마스크막(115)은 실리콘 산화막과 실리콘 질화막의 적층막으로 형성될 수 있다. 그후, 하드 마스크막(16), 게이트 전극용 도전층(14) 및 게이트 절연막(12)을 소정 부분 식각하여 게이트 전극 구조물(15)을 형성한다. 다음, 반도체 기판 결과물 상부에 스페이서용 실리콘 산화막(125) 및 스페이서용 실리콘 질화막(128)을 소정 두께로 증착한다음, 블랭킷 식각하여, 이중 스페이서(130)를 형성한다. 도면에는 도시되지 않았지만, 게이트 구조물(120) 양측의 반도체 기판(100)에 소오스, 드레인 영역(도시되지 않음)을 공지의 이온 주입 방식으로 형성하여, MOS 트랜지스터를 완성한다.
MOS 트랜지스터가 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(135)을 형성하고, 소오스, 드레인 영역이 노출되도록 제 1 층간 절연막(135)을 식각한다. 그후, 노출된 소오스, 드레인 영역과 콘택되도록 도전층, 예를들어 도핑된 폴리실리콘막을 게이트 전극 구조물(120)사이의 공간이 충분히 매립되도록 증착하고, 게이트 전극 구조물(120)의 하드 마스크막(115) 표면이 노출되도록 화학적 기계적 연마하여, 게이트 전극 구조물(120) 사이의 공간에 콘택 플러그(140a,140b)를 형성한다. 이때, 제 1 콘택 플러그(140a) 소오스 영역과 콘택되고, 제 2 콘택플러그(140b)는 드레인 영역과 콘택된다.
그후, 콘택 플러그(140a,140b) 및 제 1 층간 절연막(135) 상부에 식각 저지막(145)과 제 2 층간 절연막(145)을 형성한다. 이때, 식각 저지막(145)은 제 1 및 제 2 층간 절연막(135,145)과 식각 선택비가 상이한 절연 물질로서, 예를 들어, 실리콘 질화막, 실리콘 질산화막이 이용될 수 있다. 또한, 제 1 및 제 2 층간 절연막(135,145)은 예를 들어, 실리콘 산화막 계열의 절연막을 이용한다. 제 2 층간 절연막(145) 상부에 비트 라인 콘택홀을 형성하기 위한 포토레지스트 패턴(155)을 형성한다. 공지된 바와 같이, 비트 라인 콘택홀은 드레인 영역과 콘택되는 콘택 플러그(140b)를 노출시킨다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(155)을 마스크로 하여, 실리콘 산화막 식각 가스를 이용하여, 제 2 층간 절연막(145) 및 식각 저지막(145)을 식각한다. 이때, 제 2 층간 절연막(145)은 포토레지스트 패턴(155)에 의하여 선택적으로 제거되고, 식각 저지막(145)은 제 2 층간 절연막(145)과 식각 선택비가 우수하므로, 전체 식각 저지막(145) 두께의 소정 두께만큼만 제거되고, 잔류하게 된다. 그후, 포토레지스트 패턴(155)을 제거한다.
그후, 도 2c에 도시된 바와 같이, 패터닝된 제 2 층간 절연막(145)을 마스크로 하여, 실리콘 질화막 제거 가스(또는 용액)에 의해, 노출된 식각 저지막(145)을 제거하여, 비트 라인 콘택홀(160)을 형성한다. 이때, 실리콘 산화막 스페이서(125)는 실리콘 질화막 제거 가스(또는 용액)에 대하여 식각 선택비가 우수하므로, 제거되지 않는다. 아울러, 식각 저지막(145)의 식각은 식각 시간을 정확히 조절하여 진행되므로, 실리콘 질화막 스페이서(128)의 유실도 최소화할 수 있다. 이때, 실리콘 산화막 스페이서(125)가 제거되지 않으므로, 게이트 전극 구조물(120)의 노출이 방지된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 게이트 구조물 및 콘택 플러그 상부에 식각 저지막을 형성한 후, 층간 절연막을 형성한다. 이에따라, 비트 라인 콘택홀 식각시, 식각 저지막에 의하여 일차적으로 식각을 중단한다음, 식각 저지막만을 선택적으로 제거하므로써, 게이트 구조물 측벽의 실리콘 산화막 스페이서의 유실을 방지할 수 있다.
이에따라, 게이트 전극 구조물과 비트 라인 구조물의 쇼트를 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (3)

  1. 반도체 기판상에 게이트 구조물을 형성하는 단계;
    상기 게이트 전극 구조물 측벽에, 실리콘 산화막 및 실리콘 질화막으로 된 이중 스페이서를 형성하는 단계;
    상기 게이트 전극 구조물 사이의 공간에 콘택 플러그를 형성하는 단계;
    상기 게이트 전극 구조물 및 콘택 플러그 상부에 식각 저지막을 형성하는 단계;
    상기 식각 저지막 상부에 층간 절연막을 형성하는 단계;
    상기 선택된 콘택 플러그가 노출되도록, 층간 절연막 식각제를 사용하여 상기 층간 절연막 및 식각 저지막을 식각하는 단계; 및
    상기 패터닝된 층간 절연막을 마스크로 하면서 식각 저지막 식각제를 이용하여 잔류하는 식각 저지막을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 콘택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은 실리콘 산화막이고, 상기 층간 절연막 식각제는 실리콘 산화막을 식각하기 위한 식각 가스인 것을 특징으로 하는 반도체 메모리 소자의 콘택홀 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 식각 저지막은 실리콘 질화막 또는 실리콘 질산화막이고, 상기 식각 저지막 식각제는 실리콘 질화막 또는 실리콘 질산화막을 식각하기 위한 식각 가스인 것을 특징으로 하는 반도체 메모리 소자의 콘택홀 형성방법.
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Patent event date: 20020719

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