KR19990074636A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

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Abstract

자기정렬콘택 공정을 이용하여 소자를 제작하는 경우에 있어서 공정이 간단해지는 반도체 소자의 콘택 형성방법을 개시한다. 이 방법은 반도체 기판위에 있는 게이트 전극에 스페이서와 캡핑층 패턴을 형성하는 단계, 그 결과물 위에 제1 절연막을 증착하고 화학기계적 연마하는 단계, 메모리 셀영역을 제외한 주변영역만을 노출시킨 후, 주변영역에서 게이트 전극위의 캡핑층 패턴 두께만큼 제1 절연막과 캡핑층 패턴을 1:1로 건식 식각하는 단계, 메모리 셀영역에서 게이트 전극들 사이의 콘택을 자기정렬콘택 공정을 이용하여 형성하는 단계, 주변영역에서 게이트 전극과 비트 라인층을 연결하기 위한 다이렉트 콘택 및 활성영역과 비트 라인층을 연결하기 위한 다이렉트 콘택을 사진식각 공정을 이용하여 동시에 형성하는 단계, 주변영역에서 게이트 전극과 금속층을 연결하기 위한 메탈 콘택 및 활성영역과 금속층을 연결하기 위한 메탈 콘택을 사진식각 공정을 이용하여 동시에 형성하는 단계, 메모리 셀영역과 주변영역간의 상호 연결을 위한 금속 배선하는 단계를 구비한다.

Description

반도체 소자의 콘택 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 상세하게는 반도체 소자의 콘택 형성방법에 관한 것이다.
반도체 소자의 집적도가 크게 증가함에 따라 차세대 공정방법이 개발되고 있다. 예를 들면 다이나믹 램(DRAM)의 메모리 셀영역에서 게이트라인 사이에 형성되는 콘택의 경우 자기정렬콘택(self aligned contact; 이하 SAC라 함) 공정을 사용한다. SAC 공정은 게이트전극 측벽의 질화막 스페이서를 마스크로 하여 콘택이 형성될 부분을 식각함으로써 콘택을 형성하는 공정으로, 이때 콘택 식각은 산화막과 질화막의 높은 선택비를 이용한 것이며, 이 공정은 게이트 전극과 콘택 사이의 여유거리 확보가 필요없고 콘택패턴 사진공정의 미스얼라인에 무관하게 콘택위치가 일정한 장점이 있다.
이러한 SAC 공정 사용시에 실리콘질화물(이하 SiN이라 함)의 사용이 필수적이다. 하지만 주변영역에서의 다이렉트 콘택(Direct Contact ;이하 DC라 함) 또는 메탈 콘택(Metal Contact ;이하 MC라 함)의 형성을 위한 건식 식각함에 있어 게이트 전극위의 SiN과 활성영역의 실리콘(Si)과의 선택비가 매우 나쁘기 때문에, SiN이 캡핑되어 있는 게이트위에 형성하는 콘택과 활성영역위에 형성하는 콘택의 사진식각 공정을 각각 분리해서 진행해야 한다. 만일 한번의 사진식각 공정을 이용하여 콘택을 형성하는 경우에는 활성영역의 콘택 저항값이 높아지게 되는데, 이는 게이트 위의 SiN을 식각할 때 활성영역의 Si가 소모되기 때문이다. 따라서 SAC 공정이 필수적인 메모리 셀영역뿐만 아니라 SAC 공정이 필요하지 아니한 주변영역에서도 게이트위의 콘택 및 활성영역의 콘택의 사진식각 공정이 분리되어 진행되어야 하므로, 추가적인 사진공정을 위한 포토마스크가 필요하며 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 추가적인 사진공정을 위한 포토마스크등이 필요없으면서도 공정이 간단해지는 반도체 소자의 콘택 형성방법을 제공하는 데 그 목적이 있다.
도 1은 본 발명의 반도체 소자의 콘택 형성방법에 따라 반도체 기판의 게이트 전극 위에 실리콘질화물의 캡핑층 패턴이 형성된 것을 도시한 단면도이다.
도 2는 본 발명의 반도체 소자의 콘택 형성방법에 따라 게이트 측벽에 스페이서를 형성하고, 그 위에 절연막을 증착한 상태를 도시한 단면도이다.
도 3은 본 발명의 반도체 소자의 콘택 형성방법에 따라 증착된 제1 절연막을 화학기계적 연마한 후, 주변영역만이 포토레지스트로부터 노출된 상태를 도시한 단면도이다.
도 4는 본 발명의 반도체 소자의 콘택 형성방법에 따라 주변영역의 상부를 식각한 상태를 도시한 단면도이다.
도 5는 본 발명의 반도체 소자의 콘택 형성방법에 따라 메모리 셀영역의 콘택홀이 형성된 상태를 도시한 단면도이다.
도 6은 본 발명의 반도체 소자의 콘택 형성방법에 따라 메모리 셀영역의 콘택 플러그를 형성한 후, 제2 절연막을 증착한 상태를 도시한 단면도이다.
도 7은 본 발명의 반도체 소자의 콘택 형성방법에 따라 주변영역의 콘택홀을 형성한 상태를 도시한 단면도이다.
도 8은 본 발명의 반도체 소자의 콘택 형성방법에 따라 메모리 셀영역과 주변영역의 상호연결을 위한 금속 배선을 형성한 상태를 도시한 단면도이다.
<도면의 주요 부분에 대한 설명>
10:반도체 기판 12:게이트 전극
14:캡핑층 패턴 20:스페이서
16:메모리 셀영역 18:주변 영역
22,22',22":제1 절연막 30:포토레지스트
50,74:메모리 셀영역 콘택홀 60:제2 절연막
62:메모리 셀영역 콘택플러그 70:게이트 DC의 콘택홀
72:활성영역 DC의 콘택홀 80:금속층
상기 목적을 달성하기 위하여 본 발명의 반도체 소자의 콘택 형성방법은, 복수의 게이트 전극들이 형성된 기판을 준비하고, 상기 게이트 전극들 위에 캡핑층 패턴을 형성하고 상기 게이트 전극들의 측벽들에 스페이서를 형성한다. 이 때, 캡핑층 패턴과 스페이서는 메모리 셀 부분의 SAC 공정을 위해 SiN으로 형성하는 것이 바람직하다.
상기 스페이서와 캡핑층 패턴이 형성된 기판의 전면에 제1 절연막을 증착하고 상기 캡핑층 패턴이 노출될 때까지 화학기계적 연마(chemical mechanical polishing; 이하 CMP이라 한다.) 한다. 이어서, 사진공정을 이용하여 주변영역을 노출시키는 포토레지스트 패턴을 형성한다. 다음, 상기 포토레지스트 패턴이 형성돤 결과물에 상기 캡핑층 패턴을 제거하되, 상기 제1 절연막도 함께 식각되도록 한다. 상기 캡핑층 패턴의 제거시 상기 제1 절연막과의 식각비를 1:1로 하는 것이 바람직하며, 상기 캡핑층 패턴의 제거는 건식 식각으로 하는 것이 바람직하다. 이어서, 상기 포토레지스트 패턴을 제거한다.
상기 결과물의 메모리 셀영역의 소정 영역에 콘택들을 형성하고, 콘택들이 형성된 반도체 기판의 전면에 제2 절연막을 증착한다. 이 때 상기 메모리 셀영역의 콘택 형성은, 자기정렬콘택 공정을 이용하여 콘택홀을 형성하는 단계와 콘택 플러그를 형성하는 단계를 구비하는 것이 바람직하다. 이어서 상기 주변영역에 콘택들을 형성한다. 이 때 주변영역의 콘택 형성은, 자기정렬콘택 공정을 이용하지 않고 콘택홀을 형성하는 단계와 콘택 플러그를 형성하는 단계를 구비하는 것이 바람직하며, 주변영역에서 게이트 전극위의 DC와 활성 영역위의 DC을 동시에 형성하는 것이 바람직하다.
다음, 상기 메모리 셀영역과 상기 주변영역간의 상호연결을 위한 금속 배선을 하는 것이 바람직하다. 이 때, 주변영역에서의 게이트위의 MC와 활성영역의 MC를 동시에 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 그러나 본 발명이 하기 실시예에 국한되는 것으로 해석되어져서는 안된다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
도 1 내지 도 8은 본 발명의 실시예에 의한 반도체 소자의 콘택 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 먼저 반도체 기판(10)상에 게이트 전극(12)을 형성한다. 이 때 게이트 전극(12)은 폴리실리콘과 TiSiX를 적층함으로써 형성되는 다층구조를 가질 수 있다. 게이트 전극(12)이 형성된 기판(10)의 전면에 SiN을 증착한 후, 사진식각공정을 이용하여 게이트 전극(12) 위에 소정 두께의 캡핑층 패턴(14)을 형성한다. 도 1에서, 16 영역은 메모리 셀이 형성되는 메모리 셀영역이며, 18 영역은 주변회로가 형성되는 주변영역이다.
도 2를 참조하면, 도 1의 캡핑층 패턴(14)이 형성된 결과물 전면에 소정 두께의 SiN을 증착하고 식각 공정을 이용하여 게이트 전극(12)의 측벽에 스페이서(20)를 형성한다. 이어서, 도면에 도시되지 아니하였으나 캡핑층 패턴(14)과 스페이서(20)를 이온주입 마스크로 하여 소스와 드레인을 위한 이온주입을 수행할 수 있다. 다음, 스페이서(20)가 형성된 기판(10) 전면에 소정 두께의 제1 절연막(22), 예컨대 산화막을 증착한다.
도 3을 참조하면, 상기 제1 절연막(22)이 증착된 결과물 전면에 캡핑층 패턴(14)을 연마저지층으로 하는 CMP 공정을 진행하여 캡핑층 패턴(14)의 상단이 노출될 때까지 제1 절연막(22)을 평탄화한다. 다음, 사진 공정을 이용하여, 상기 CMP 공정이 진행된 결과물 전면에 포토레지스트를 도포하고 패터닝하여 주변영역(18)을 노출시킨다.
도 4를 참조하면, 노출된 주변영역(18)의 캡핑층 패턴(14)을 제거한다. 이 때 제1 절연막(22')도 같은 두께로 식각되도록 제1 절연막(22')과 캡핑층 패턴(14)을 1:1의 비율로 식각하는 것이 바람직하다. 이 경우 건식 식각함이 바람직하다.
다음, 도 5와 도 6을 참조하면, 먼저 메모리 셀영역(16)을 노출시키는 포토레지스트 패턴을 형성하고, 메모리 셀영역(16)에서 게이트 전극(12)들 사이의 베리드 콘택(Burried Contact; 이하 BC라 함)을 형성한다. 이 때 콘택홀(50) 형성 공정은 SAC 공정을 이용하는 것이 바람직하다. 즉, 메모리 셀영역(16)에서 캡핑층 패턴(14)과 스페이서(20)를 마스크로 하여 게이트 전극(12)들 사이의 제1 절연막(22")을 식각한다. 이 때 제1 절연막(22"), 즉 산화막과 스페이서(20), 즉 질화막 사이의 높은 식각 선택비를 이용함으로써 소정 영역에 콘택홀(50)을 형성한다. 다음, 콘택홀(50)을 채우기 위하여 금속 또는 도핑된 폴리실리콘을 콘택홀(50)이 형성된 상기 결과물 위에 증착하여 콘택 플러그(62)를 형성한다. 그 다음, 상기 포토레지스트 패턴을 제거한 후, 콘택 플러그(62)가 형성된 기판(10)위에 제2 절연막(60)을 증착한다.
도 7을 참조하면, 주변영역(18)을 노출시키는 포토레지스트 패턴을 형성한 후, 게이트 전극(12)과 비트 라인(Bit Line)층을 연결하는 다이렉트 콘택(이하 "게이트 DC"이라 함)을 형성하기 위한 콘택홀(70)과, 활성영역과 비트 라인(Bit Line)층을 연결하는 다이렉트 콘택(이하 "활성영역 DC"이라 함)을 형성하기 위한 콘택홀(72)을 동시에 형성한다. 또한, 메모리 셀영역(16)의 베리드 콘택을 형성하기 위한 콘택홀(74)과 주변영역(18)의 게이트 DC 및 활성영역 DC를 위한 콘택홀들(70 및 72)을 동시에 형성할 수 있다.
도 8을 참조하면, 콘택홀들(70 및 72)이 형성된 기판(10) 위에 금속층(80), 예를 들면 Al를 증착하고, 사진식각 공정을 이용하여 메모리 셀영역(16)과 주변영역(18)간의 상호연결을 위한 금속 배선을 형성한다. 이 때, 주변영역에 있어서 게이트 전극과 금속층을 연결하기 위한 MC 및 활성영역과 금속층을 연결하기 위한 MC를 동시에 형성하는 것이 바람직하다.
이상 실시예를 들어 본 발명에 대해 설명하였으나, 본 발명은 상술한 실시예에 한정되는 것이 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다.
이상에서 살펴본 바와 같이 본 발명은 주변영역(18)의 게이트 전극(12) 위의 SiN 캡핑층(14)과 제1 절연막(22) 상부를 식각함으로써, 주변영역(18)에서 게이트DC와 활성영역 DC 또는 게이트위의 MC와 활성영역의 MC를 동시에 형성할 수 있다. 따라서 추가적인 사진공정을 위한 포토마스크의 필요없이 공정을 진행할 수 있는 장점이 있다.

Claims (10)

  1. 메모리 셀영역과 주변영역을 구비하는 반도체 소자의 콘택 형성방법에 있어서,
    복수의 게이트 전극들이 형성된 기판을 준비하는 단계;
    상기 게이트 전극들 위에 캡핑층 패턴을 형성하는 단계;
    상기 게이트 전극들의 측벽들에 스페이서를 형성하는 단계;
    제1 절연막을 증착하고 상기 캡핑층 패턴이 노출될 때까지 화학기계적 연마하는 단계;
    상기 주변영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴이 형성된 결과물에 상기 캡핑층 패턴을 제거하되, 상기 제1 절연막도 함께 식각되도록 하는 것을 특징으로 하는 캡핑층 패턴 제거단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 메모리 셀영역의 소정 영역에 콘택을 형성하는 단계;
    콘택이 형성된 상기 반도체 기판의 전면에 제2 절연막을 증착하는 단계; 및
    상기 주변영역에 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서,
    상기 캡핑층 패턴의 제거시 상기 제1 절연막과의 식각비를 1:1로 하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 제2항에 있어서,
    상기 캡핑층 패턴의 제거는 건식 식각으로 하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제1항에 있어서,
    상기 메모리 셀영역의 콘택 형성은, 자기정렬콘택 공정을 이용하여 콘택홀을 형성하는 단계와 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제1항에 있어서,
    상기 주변영역의 콘택 형성은, 자기정렬콘택 공정을 이용하지 않고 콘택홀을 형성하는 단계와 콘택 플러그를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제1항에 있어서,
    상기 주변영역에 있어서, 게이트 전극과 비트 라인층을 연결하기 위한 다이렉트 콘택 및 활성 영역과 비트 라인층을 연결하기 위한 다이렉트 콘택을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제1항에 있어서,
    상기 캡핑층 패턴은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 제1항에 있어서,
    상기 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제1항에 있어서,
    상기 메모리 셀영역과 상기 주변영역을 상호 연결하는 금속 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제1항에 있어서,
    상기 주변영역에 있어서, 게이트 전극과 금속층을 연결하기 위한 메탈 콘택 및 활성 영역과 금속층을 연결하기 위한 메탈 콘택을 동시에 형성하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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KR1019980008350A KR19990074636A (ko) 1998-03-12 1998-03-12 반도체소자의 콘택 형성방법

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674898B1 (ko) * 2000-11-08 2007-01-26 삼성전자주식회사 반도체 메모리 소자의 제조방법
KR101019698B1 (ko) * 2004-07-16 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법

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KR100674898B1 (ko) * 2000-11-08 2007-01-26 삼성전자주식회사 반도체 메모리 소자의 제조방법
KR101019698B1 (ko) * 2004-07-16 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법

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