KR100383325B1 - 셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법 - Google Patents

셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및그 형성방법 Download PDF

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Abstract

셀프-얼라인 콘택을 갖는 반도체 장치의 배선 및 그 제조방법이 개시되어 있다. 반도체 기판 상에 제1 절연층 패턴이 형성되고, 상기 제1 절연층 패턴 상에 도전층 패턴이 형성된다. 상기 도전층 패턴 상에 상기 도전층 패턴의 폭보다 넓은 폭을 갖도록 제2 절연층 패턴이 형성되어 있다. 상기 도전층 패턴의 적어도 일 측벽에는 상기 제2 절연층 패턴의 폭과 상기 도전층 패턴의 폭과의 차이에 해당하는 두께로 제3 절연층 잔류물이 형성되어 있고, 적어도 상기 제3 절연층 잔류물의 측벽 및 상기 제1 절연층 패턴의 측벽에 스페이서가 구비되어 있다. 셀프-얼라인 콘택홀을 먼저 형성한 후 콘택홀의 내부에 스페이서를 형성함으로써, 스페이서에 의한 갭 매립 및 기생 캐패시턴스 문제를 해결할 수 있다.

Description

셀프-얼라인 콘택을 형성하기 위한 반도체 장치의 배선 및 그 형성 방법{Wiring of semiconductor device for forming a self-aligned contact and Method of manufacturing the same}
본 발명은 반도체 장치의 배선 및 그 제조방법에 관한 것으로, 보다 상세하게는 비트라인 상에 메모리 셀의 캐패시터를 상기 비트라인에 대해 자기정합적으로 형성하는 다이내믹 랜덤 억세스 메모리(이하, DRAM이라 한다) 장치의 배선 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을고전도성 박막을 사용하여 연결시키는 콘택(contact)의 형성은 얼라인 마진, 소자분리 마진 등을 확보하면서 이루어져야 하므로, 소자의 구성에 있어서 상당한 면적을 차지하게 된다. 따라서, DRAM과 같은 메모리 장치에 있어서, 상기 콘택은 메모리 셀의 크기를 결정하는 주요 요인으로 작용한다.
최근에는 0.25㎛ 이하의 반도체 공정 기술이 급속히 발전하고 있는데, 기존의 콘택 형성 방법으로는 미세한 크기의 콘택을 형성하기가 어렵다. 더욱이, 여러 층의 도전층을 사용하는 메모리 장치에서는 층간절연막에 의해 도전층과 도전층 사이의 높이가 더욱 높아져서 도전층들 간에 콘택을 형성하는 공정이 매우 어려워진다. 이에 따라, 메모리 셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 셀 면적을 축소시키기 위하여 셀프-얼라인 방법으로 콘택을 형성하는 방법이 개발되었다.
셀프-얼라인 콘택 기술은 주변 구조물의 단차를 이용하여 콘택을 형성하는 방법으로서, 주변 구조물의 높이, 콘택이 형성될 위치에서의 절연막의 두께 및 식각 방법 등에 의해 다양한 크기의 콘택을 마스크의 사용 없이 얻을 수 있다. 따라서, 셀프-얼라인 콘택 기술의 가장 큰 장점은 얼라인 마진을 필요로 하지 않으면서 미세 콘택을 형성할 수 있다는 것이다. 현재 가장 많이 사용되고 있는 셀프-얼라인 콘택 공정은 이방성 식각 공정에 대한 산화막과 질화막 간의 선택비를 이용하여 콘택홀을 형성하는 것이다.
도 1a 및 도 1b는 종래 방법에 의한 셀프-얼라인 콘택을 갖는 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 소자분리 산화막(12)에 의해 활성 영역이 정의된 반도체 기판(10) 상에 MOS 트랜지스터(도시 안됨)를 형성한 후, 상기 기판(10)의 전면에 실리콘 산화물을 증착하여 실리콘 산화물로 이루어진 제1 절연층(14)을 증착한다. 상기 제1 절연층(14) 상에 비트라인용 도전층 및 실리콘 질화물로 이루어진 제2 절연층을 차례로 증착한 후, 사진식각 공정으로 상기 제2 절연층 및 도전층을 패터닝하여 제2 절연층 패턴(18) 및 비트라인(16)으로 이루어진 비트라인 구조물(BL)들을 형성한다. 이어서, 결과물의 전면에 실리콘 질화물을 증착하여 질화 실리콘층을 형성하고, 질화 실리콘층을 이방성 식각하여 상기 비트라인 구조물(BL)의 측벽 상에 실리콘 질화물로 이루어진 스페이서(20)를 형성한다.
도 1b를 참조하면, 상기 결과물의 전면에 실리콘 산화물을 증착하여 산화 실리콘으로 이루어진 제3 절연층(22)을 형성한 후, 상기 비트라인 구조물(BL)들 사이의 간격보다 큰 콘택홀 영역을 정의하도록 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 실리콘 산화막과 실리콘 질화막 간의 선택비를 이용한 이방성 식각 공정으로 상기 제3 절연층(22)을 식각하여 비트라인 구조물(BL)들 사이의 기판 영역을 노출시키는 스토리지 노드 콘택홀(24)을 형성한다. 이어서, 도시하지는 않았으나, 상기 스토리지 노드 콘택홀(24)을 매립하는 캐패시터의 스토리지 전극을 형성한다.
상술한 종래 방법에 의하면, 비트라인 구조물(BL)의 측벽에 형성되는 스페이서(20)로 실리콘 질화막을 사용하고 제3 절연층(22)으로 실리콘 산화막을 사용한다. 그러나, 실리콘 산화막의 결합 에너지가 실리콘 질화막보다 훨씬 크기 때문에실리콘 산화막과 실리콘 질화막 간의 식각 선택비를 높이는데 어려움이 있으며, 이는 스토리지 노드 콘택홀(24)의 크기가 작아질수록 더욱 문제시된다.
또한, 스토리지 노드 콘택홀(24)을 비트라인 구조물(BL)들 사이에 셀프-얼라인 콘택 공정으로 형성하기 위해서는 비트라인 구조물(BL)들 사이의 간격이 어느 정도 확보되어야 한다. 이를 위해 측벽 스페이서(20)의 폭을 줄일 경우, 셀프-얼라인 콘택 형성을 위한 식각 공정시 상기 측벽 스페이서(20)가 소진되어 비트라인(16)과 스토리지 전극이 단락되는 문제가 발생한다. 반면에, 상기 측벽 스페이서(20)의 폭을 증가시키면 비트라인 구조물(BL)들 사이의 갭 매립이 어려워진다.
또한, 실리콘 질화물로 이루어진 측벽 스페이서(20)의 유전율이 7 이상으로 높기 때문에, 유전율이 3.9인 실리콘 산화막을 이용하여 비트라인과 스토리지 전극을 절연시키는 통상의 콘택 구조에 비해 비트라인과 비트라인 사이의 기생 캐패시턴스가 2배 정도 증가하게 된다.
이에 따라, 스토리지 전극과 비트라인 간의 단락을 방지하면서 콘택홀을 용이하게 매립하기 위해 셀프-얼라인 콘택홀을 먼저 형성한 후, 상기 콘택홀의 내부에 측벽 스페이서를 형성하는 방법이 예를 들면 일본국 특개평 제9-97880호에 개시되어 있다.
도 2a 내지 도 2d는 일본 특개평 9-97880에 개시되어 있는 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(50)의 상부에 셸로우 트렌치 소자분리(STI)방법을 이용하여 소자분리 산화막(52)을 형성한 후, 통상의 MOS 트랜지스터 제조공정을 진행하여 상기 기판(50) 상에 게이트와 소오스/드레인 영역으로 이루어진 MOS 트랜지스터(도시하지 않음)를 형성한다.
이어서, 상기 반도체 기판(50)의 전면에 산화 실리콘을 증착하여 산화 실리콘막(54)막을 형성한다. 다음에, 셀프-얼라인 콘택 공정으로 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 계속해서, 상기 콘택홀을 매립하는 패드 전극(56)을 상기 게이트와 동일한 높이로 형성한 후, 결과물의 전면에 실리콘 산화물을 증착하여 제1 절연층(58)을 형성한다.
상기 제1 절연층(58) 상에 비트라인용 도전층, 실리콘 산화물로 이루어진 제2 절연층 및 실리콘 질화물로 이루어진 제3 절연층을 차례로 증착한 후, 사진식각 공정으로 상기 제3 절연층, 제2 절연층 및 도전층을 패터닝하여 제3 절연층 패턴(64), 제2 절연층 패턴(64) 및 비트라인(62)으로 이루어진 비트라인 구조물(BL)들을 형성한다.
도 2b를 참조하면, 상기 결과물의 전면에 실리콘 산화물을 증착하여 제4 절연층(66)을 형성하고, 상기 제3 절연층 패턴(64)을 스토퍼(stopper)로 하여 화학 기계적 연마(chemical mechanical polishing; CMP) 방법에 의해 상기 제4 절연층(66)을 평탄화한다.
도 2c를 참조하면, 실리콘 산화막과 실리콘 질화막 간의 선택비가 높은 식각 조건으로 상기 제4 절연층(66)을 식각한다. 그러면, 상기 패드 전극(56) 상의 제1 절연층(58)이 함께 식각되어 제1 절연층 패턴(58a)이 형성됨과 동시에, 상기 비트라인 구조물(BL)에 대해 셀프-얼라인되는 스토리지 노드 콘택홀(68)이 형성된다.
도 2d를 참조하면, 상기 결과물의 전면에 실리콘 산화물을 얇은 두께로 증착하여 실리콘 산화막을 형성하고, 상기 실리콘 산화막을 이방성 식각하여 상기 스토리지 노드 콘택홀(68)의 내부에 스페이서(70)를 형성한다. 이어서, 도시하지는 않았으나, 상기 스토리지 노드 콘택홀(68)을 매립하는 캐패시터의 스토리지 전극을 형성한다.
상술한 종래 방법에 의하면, 스토리지 노드 콘택홀(68)을 먼저 형성한 후 스페이서(70)를 형성하기 때문에 상기 스페이서(70)에 의한 갭 매립 문제를 극복할 수 있다. 또한, 상기 스페이서(70)를 유전율이 작은 실리콘 산화막으로 형성하기 때문에 비트라인(60)과 비트라인(60) 사이의 기생 캐패시턴스가 증가하는 문제를 해결할 수 있다.
그러나, 상기 비트라인 구조물(BL)이 경사진 프로파일로 형성될 경우, 상기 스페이서(70)의 높이가 낮아지게 되어 비트라인(60)의 일부분(상측 단부부분)이 노출됨으로써 비트라인(60)과 스토리지 전극 간에 단락이 발생하게 된다.
따라서, 본 발명의 제1의 목적은 콘택과 배선 간의 단락을 방지하면서 배선들 사이에 콘택홀을 자기정합적으로 형성할 수 있고, 기생 캐패시턴스를 감소시키면서 콘택홀의 매립이 용이한 반도체 장치의 배선을 제공하는 것이다.
본 발명의 제2의 목적은 상술한 반도체 장치의 배선을 제조하는 데 적합한 반도체 장치의 배선의 제조 방법을 제공하는데 있다.
본 발명의 제3의 목적은 비트라인 상에 메모리 셀의 캐패시터를 상기 비트라인에 대해 자기정합적으로 형성하는 반도체 장치에 있어서, 상기 비트라인과 스토리지 노드 콘택 간의 단락을 방지하면서 비트라인들 사이에 스토리지 노드 콘택홀을 자기정합적으로 형성할 수 있고, 기생 캐패시턴스를 감소시키면서 콘택홀의 매립이 용이한 반도체 장치를 제공하는 것이다.
본 발명의 제4의 목적은 상술한 반도체 장치를 제조하는 데 적합한 반도체 장치의 제조 방법을 제공하는 것이다.
도 1a 및 도 1b는 종래 방법에 의한 셀프-얼라인 콘택을 갖는 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 종래의 다른 방법에 의한 셀프-얼라인 콘택을 갖는 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제1 실시예에 의한 셀프-얼라인 콘택을 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제2 실시예에 의한 DRAM 셀의 평면도이다.
도 5는 도 4의 BB'선에 따른 DRAM 셀의 단면도이다.
도 6a 내지 도 13b는 본 발명의 제2 실시예에 의한 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 205 : 제1 절연층
102a, 205a, 205b, 205c : 제1 절연층 패턴
107a : 도전층 패턴 108, 210 : 제2 절연층
108a, 210a, 210b : 제2 절연층 패턴
110, 216 : 제3 절연층
110a, 216a, 216b : 제3 절연층 잔류물
114 : 콘택홀 116, 220a, 220b, 220c : 스페이서
201 : 활성 영역 202 : 소자분리 산화막
204a, 204b : 제1 및 제2 패드 전극
208a, 208b : 제1 및 제2 비트라인
211 : 비트라인 콘택홀 215 : 비트라인 플러그
218 : 스토리지 노드 콘택홀 222 : 캐패시터 도전층
303 : 게이트 전극 305a, 305b : 소오스/드레인 영역
상기한 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 제1 절연층 패턴; 상기 제1 절연층 패턴 상에 형성된 도전층 패턴; 상기 도전층 패턴 상에 상기 도전층 패턴의 폭보다 넓은 폭으로 형성된 제2 절연층 패턴; 상기 도전층 패턴의 적어도 일 측벽에 상기 제2 절연층 패턴의 폭과 상기 도전층 패턴의 폭과의 차이에 해당하는 두께로 형성된 제3 절연층 잔류물; 및 적어도 상기 제3 절연층 잔류물의 측벽 및 상기 제1 절연층 패턴의 측벽에 형성된 스페이서를 구비한 반도체 장치의 배선을 제공한다.
상기한 본 발명의 상기 제2의 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 도전층을 식각하여 제2 절연층 패턴 및 상기 제2 절연층 패턴의 폭보다 좁은 폭의 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 포함한 결과물 상에 제3 절연층을 형성하는 단계; 상기 제2 절연층 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각함으로써 상기 도전층 패턴의 측벽에 상기 제2 절연층 패턴의 폭과 상기 도전층 패턴의 폭과의 차이에 해당하는 두께로 제3 절연층 잔류물을 형성함과 동시에 제1 절연층 패턴을 형성하는 단계; 및 적어도 상기 제3 절연층 잔류물의 측벽 및 상기 제1 절연층 패턴의 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성방법을 제공한다.
상기한 본 발명의 제3의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 제1 절연층의 제1 패턴, 상기 제1 절연층의 제1 패턴 상에 형성된 제1 비트라인, 및 상기 제1 비트라인 상에 상기 제1 비트라인의 폭보다 넓은 폭으로 형성된 제2 절연층의 제1 패턴을 구비하는 제1 비트라인 구조물; 상기 반도체 기판 상에 상기 제1 비트라인 구조물로부터 소정 간격 이격되어 상기 제1 비트라인 구조물과의 사이에 스토리지 노드 콘택홀을 정의하도록 형성되고, 제1 절연층의 제2 패턴, 상기 제1 절연층의 제2 패턴 상에 형성된 제2 비트라인, 및 상기 제2 비트라인 상에 상기 제2 비트라인의 폭보다 넓은 폭으로 형성된 제2 절연층의 제2 패턴을 구비하는 제2 비트라인 구조물; 상기 스토리지 노드 콘택홀의 내부에서 상기 제1 비트라인의 측벽 상에 상기 제2 절연층의 제1 패턴의 폭과 상기 제1 비트라인의 폭과의 차이에 해당하는 두께로 형성된 제3 절연층의 제1 잔류물; 상기 스토리지 노드 콘택홀의 내부에서 상기 제2 비트라인의 측벽 상에 상기 제2 절연층의 제2 패턴의 폭과 상기 제2 비트라인의 폭과의 차이에 해당하는 두께로 형성된 제3 절연층의 제2 잔류물; 상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제1잔류물의 측벽 및 상기 제1 절연층의 제1 패턴의 측벽에 형성된 제1 스페이서; 및 상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제2 잔류물의 측벽 및 상기 제1 절연층의 제2 패턴의 측벽에 형성된 제2 스페이서를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기한 본 발명의 제4의 목적을 달성하기 위하여, 본 발명은 반도체 기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 및 도전층을 식각하여 제2 절연층의 제1 패턴 및 상기 제2 절연층의 제1 패턴의 폭보다 좁은 폭의 제1 비트라인을 포함하는 제1 비트라인 구조물과, 상기 제2 절연층의 제2 패턴 및 상기 제2 절연층의 제2 패턴의 폭보다 좁은 폭의 제2 비트라인을 포함하는 제2 비트라인 구조물을 형성하는 단계; 상기 결과물 상에 제3 절연층을 형성하는 단계; 상기 제1 비트라인 구조물과 상기 제2 비트라인 구조물과의 사이에 스토리지 노드 콘택홀을 형성하기 위해 상기 제2 절연층의 제1 및 제2 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각하여 제1 절연층의 제1 패턴 및 제2 패턴을 형성함과 동시에, 상기 스토리지 노드 콘택홀의 내부에서 상기 제1 비트라인의 측벽에는 상기 제2 절연층의 제1 패턴의 폭과 상기 제1 비트라인의 폭과의 차이에 해당하는 두께로 제3 절연층의 제1 잔류물을 형성하고 상기 제2 비트라인의 측벽에는 상기 제2 절연층의 제2 패턴의 폭과 상기 제2 비트라인의 폭과의 차이에 해당하는 두께로 제3 절연층의 제2 잔류물을 형성하는 단계; 및 상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제1 잔류물의 측벽 및 상기 제1 절연층의 제1패턴의 측벽에는 제1 스페이서를 형성하고, 적어도 상기 제3 절연층의 제2 잔류물의 측벽 및 상기 제1 절연층의 제2 패턴의 측벽에는 제2 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
본 발명에 의하면, 비트라인과 같은 도전층 패턴의 측벽에 절연층을 잔류시키면서 상기 도전층 패턴에 대한 셀프-얼라인 콘택홀을 형성한다. 따라서, 상기 절연층 잔류물이 콘택홀의 식각시 도전층 패턴이 노출되는 것을 방지할 뿐만 아니라, 상기 절연층 잔류물의 두께만큼 도전층 패턴의 측벽에 형성되는 스페이서가 더욱 두꺼워지는 효과를 나타내므로 상기 도전층 패턴에서 발생하는 누설 전류를 줄일 수 있다.
또한, 상기 절연층 잔류물은 실리콘 산화물 계의 물질로 형성되고, 상기 스페이서는 유전율이 작은 절연물질로 형성되므로 도전층 패턴들 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 셀프-얼라인 콘택홀을 먼저 형성한 후 상기 콘택홀의 내부에 스페이서를 형성하기 때문에, 양호한 갭 매립을 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
실시예 1
도 3a 내지 도 3e는 본 발명의 제1 실시예에 의한 셀프-얼라인 콘택을 갖는 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100)상에 제1 절연층(102), 도전층(107) 및제2 절연층(108)을 형성한다. 구체적으로, 반도체 기판(100) 상에 실리콘 산화물 계의 물질을 증착하여 제1 절연층(102)을 형성한 후, 상기 제1 절연층(102) 상에 도전층(107)을 형성한다. 바람직하게는, 상기 도전층(107)은 제1 금속과 상기 제1 금속의 화합물, 예를 들면 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어진 제1 층(104) 및 제2 금속, 예를 들면 텅스텐(W)으로 이루어진 제2 층(106)으로 형성된다. 이어서, 상기 도전층(107) 상에 제2 절연층(108)을 형성한다. 바람직하게는, 상기 제2 절연층(108)은 실리콘 질화물계의 물질 및 실리콘 질화물 계의 물질과 실리콘 산화물 계의 물질로 이루어진 복합막 중의 하나로 형성한다.
여기서, 상기 도전층(107)을 형성하기 전에, 사진식각 공정에 의해 상기 제1 절연층(102)을 부분적으로 식각하여 제1 절연층(102)의 제1 하부영역을 노출시키는 제1 콘택홀(도시하지 않음)을 형성할 수 있다. 이때, 상기 도전층(107)은 상기 제1 콘택홀을 통해 제1 절연층(102)의 제1 하부영역과 전기적으로 접속된다.
또한, 도시하지는 않았으나 상기 제1 콘택홀을 형성하는 단계와 상기 도전층(107)을 형성하는 단계 사이에, 상기 제1 콘택홀 및 제1 절연층(102) 상에 장벽 금속층을 증착하고, 상기 장벽 금속층 상에 제3 금속층을 증착하고, 상기 제1 절연층(102) 상의 제3 금속층을 제거하여 상기 제1 콘택홀의 내부에 장벽 금속층과 제3 금속층으로 이루어진 콘택 플러그를 형성하는 공정을 더 구비할 수도 있다. 이때, 상기 장벽 금속층은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성하고, 상기 제3 금속층은 텅스텐(W)으로 형성한다. 또한, 이와 같이 콘택 플러그를 형성하는 경우에는 상기 도전층(107)을 제4 금속, 예컨대 텅스텐으로 이루어진 단일 층으로형성한다.
도 3b를 참조하면, 상기 제2 절연층(108) 및 도전층(107)을 패터닝하여 배선(L)을 형성한다. 구체적으로는, 상기 제2 절연층(108) 상에 스핀 코팅법으로 포토 레지스트를 코팅하여 포토레지스트막을 형성한 후, 상기 포토 레지스트막을 사진 공정에 의해 제1 포토레지스트 패턴(도시 안됨)을 형성한다. 다음에, 상기 제1 포토레지스트 패턴을 에칭 마스크로 이용하여 상기 제2 절연층(108) 및 도전층(107)을 식각하여, 제2 절연층 패턴(108a) 및 도전층 패턴(107a)을 구비하는 배선(L)들을 형성한다. 이때, 상기 도전층(107)의 식각 레시피를 조절하여 상기 도전층 패턴(107a)이 제2 절연층 패턴(108a)의 폭보다 정도로 좁은 폭을 갖도록 한다.
또한, 상기 도전층(107)을 Ti/TiN으로 이루어진 제1 층(104)과 텅스텐으로 이루어진 제2 층(106)으로 형성할 경우에는 다음과 같이 식각 공정을 진행한다.
즉, 먼저 이방성 식각 공정을 수행하여 상기 제2 절연층(108)을 식각하여 상기 제2 절연층 패턴(108a)을 형성한 후, 상기 제2 층(106)의 식각 레시피를 조절하여 상기 제2 절연층 패턴(108a)의 양측 아래에 언터컷 부위가 형성되도록 하여 일측면에서 보아 상기 제2 절연층 패턴(108a)의 폭보다 10∼100Å 정도(도 3b의 거리 d) 좁은 제2 폭의 제2 층 패턴(106a)을 형성한다. 양측에 언더컷 부위가 형성되도록 하는 본 실시예의 경우에는 제2 폭의 제2층 패턴(106a)의 폭은 제2 절연층 패턴(108a)에 비하여 2d만큼 폭이 적게 형성된다. 계속해서, 상기 제1 층(104)의 식각 레시피를 조절하여 상기 제2 절연층 패턴(108a)의 폭보다 10∼100Å 정도 좁은 제1 폭의 제1 층 패턴(104a)을 형성한다. 바람직하게는 상기 제1층 패턴(104a)의 제1 폭과 제2층 패턴(106a)의 제2 폭은 거의 동일하게 형성한다.
도 3c를 참조하면, 상기 제2 절연층 패턴(108a)을 덮는 제3 절연층(110)을 형성한다. 구체적으로는, 에싱 및 스트립 공정으로 상기 제1 포토레지스트 패턴을 제거한 후, 상기 배선(L)들이 형성되어 있는 결과물의 전면에 실리콘 산화물 계의 물질을 증착하여 제3 절연층(110)을 형성한다. 이때, 상기 도전층(107)이 텅스텐을 포함할 경우, 고온 산화막과 같이 고온에서 증착되거나 BPSG나 SOG와 같이 증착 후 고온의 베이크 공정이 필요한 산화막으로 제3 절연층(110)을 형성하면 도전층 패턴(107a)의 측면이 노출되어 있기 때문에 텅스텐이 산화되는 문제가 발생한다. 따라서, 이를 방지하기 위해 저온에서 증착되면서 보이드(void) 없이 갭 매립을 구현할 수 있는 고밀도 플라즈마(high density plasma; HDP)방식으로 증착 공정을 수행하여 산화물로 구성된 제3 절연층(110)을 형성한다.
도 3d를 참조하면, 스토리지노드를 형성하기 위한 콘택홀(114)을 형성한다. 구체적으로, 화학 기계적 연마(CMP) 방법으로 상기 제3 절연층(110)의 표면을 평탄화한다. 평탄화한 제3 절연층(110)상에 포토레지스트를 도포하여 포토 레지스트막을 형성한 후, 상기 포토 레지스트막을 노광 및 현상하는 사진 공정에 의해 콘택홀 영역을 정의하는 제2 포토레지스트 패턴(112)을 형성한다. 상기 제2 포토레지스트 패턴(112)을 마스크로 이용하여 상기 제2 절연층 패턴(108a)에 대해 높은 선택비를 갖는 식각 조건으로 제3 절연층(110) 및 제1 절연층(102)을 이방성 식각 방법에 의해 식각한다. 그러면, 상기 배선(L)들에 대해 자기정합되는 콘택홀(114)이 형성됨과 동시에, 상기 콘택홀(114)의 내부에서 상기 도전층 패턴(107a)의 측벽에 상기 제2 절연층 패턴(108a)의 폭과 도전층 패턴(107a)의 폭과의 차이에 해당하는 두께(d)로 제3 절연층 잔류물(110a)이 남아있게 된다. 상기 제3 절연층 잔류물(110a)은 도전층 패턴(107a)의 측벽이 노출되는 것을 방지하고, 도전층 패턴(107a)에서 발생할 수 있는 누설 전류를 줄이는 역할을 한다.
도 3e를 참조하면, 에싱 또는 스트립핑 공정으로 상기 제2 포토레지스트 패턴(112)을 제거한 후, 결과물의 전면에 얇은 두께 예를 들면 약 200∼700Å의 두께로 제4 절연층을 증착한다. 상기 제4 절연층을 형성하는 방법으로서는 예를 들면 문헌 (Atomoc Layer Deposition of SiO2 Using Catalyzed and Uncatalyzed Self-Limiting Surface Reaction)에 개시되어 있는 방법을 사용한다. 상기 제4 절연층을 이방성 식각하연, 상기 콘택홀(114)의 내부에 제4 절연층으로부터 형성된 스페이서(116)가 형성된다. 바람직하게는, 상기 스페이서(116)는 실리콘 산화물 계의 물질, 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성한다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 도전층 패턴의 측벽에 제3 절연층을 잔류시키면서 상기 도전층 패턴에 대한 셀프-얼라인 콘택홀을 형성한다. 따라서, 상기 제3 절연층 잔류물이 콘택홀의 식각시 도전층 패턴이 노출되는 것을 방지할 뿐만 아니라, 제3 절연층 잔류물의 두께만큼 배선의 측벽에 존재하는 스페이서가 더욱 두꺼워지는 효과를 나타내므로 누설 전류를 줄일 수 있다.
실시예 2
도 4는 본 발명의 제2 실시예에 의한 DRAM 셀의 평면도이고, 도 5는 도 4의 BB'선에 따른 DRAM 셀의 단면도이다.
도 4 및 도 5를 참조하면, 소자분리 산화막(202)에 의해 활성 영역(201)이 정의된 반도체 기판(200) 상에 워드라인으로 제공되는 게이트 전극(303), 캐패시터 콘택 영역(예컨대, 소오스 영역)(305a) 및 비트라인 콘택 영역(예컨대, 드레인 영역)(305b)으로 구성된 MOS트랜지스터들이 형성된다. 상기 MOS 트랜지스터들의 소오스/드레인 영역(305a, 305b) 상에는 그 위에 형성되어질 콘택홀들의 종횡비(aspect ratio)를 감소시키기 위한 제1 및 제2 패드 전극들(204a, 204b)이 형성될 수 있다.
상기 MOS 트랜지스터를 포함한 기판(200) 상에는 제1 비트라인 구조물(BL1) 및 제2 비트라인 구조물(BL2)이 형성된다. 상기 제1 및 제2 비트라인 구조물(BL1, BL2)은 소정 간격 이격되어 그 사이에 스토리지 노드 콘택홀(218)을 정의한다. 상기 스토리지 노드 콘택홀(218)은 캐패시터 콘택 영역, 예컨대 소오스 영역(305a) 또는 상기 소오스 영역(305a)과 접촉되는 제1 패드 전극(204a)을 노출시킨다.
상기 제1 비트라인 구조물(BL1)은 제1 절연층의 제1 패턴(205a), 상기 제1 절연층의 제1 패턴(205a) 상에 형성된 제1 비트라인(208a) 및 상기 제1 비트라인(208a) 상에 상기 제1 비트라인(208a)의 폭보다 넓은 폭으로 형성된 제2 절연층의 제1 패턴(210a)을 포함한다. 상기 제2 비트라인 구조물(BL2)은 제1 절연층의 제2 패턴(205b), 상기 제1 절연층의 제2 패턴(205b)상에 형성된 제2 비트라인(208b) 및 상기 제2 비트라인(208b) 상에 상기 제2 비트라인(208b)의 폭보다 넓은 폭으로 형성된 제2 절연층의 제2 패턴(210b)을 포함한다.
상기 스토리지 노드 콘택홀(218)의 내부에서 상기 제1 비트라인(208a)의 양측벽 상에는, 상기 제1 비트라인(208a)의 중앙지점부터 측정하여 상기 제2 절연층의 제1 패턴(210a)의 폭과 상기 제1 비트라인(208a)의 폭과의 차이에 해당하는 두께(d)로 제3 절연층의 제1 잔류물(216a)이 형성된다. 즉, 제2 절연층의 제1 패턴(210a)의 폭과 제1 비트라인(208a)의 폭 및 제1 비트라인(208a)의 양측에 형성된 제3 절연층의 제1 잔류물(216a)의 두께들의 합이 동일하여 상기 제2 절연층의 제2 패턴(210a)의 측벽이 상기 제3 절연층의 제1 잔류물(216a)의 외측벽에 연속적으로 형성되도록 상기 제3 절연층의 제1 잔류물(216a)가 형성된다.
상기 스토리지 노드 콘택홀(218)의 내부에서 상기 제2 비트라인(208b)의 측벽 상에는 상기 제1 비트라인(208a)의 상기 제2 절연층의 제2 패턴(210b)의 폭과 상기 제2 비트라인(208b)의 폭과의 차이에 해당하는 두께(d)로 제3 절연층의 제2 잔류물(216b)이 형성된다. 제1 비트라인(208a)의 구조물에서와 동일하게, 제2 절연층의 제2 패턴(210b)의 폭과 제2 비트라인(208b)의 폭 및 제2 비트라인(208b)의 양측에 형성된 제3 절연층의 제2 잔류물(216b)의 두께들의 합이 동일하여 상기 제2 절연층의 제2 패턴(210b)의 측벽이 상기 제3 절연층의 제2 잔류물(216b)의 외측벽에 연속적으로 형성되도록 상기 제3 절연층의 제1 잔류물(216b)가 형성된다.
상기 스토리지 노드 콘택홀(218)의 내부에서 적어도 상기 제3 절연층의 제1 잔류물(216a)의 측벽 및 상기 제1 절연층의 제1 패턴(205a)의 측벽에는 제1 스페이서(220a)가 형성되고, 적어도 상기 제3 절연층의 제2 잔류물(216b)의 측벽 및 상기제1 절연층의 제2 패턴(205b)의 측벽에는 제2 스페이서(220b)가 형성된다.
상기 스토리지 노드 콘택홀(218)에는 캐패시터 도전층(222)으로 매립되어 있다. 상기 캐패시터 도전층(222)은 비트라인 구조물들(BL1, BL2)에 대해 자기정합되어 형성된다. 상기 캐패시터 도전층(222)은 도시한 바와 같이 콘택 플러그 형태로 형성할 수 있고, 통상의 사진공정에 의해 스토리지 전극 패턴으로 패터닝될 수도 있다.
도 6a 내지 도 13b는 본 발명의 제2 실시예에 의한 DRAM 셀의 제조방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 4의 A-A'선에 따른 단면도이고, 각 b도는 도 4의 B-B'선에 따른 단면도이다.
도 6a 및 도 6b는 제1 및 제2 패드 전극(204a, 204b)을 형성하는 단계를 나타한다. 셸로우 트렌치 소자분리(STI) 공정과 같은 소자 분리 공정을 사용하여 반도체 기판(200)의 상부에 소자분리 산화막(202)을 형성하여 상기 기판(200)에 활성 영역(도 5의 참조부호 201)을 정의한다.
이어서, 상기 기판(200)의 활성 영역(201) 상에 MOS 트랜지스터를 형성한다. 즉, 열적 산화법(thermal oxidation)으로 활성 영역(201)의 표면에 얇은 게이트 산화막(302)을 성장시킨 후, 그 상부에 워드라인으로 제공되는 MOS 트랜지스터의 게이트 전극(303)을 형성한다. 상기 게이트 전극(303)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조를 갖도록 형성한다. 또한, 상기 게이트 전극(303)상에는 실리콘 질화막(304)이 형성되어 있고,상기 게이트 전극(303)의 양측벽에 실리콘 질화물로 이루어진 스페이서(306)가 형성된다. 이어서, 상기 게이트 전극(303)을 마스크로 이용하여 불순물을 이온주입함으로써 활성 영역(201)의 표면에 MOS 트랜지스터의 소오스/드레인 영역(305a, 305b)을 형성한다. 상기 도핑 영역들 중의 하나는 캐패시터의 스토리지 전극이 접촉되어질 캐패시터 콘택 영역이며, 다른 하나는 비트라인이 접촉되어질 비트라인 콘택 영역이다. 본 실시예에서는 소오스 영역(305a)이 캐패시터 콘택 영역이고 드레인 영역(305b)이 비트라인 콘택 영역이 된다.
이어서, 상기 MOS 트랜지스터를 포함한 기판(200)의 전면에 BPSG와 같은 산화물로 이루어진 층간절연막(203)을 증착하고, 상기 실리콘 질화막(304)을 스토퍼로 하여 CMP 공정으로 상기 층간절연막(203)을 평탄화한다. 이어서, 상기 층간절연막(203)과 실리콘 질화막(304) 간의 선택비가 높은 식각 조건으로 상기 층간절연막(203)을 식각하여 상기 게이트 전극(303)에 대해 자기정합되는 콘택홀을 형성한다.
상기 콘택홀을 매립하도록 고농도의 불순물로 도핑된 폴리실리콘층을 증착한 후, 상기 실리콘 질화막(304)까지 폴리실리콘층을 제거한다. 그러면, 상기 콘택홀의 내부에 상기 소오스 영역(305a)과 접촉하는 제1 패드 전극(204a) 및 상기 드레인 영역(305b)과 접촉하는 제2 패드 전극(204b)이 형성된다.
도 7a 및 도 7b는 제1 절연층(205), 비트라인용 도전층(208) 및 제2 절연층(210)을 형성하는 단계를 나타낸다. 도 8a는 도 7a 및 도 7b단계에서 도 4의 C-C'선에 따른 단면도이다. 도 7a, 도 7b 및 도 8a를 참조하면, 상기 제1 및 제2패드 전극들(204a, 204b)을 포함한 기판(200)의 전면에 실리콘 산화물 계의 물질로 이루어진 제1 절연층(205)을 형성한다. 이어서, 사진식각 공정에 의해 상기 제1 절연층(205)을 부분적으로 식각하여 제2 패드 전극(204b)을 노출시키는 비트라인 콘택홀(211)을 형성한다.
이어서, 상기 비트라인 콘택홀(211) 및 제1 절연층(205) 상에 비트라인용 도전층(208)을 증착한다. 바람직하게는, 상기 비트라인용 도전층(208)은 제1 금속 및/또는 상기 제1 금속의 화합물을 사용하여, 구제척으로는 Ti/TiN로 이루어진 제1 층(206) 및 제2 금속, 예를 들면 텅스텐(W)으로 이루어진 제2 층(207)으로 형성할 수 있다. 이어서, 상기 비트라인용 도전층(208) 상에 실리콘 질화물 계의 물질 또는 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질의 복합막으로 이루어진 제2 절연층(210)을 증착한다. 상기 제2 절연층(210)은 후속하는 셀프-얼라인 콘택 형성을 위한 식각 공정시 그 하부의 비트라인을 보호하는 역할을 한다.
상술한 단계에 의하면, 이중 층으로 이루어진 비트라인용 도전층(208)이 직접 비트라인 콘택홀(211)에 접촉되어 형성된다. 이와는 달리, 상기 비트라인 콘택홀(211)의 내부에 비트라인 플러그를 형성한 후 상기 비트라인 플러그에 직접 접촉되도록 비트라인용 도전층을 형성할 수도 있다. 도 8b를 참조하여 비트라인 플러그를 형성하는 공정에 대해 상세히 설명하기로 한다. 여기서, 도 8b는 도 4의 CC'선에 따른 단면도이다.
도 8b를 참조하면, 상기 비트라인 콘택홀(211)을 형성한 후, 상기 비트라인 콘택홀(211) 및 제1 절연층(205) 상에 예컨대 Ti/TiN으로 이루어진 장벽금속층(209)을 증착한다. 이어서, 상기 장벽 금속층(209) 상에 예컨대 텅스텐으로 이루어진 제3 금속층(212)을 증착한 후, 에치백 또는 CMP 공정으로 상기 제1 절연층(205)의 표면이 노출될 때까지 제3 금속층(212)을 제거한다. 그러면, 상기 비트라인 콘택홀(211)의 내부에 상기 장벽 금속층(209)과 제3 금속층(212)으로 이루어진 비트라인 플러그(215)가 형성된다. 이와 같이 비트라인 플러그(215)가 형성되면, 상기 비트라인 플러그(215) 및 제1 절연층(205) 상에 제4 금속, 예컨대 텅스텐으로 이루어진 비트라인용 도전층(208)을 증착한다. 따라서, 비트라인 플러그(215)를 형성할 경우에는 비트라인용 도전층(208)이 단일 층으로 형성된다.
도 9a 및 도 9b는 비트라인 구조물(BL1, BL2)을 형성하는 단계를 도시한다. 사진 공정으로 상기 제2 절연층(210) 상에 비트라인 패터닝을 위한 제1 포토레지스트 패턴(도시 안됨)을 형성한 후, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 제2 절연층(210) 및 비트라인용 도전층(208)을 식각한다. 그러면, 제2 절연층의 제1 패턴(210a) 및 제1 비트라인(208a)을 구비하는 제1 비트라인 구조물(BL1)과, 상기 제1 비트라인 구조물(BL2)로부터 소정 간격 이격되어 제2 절연층의 제2 패턴(210b) 및 제2 비트라인(208b)을 구비하는 제2 비트라인 구조물(BL2)이 형성된다. 상기 식각 공정시 비트라인용 도전층(208)의 식각 레시피를 조절하여 상기 제1 및 제2 비트라인(208a, 208b)이 각각 제2 절연층의 제1 및 제2 패턴(210a, 210b)의 폭보다 좁은 폭을 갖도록 한다.
여기서, 상기 제1 포토레지스트 패턴을 형성하는 단계 전에, 상기 제2 절연층(210) 상에 사진식각 공정을 원활하게 수행하기 위하여 반사 방지층을 형성할 수도 있다. 이러한 반사 방지층은 통상적으로 실리콘 옥시나이트라이드(SiON)의 단일 층이나, 고온 산화막과 SiON막으로 구성된 복수개의 층으로 형성할 수 있다. 상기 반사 방지층은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 반사되는 것을 방지하는 역할을 한다.
도 10a 및 도 10b는 제3 절연층(216)을 형성하는 단계를 도시한다. 에싱 및 스트립 공정으로 상기 제1 포토레지스트 패턴을 제거한 후, 상기 제1 및 제2 비트라인 구조물(BL1, BL2)이 형성된 결과물의 전면에 실리콘 산화물 계의 물질로 이루어진 제3 절연층(216)을 증착한다. 이때, 상기 제1 및 제2 비트라인(208a, 208b)이 텅스텐을 포함할 경우, 고온 산화막과 같이 고온에서 증착되거나 BPSG나 SOG와 같이 증착 후 고온의 베이크 공정이 필요한 산화막으로 제3 절연층(216)을 증착하면 제1 및 제2 비트라인(208a, 208b)의 측면이 노출되어 있기 때문에 텅스텐이 산화되는 문제가 발생한다. 따라서, 이를 방지하기 위해 저온에서 증착되면서 보이드 없이 갭 매립을 구현할 수 있는 HDP 산화막으로 제3 절연층(216)을 형성한다.
이어서, 상기 제2 절연층의 제1 및 제2 패턴(210a, 210b)을 스토퍼로 하여 CMP 공정으로 상기 제3 절연층(216)의 표면을 평탄화한다. 상기 제2 절연층(210) 상에 반사 방지층을 형성한 경우에는, 상기 반사 방지층을 스토퍼로 하여 CMP 공정을 진행할 수도 있다. 또한, 상기 제2 절연층의 제1 및 제2 패턴(210a, 210b)의 윗부분까지 일부분만 CMP를 진행할 수도 있고, 상기 제2 절연층의 제1 및 제2 패턴(210a, 210b)까지 CMP를 진행한 후 평탄화된 제3 절연층(216)의 표면 위에 실리콘 산화물 계의 물질로 이루어진 절연층을 다시 증착할 수도 있다.
도 11a 및 도 11b는 스토리지 노드 콘택홀(218)을 형성하는 단계를 도시한다. 상술한 바와 같이 평탄화된 제3 절연층(216) 상에 사진 공정으로 콘택홀 영역을 정의하는 제2 포토레지스트 패턴(217)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(217)은 상기 제1 및 제2 비트라인 구조물(BL1, BL2)과 직교하는 라인 형태로 형성한다. 이와 같이 제2 포토레지스트 패턴(217)을 라인 형태로 형성하면, 종래의 홀(hole) 형태로 형성되는 경우보다 사진 공정의 얼라인 마진을 증가시킬 수 있다. 즉, 홀 형태의 콘택 패턴을 적용할 경우, 미스얼라인이 발생하였을 때 비트라인의 상부 및 측벽을 감싸고 있는 층의 모양이 달라지게 되므로 셀프-얼라인 콘택 공정의 균일성이 저하된다. 이에 반하여, 콘택 패턴을 라인 형태로 형성할 경우에는 미스얼라인에 관계없이 셀프-얼라인 콘택 공정을 동일하게 진행할 수 있다.
이어서, 상기 제2 포토레지스트 패턴(217)을 마스크로 이용하여 상기 제2 절연층의 제1 및 제2 패턴(210a, 210b)에 대해 높은 선택비를 갖는 식각 조건으로 제3 절연층(216) 및 제1 절연층(205)을 식각한다. 이때, 제1 및 제2 비트라인(208a, 208b)의 측벽에 스페이서가 존재하지 않으므로 고선택적 식각 조건을 사용할 수 있다. 그러면, 상기 제1 및 제2 비트라인 구조물(BL1, BL2)에 대해 자기정합되는 스토리지 노드 콘택홀(218)이 형성됨과 동시에, 상기 스토리지 노드 콘택홀(218)의 내부에서 상기 제1 비트라인 구조물(BL1)의 측벽에 상기 제2 절연층의 제1 패턴(210a)의 폭과 제1 비트라인(208a)의 폭과의 차이에 해당하는 두께로 제3 절연층 잔류물(216a)이 남아있게 된다. 마찬가지로, 상기 제2 비트라인 구조물(BL2)의 측벽에는 상기 제2 절연층의 제2 패턴(210b)의 폭과 제2비트라인(208b)의 폭과의 차이에 해당하는 두께로 제3 절연층 잔류물(216b)이 남아있게 된다.
도 12a 및 도 12b는 제1 및 제2 스페이서(220a, 220b)를 형성하는 단계를 도시한다. 상술한 바와 같이 스토리지 노드 콘택홀(218)을 형성한 후, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(217)을 제거한다. 이어서, 결과물의 전면에 제4 절연층을 두께 400Å이하로 형성하고 이를 이방성 식각한다.
그러면, 상기 스토리지 노드 콘택홀(218)의 내부에서 적어도 상기 제3 절연층의 제1 잔류물(216a)의 측벽 및 상기 제1 절연층의 제1 패턴(205a)의 측벽에는 제1 스페이서(220a)가 형성된다. 마찬가지로, 적어도 상기 제3 절연층의 제2 잔류물(216b)의 측벽 및 상기 제1 절연층의 제2 패턴(205b)의 측벽에는 제2 스페이서(220b)가 형성된다.
바람직하게는, 상기 제4 절연층은 실리콘 산화물 계의 물질, 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성한다. 예를 들어, 상기 제4 절연층으로 저온에서 증착되면서 우수한 단차 도포성을 갖는 산화물을 사용하거나, 액상 증착(liquid phase deposition; LPD) 공정을 사용하여 제4 절연층을 증착한다. 상기 제4 절연층을 형성하는 방법으로서는 도 3e에서 설명한 바와 같이, 문헌 (Atomoc Layer Deposition of SiO2 Using Catalyzed and Uncatalyzed Self-Limiting Surface Reaction)에 개시되어 있는 방법을 사용할 수 있다.
도 13a 및 도 13b는 캐패시터 도전층(222)을 형성하는 단계를 도시한다. 상기 스토리지 노드 콘택홀(218)을 채우도록 캐패시터 도전층(222), 예컨대 도핑된 폴리실리콘을 화학 기상 증착 방법으로 증착한다. 이어서, 상기 제3 절연층(216)의 상부 표면이 노출될 때까지 상기 캐패시터 도전층(222)을 에치백 또는 CMP 방법으로 제거하여 상기 스토리지 노드 콘택홀(218)의 내부에만 플러그 형태로 캐패시터 도전층(222)을 남긴다. 또한, 상기 캐패시터 도전층(222)은 통상의 사진식각 공정에 의해 스토리지 전극 패턴으로 패터닝될 수도 있다.
이어서, 통상의 캐패시터 형성공정으로 상기 스토리지 노드 콘택홀(218)을 통해 소오스 영역(205a)에 전기적으로 접속하는 스토리지 전극, 유전체막 및 플레이트 전극으로 구성된 캐패시터(도시하지 않음)를 형성한다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, 비트라인의 측벽에 존재하는 제3 절연층 잔류물에 의해 콘택홀 식각시 비트라인이 노출되는 것을 방지할 수 있다. 또한, 비트라인의 측벽을 감싸는 스페이서의 두께가 상기 제3 절연층 잔류물의 두께만큼 더 증가하므로, 비트라인과 콘택 간의 단락을 방지하고 누설 전류를 줄일 수 있다.
또한, 셀프-얼라인 콘택 공정으로 스토리지 노드 콘택홀을 형성한 후 비트라인 구조물의 측벽에 스페이서를 형성하기 때문에, 상기 스페이서를 유전율이 낮은 실리콘 산화물 계의 절연층으로 형성할 수 있다. 따라서, 비트라인과 비트라인 사이의 기생 캐패시턴스를 감소시켜 동작 속도의 고속화를 도모할 수 있다.
또한, 스토리지 노드 콘택홀을 형성하기 위한 포토레지스트 패턴(즉, 콘택 패턴)을 라인 형태로 형성하여 사진 공정의 얼라인 마진을 증대시키고 공정 균일성을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 비트라인과 같은 도전층 패턴의 측벽에 절연층을 잔류시키면서 상기 도전층 패턴에 대한 셀프-얼라인 콘택홀을 형성한다. 따라서, 상기 절연층 잔류물이 콘택홀의 식각시 도전층 패턴이 노출되는 것을 방지할 뿐만 아니라, 상기 절연층 잔류물의 두께만큼 도전층 패턴의 측벽에 형성되는 스페이서가 더욱 두꺼워지는 효과를 나타내므로 상기 도전층 패턴에서 발생하는 누설 전류를 줄일 수 있다.
또한, 상기 절연층 잔류물은 실리콘 산화물 계의 물질로 형성되고, 상기 스페이서는 유전율이 작은 절연물질로 형성되므로 도전층 패턴들 간의 기생 캐패시턴스를 감소시킬 수 있다. 또한, 셀프-얼라인 콘택홀을 먼저 형성한 후 상기 콘택홀의 내부에 스페이서를 형성하기 때문에, 양호한 갭 매립을 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (42)

  1. 반도체 기판 상에 형성된 제1 절연층 패턴;
    상기 제1 절연층 패턴 상에 형성된 도전층 패턴;
    상기 도전층 패턴 상에 상기 도전층 패턴의 폭보다 넓은 폭으로 형성된 제2 절연층 패턴;
    상기 도전층 패턴의 적어도 일 측벽을 덮도록 상기 제2 절연층 패턴의 폭과 상기 도전층 패턴의 폭과의 차이에 해당하는 두께로 형성된 제3 절연층 잔류물; 및
    적어도 상기 제3 절연층 잔류물의 측벽 및 상기 제1 절연층 패턴의 측벽을 덮는 스페이서를 구비하는 것을 특징으로 하는 반도체 장치의 배선.
  2. 제1항에 있어서, 상기 도전층 패턴은 제1 금속과 상기 제1 금속의 화합물로 이루어진 군에서 선택된 적어도 하나로 이루어진 제1 폭의 제1 층 패턴, 및 상기 제1 층 패턴 상에 적층되고 제2 금속으로 이루어진 제2 폭의 제2 층 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 배선.
  3. 제2항에 있어서,상기 제1 층 패턴은 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어지고, 상기 제2 층 패턴은 텅스텐(W)으로 이루어진 것을 특징으로 하는 반도체 장치의 배선.
  4. 제1항에 있어서, 상기 제1 절연층 패턴을 관통하여 상기 제1 절연층 패턴의 제1 하부영역을 노출시키는 제1 콘택홀을 더 구비하며, 상기 도전층 패턴은 상기 제1 콘택홀을 통해 상기 제1 하부영역과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치의 배선.
  5. 제4항에 있어서, 상기 제1 콘택홀의 내부에 형성되어 그 상부의 상기 도전층 패턴과 접촉되는 콘택 플러그를 더 구비하는 것을 특징으로 하는 반도체 장치의 배선.
  6. 제5항에 있어서, 상기 콘택 플러그는 장벽 금속층 및 상기 장벽 금속층 상에 적층되고 상기 제1 콘택홀을 매립하는 제3 금속층으로 형성되며, 상기 도전층 패턴은 제4 금속층으로 형성된 것을 특징으로 하는 반도체 장치의 배선.
  7. 제6항에 있어서, 상기 장벽 금속층은 티타늄/티타늄 나이트라이드(Ti/TiN)로 이루어지고, 상기 제3 및 제4 금속층은 텅스텐(W)으로 이루어진 것을 특징으로 하는 반도체 장치의 배선.
  8. 제1항에 있어서, 상기 제1 절연층 패턴은 실리콘 산화물 계의 물질로 형성된 것을 특징으로 하는 반도체 장치의 배선.
  9. 제1항에 있어서, 상기 제2 절연층 패턴은 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성된 것을 특징으로 하는 반도체 장치의 배선.
  10. 제1항에 있어서, 상기 제3 절연층 잔류물은 실리콘 산화물 계의 물질로 형성된 것을 특징으로 하는 반도체 장치의 배선.
  11. 제1항에 있어서, 상기 스페이서는 실리콘 산화물 계의 물질, 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성된 것을 특징으로 하는 반도체 장치의 배선.
  12. 제1항에 있어서, 상기 스페이서의 외주면에 접하면서 상기 제1 절연층 패턴을 관통하여 상기 제1 절연층 패턴의 제2 하부영역을 노출시키는 제2 콘택홀, 및 상기 도전층 패턴 상의 상기 제3 절연층 상에 형성되어 상기 제2 콘택홀을 통해 상기 제2 하부영역과 전기적으로 접속되는 콘택 패턴을 더 구비하는 것을 특징으로 하는 반도체 장치의 배선.
  13. 반도체 기판 상에 형성된 제1 절연층의 제1 패턴, 상기 제1 절연층의 제1 패턴 상에 형성된 제1 비트라인, 및 상기 제1 비트라인 상에 상기 제1 비트라인의 폭보다 넓은 폭으로 형성된 제2 절연층의 제1 패턴을 구비하는 제1 비트라인 구조물;
    상기 반도체 기판 상에 상기 제1 비트라인 구조물로부터 소정 간격 이격되어 상기 제1 비트라인 구조물과의 사이에 스토리지 노드 콘택홀이 구비되며, 제1 절연층의 제2 패턴, 상기 제1 절연층의 제2 패턴 상에 형성된 제2 비트라인, 및 상기 제2 비트라인 상에 상기 제2 비트라인의 폭보다 넓은 폭으로 형성된 제2 절연층의 제2 패턴을 구비하는 제2 비트라인 구조물;
    상기 스토리지 노드 콘택홀의 내부에서 상기 제1 비트라인의 측벽 상에 상기 제2 절연층의 제1 패턴의 폭과 상기 제1 비트라인의 폭과의 차이에 해당하는 두께로 덮혀진 제3 절연층의 제1 잔류물;
    상기 스토리지 노드 콘택홀의 내부에서 상기 제2 비트라인의 측벽 상에 상기 제2 절연층의 제2 패턴의 폭과 상기 제2 비트라인의 폭과의 차이에 해당하는 두께로 덮혀진 제3 절연층의 제2 잔류물;
    상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제1 잔류물의 측벽 및 상기 제1 절연층의 제1 패턴의 측벽을 덮는 제1 스페이서; 및
    상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제2 잔류물의 측벽 및 상기 제1 절연층의 제2 패턴의 측벽을 덮는 제2 스페이서를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 제1 및 제2 비트라인은 제1 금속과 상기 제1 금속의 화합물로 이루어진 군에서 선택된 적어도 하나로 이루어진 제1 폭의 제1 층 패턴 및 상기 제1 층 패턴 상에 적층되고 제2 금속으로 이루어진 제2 폭의 제2 층 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서, 상기 제1 절연층을 관통하여 상기 제1 절연층의 제1 하부영역을 노출시키는 비트라인 콘택홀을 더 구비하며, 상기 제1 및 제2 비트라인은 상기 비트라인 콘택홀을 통해 상기 제1 하부영역과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 비트라인 콘택홀의 내부에 형성되어 그 상부의 상기 제1 및 제2 비트라인과 접촉되는 비트라인 플러그를 더 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서, 상기 비트라인 플러그는 장벽 금속층 및 상기 장벽 금속층 상에 적층되고 상기 제1 콘택홀을 매립하는 제3 금속층으로 형성되며, 상기 제1 및 제2 비트라인은 제4 금속층으로 형성된 것을 특징으로 하는 반도체 장치.
  18. 제13항에 있어서, 상기 제1 및 제2 스페이서에 의해 상기 제1 및 제2 비트라인과 전기적으로 분리되어 상기 스토리지 노드 콘택홀을 매립하도록 형성된 캐패시터의 스토리지 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 반도체 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 도전층을 식각하여 제2 절연층 패턴 및 상기 제2 절연층 패턴의 폭보다 좁은 폭의 도전층 패턴을 형성하는 단계;
    상기 도전층 패턴을 포함한 결과물 상에 제3 절연층을 형성하는 단계;
    상기 제2 절연층 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각함으로써 상기 도전층 패턴의 측벽에 상기 제2 절연층 패턴의 폭과 상기 도전층 패턴의 폭과의 차이에 해당하는 두께로 제3 절연층 잔류물을 형성함과 동시에 제1 절연층 패턴을 형성하는 단계; 및
    적어도 상기 제3 절연층 잔류물의 측벽 및 상기 제1 절연층 패턴의 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  20. 제19항에 있어서, 상기 도전층을 형성하기 전에, 상기 제1 절연층을 부분적으로 식각하여 상기 제1 절연층의 제1 하부영역을 노출시키는 제1 콘택홀을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  21. 제20항에 있어서, 상기 도전층을 형성하는 단계는, 상기 제1 콘택홀 및 상기 제1 절연층 상에 제1 금속과 상기 제1 금속의 화합물로 이루어진 군에서 선택된 적어도 하나로 이루어진 제1 층을 증착하는 단계와, 상기 제1 층 상에 제2 금속으로이루어진 제2 층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  22. 제21항에 있어서, 상기 제1 층은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성하고 상기 제2 층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  23. 제21항에 있어서, 상기 제2 절연층 및 도전층을 식각하여 제2 절연층 패턴 및 상기 제2 절연층 패턴의 폭보다 좁은 폭의 도전층 패턴을 형성하는 단계는,
    상기 제2 절연층을 식각하여 제2 절연층 패턴을 형성하는 단계; 및
    상기 제1 층과 상기 제2 층의 식각 레시피를 조절하여 상기 제2 절연층 패턴의 폭보다 좁은 제1 폭의 제1 층 패턴 및 상기 제2 절연층 패턴의 폭보다 좁은 제2 폭의 제2 층 패턴으로 이루어진 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  24. 제20항에 있어서, 상기 제1 콘택홀을 형성하는 단계 후,
    상기 제1 콘택홀 및 상기 제1 절연층 상에 장벽 금속층을 증착하는 단계;
    상기 장벽 금속층 상에 제3 금속층을 증착하는 단계; 및
    상기 제1 절연층 상의 제3 금속층을 제거하여 상기 제1 콘택홀의 내부에 상기 장벽 금속층과 제3 금속층으로 이루어진 콘택 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  25. 제24항에 있어서, 상기 장벽 금속층은 티타늄/티타늄 나이트라이드(Ti/TiN)로 형성하고, 상기 제3 금속층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  26. 제24항에 있어서,상기 도전층은 상기 콘택 플러그 및 상기 제1 절연층 상에 제4 금속을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  27. 제26항에 있어서, 상기 도전층은 텅스텐(W)으로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  28. 제19항에 있어서, 상기 제1 절연층 및 상기 제3 절연층은 실리콘 산화물 계의 물질로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  29. 제19항에 있어서, 상기 제2 절연층은 실리콘 질화물 계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  30. 제19항에 있어서, 상기 스페이서는 실리콘 산화물 계의 물질, 실리콘 질화물계의 물질 및 실리콘 산화물 계의 물질과 실리콘 질화물 계의 물질로 이루어진 복합막 중의 하나로 형성하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  31. 제19항에 있어서, 상기 제3 절연층 잔류물 및 제1 절연층 패턴을 형성하는 단계에서, 상기 제1 절연층 패턴을 관통하여 상기 제1 절연층 패턴의 제2 하부영역을 노출시키는 제2 콘택홀이 동시에 형성되는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  32. 제31항에 있어서, 상기 스페이서를 형성하는 단계 후, 상기 제3 절연층 상에 상기 제2 콘택홀을 통해 상기 제2 하부영역과 전기적으로 접속되는 콘택 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 배선 형성방법.
  33. 반도체 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층 및 도전층을 식각하여 제2 절연층의 제1 패턴 및 상기 제2 절연층의 제1 패턴의 폭보다 좁은 폭의 제1 비트라인을 포함하는 제1 비트라인 구조물과, 상기 제2 절연층의 제2 패턴 및 상기 제2 절연층의 제2 패턴의 폭보다 좁은 폭의 제2 비트라인을 포함하는 제2 비트라인 구조물을 형성하는 단계;
    상기 결과물 상에 제3 절연층을 형성하는 단계;
    상기 제1 비트라인 구조물과 상기 제2 비트라인 구조물과의 사이에 스토리지 노드 콘택홀을 형성하기 위해 상기 제2 절연층의 제1 및 제2 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각하여 제1 절연층의 제1 패턴 및 제2 패턴을 형성함과 동시에, 상기 스토리지 노드 콘택홀의 내부에서 상기 제1 비트라인의 측벽에는 상기 제2 절연층의 제1 패턴의 폭과 상기 제1 비트라인의 폭과의 차이에 해당하는 두께로 제3 절연층의 제1 잔류물을 형성하고 상기 제2 비트라인의 측벽에는 상기 제2 절연층의 제2 패턴의 폭과 상기 제2 비트라인의 폭과의 차이에 해당하는 두께로 제3 절연층의 제2 잔류물을 형성하는 단계; 및
    상기 스토리지 노드 콘택홀의 내부에서 적어도 상기 제3 절연층의 제1 잔류물의 측벽 및 상기 제1 절연층의 제1 패턴의 측벽에는 제1 스페이서를 형성하고, 적어도 상기 제3 절연층의 제2 잔류물의 측벽 및 상기 제1 절연층의 제2 패턴의 측벽에는 제2 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제33항에 있어서, 상기 제1 절연층을 형성하는 단계 전에, 상기 제1 절연층을 부분적으로 식각하여 상기 제1 절연층의 제1 하부영역을 노출시키는 비트라인 콘택홀을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제34항에 있어서, 상기 도전층을 형성하는 단계는, 상기 비트라인 콘택홀 및상기 제1 절연층 상에 제1 금속과 상기 제1 금속의 화합물로 이루어진 군에서 선택된 적어도 하나로 이루어진 제1 층을 증착하는 단계와, 상기 제1 층 상에 제2 금속으로 이루어진 제2 층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  36. 제34항에 있어서, 상기 비트라인 콘택홀을 형성하는 단계 후,
    상기 비트라인 콘택홀 및 상기 제1 절연층 상에 장벽 금속층을 증착하는 단계;
    상기 장벽 금속층 상에 제3 금속층을 증착하는 단계; 및
    상기 제1 절연층 상의 제3 금속층을 제거하여 상기 비트라인 콘택홀의 내부에 상기 장벽 금속층과 제3 금속층으로 이루어진 비트라인 플러그를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  37. 제36항에 있어서,상기 도전층은 상기 비트라인 플러그 및 상기 제1 절연층 상에 제4 금속을 증착하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제33항에 있어서, 상기 제2 절연층을 형성하는 단계 후, 상기 제2 절연층 상에 반사방지층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  39. 제33항에 있어서, 상기 제3 절연층을 형성하는 단계 후, 상기 제3 절연층의 표면을 평탄화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제33항에 있어서, 상기 제1 비트라인 구조물과 상기 제2 비트라인 구조물과의 사이에 스토리지 노드 콘택홀을 형성하기 위해 상기 제2 절연층의 제1 패턴 및 제2 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각하는 단계는,
    상기 제3 절연층 상에 라인 형태의 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴과 상기 제2 절연층의 제1 및 제2 패턴을 마스크로 하여 상기 제3 절연층 및 제1 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  41. 제40항에 있어서, 상기 포토레지스트 패턴은 상기 제1 및 제2 비트라인 구조물과 직교하는 형태로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  42. 제33항에 있어서, 상기 제1 및 제2 스페이서를 형성하는 단계 후, 상기 제1및 제2 스페이서에 의해 상기 제1 및 제2 비트라인과 전기적으로 분리되면서 상기 스토리지 노드 콘택홀을 매립하는 캐패시터의 스토리지 전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5444405A (en) * 1992-03-02 1995-08-22 Seiko Epson Corporation Clock generator with programmable non-overlapping clock edge capability
EP1270209B1 (en) * 2000-02-18 2008-07-02 Daikin Industries, Ltd. Layered resin molding and multilayered molded article
US7439208B2 (en) 2003-12-01 2008-10-21 Superconductor Technologies, Inc. Growth of in-situ thin films by reactive evaporation
US20050170650A1 (en) * 2004-01-26 2005-08-04 Hongbin Fang Electroless palladium nitrate activation prior to cobalt-alloy deposition
KR100577542B1 (ko) 2005-03-11 2006-05-10 삼성전자주식회사 매몰콘택 플러그를 갖는 반도체소자의 제조방법
US20060270066A1 (en) * 2005-04-25 2006-11-30 Semiconductor Energy Laboratory Co., Ltd. Organic transistor, manufacturing method of semiconductor device and organic transistor
US7785947B2 (en) * 2005-04-28 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising the step of forming nitride/oxide by high-density plasma
KR100744682B1 (ko) * 2005-06-30 2007-08-01 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100819674B1 (ko) * 2006-05-26 2008-04-04 주식회사 하이닉스반도체 반도체소자의 형성방법
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
KR100877107B1 (ko) * 2007-06-28 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 층간절연막 형성방법
KR20120007708A (ko) * 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
DE102010042229B4 (de) * 2010-10-08 2012-10-25 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
TWI649838B (zh) 2018-04-10 2019-02-01 華邦電子股份有限公司 半導體裝置及其製造方法
US10546863B1 (en) * 2018-08-02 2020-01-28 Micron Technology, Inc. Method for fabricating bit line contact

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329486A (en) * 1992-04-24 1994-07-12 Motorola, Inc. Ferromagnetic memory device
US5262352A (en) * 1992-08-31 1993-11-16 Motorola, Inc. Method for forming an interconnection structure for conductive layers
KR960012259B1 (ko) * 1993-03-13 1996-09-18 삼성전자 주식회사 반도체 장치의 제조방법
JP3703885B2 (ja) 1995-09-29 2005-10-05 株式会社東芝 半導体記憶装置とその製造方法
US6037246A (en) * 1996-09-17 2000-03-14 Motorola Inc. Method of making a contact structure
KR100190105B1 (ko) * 1996-10-24 1999-07-01 윤종용 게이트전극의 제조방법 및 그에 따라 제조된 게이트구조
JPH11186389A (ja) * 1997-12-24 1999-07-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6117733A (en) * 1998-05-27 2000-09-12 Taiwan Semiconductor Manufacturing Company Poly tip formation and self-align source process for split-gate flash cell
US5994192A (en) * 1998-05-29 1999-11-30 Vanguard International Semiconductor Corporation Compensation of the channel region critical dimension, after polycide gate, lightly doped source and drain oxidation procedure
US6348411B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method of making a contact structure
US6448140B1 (en) * 1999-02-08 2002-09-10 Taiwan Semiconductor Manufacturing Company Laterally recessed tungsten silicide gate structure used with a self-aligned contact structure including a straight walled sidewall spacer while filling recess
KR100295061B1 (ko) * 1999-03-29 2001-07-12 윤종용 챔퍼가 형성된 실리사이드층을 갖춘 반도체소자 및 그 제조방법
US6214715B1 (en) * 1999-07-08 2001-04-10 Taiwan Semiconductor Manufacturing Company Method for fabricating a self aligned contact which eliminates the key hole problem using a two step spacer deposition
KR100308619B1 (ko) * 1999-08-24 2001-11-01 윤종용 반도체 장치용 자기 정렬 콘택 패드 형성 방법
KR100297738B1 (ko) * 1999-10-07 2001-11-02 윤종용 챔퍼가 형성된 금속 실리사이드층을 갖춘 반도체소자의 제조방법
US6235621B1 (en) * 1999-11-22 2001-05-22 Vanguard International Semiconductor Corporation Method for forming a semiconductor device
US6486505B1 (en) * 2000-03-24 2002-11-26 Infineon Technologies, Ag Semiconductor contact and method of forming the same
US6566236B1 (en) * 2000-04-26 2003-05-20 Integrated Device Technology, Inc. Gate structures with increased etch margin for self-aligned contact and the method of forming the same
US6596599B1 (en) * 2001-07-16 2003-07-22 Taiwan Semiconductor Manufacturing Company Gate stack for high performance sub-micron CMOS devices
DE10142340B4 (de) * 2001-08-30 2006-04-13 Infineon Technologies Ag Feldeffekttransistor mit einem Kontakt zu einem seiner Dotiergebiete und Verfahren zu seiner Herstellung
KR100450671B1 (ko) * 2002-02-26 2004-10-01 삼성전자주식회사 스토리지 노드 콘택플러그를 갖는 반도체 소자의 제조방법

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