JPH06338596A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06338596A JPH06338596A JP5126957A JP12695793A JPH06338596A JP H06338596 A JPH06338596 A JP H06338596A JP 5126957 A JP5126957 A JP 5126957A JP 12695793 A JP12695793 A JP 12695793A JP H06338596 A JPH06338596 A JP H06338596A
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- Japan
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- trench
- conductive layer
- forming
- insulating film
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Abstract
(57)【要約】
【目的】本発明の目的は高度なリソグラフィ技術を必要
とせずに容易に側壁コンタクトを形成する半導体装置の
製造方法を提供することである。 【構成】 半導体基板に側壁コンタクトの形成予定部分
の段差が極めて少ないトレンチキャパシタを形成する。
続いて、トンスファトランジスタを形成し、そのトラン
スファゲ−ト電極配線層２０を覆う保護膜２２を用いて
セルフアラインにより自己整合的に第一ストレ−ジノ−
ド１７、高誘電体膜１６、絶縁膜１４，１９、第三の不
純物拡散層２１をエッチング除去し、側壁コンタクト形
成予定部である溝２４を形成する。該溝２４を第二スト
レ−ジノ−ド２５により埋め込み、側壁コンタクトトが
形成される。
とせずに容易に側壁コンタクトを形成する半導体装置の
製造方法を提供することである。 【構成】 半導体基板に側壁コンタクトの形成予定部分
の段差が極めて少ないトレンチキャパシタを形成する。
続いて、トンスファトランジスタを形成し、そのトラン
スファゲ−ト電極配線層２０を覆う保護膜２２を用いて
セルフアラインにより自己整合的に第一ストレ−ジノ−
ド１７、高誘電体膜１６、絶縁膜１４，１９、第三の不
純物拡散層２１をエッチング除去し、側壁コンタクト形
成予定部である溝２４を形成する。該溝２４を第二スト
レ−ジノ−ド２５により埋め込み、側壁コンタクトトが
形成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板にトレンチキ
ャパシタを有する半導体装置の製造方法に関し、特にト
レンチキャパシタの形成及びトレンチキャパシタ内部の
導電層を不純物拡散層と電気的に接続する側壁コンタク
トの形成方法である。
ャパシタを有する半導体装置の製造方法に関し、特にト
レンチキャパシタの形成及びトレンチキャパシタ内部の
導電層を不純物拡散層と電気的に接続する側壁コンタク
トの形成方法である。
【０００２】
【従来の技術】半導体集積回路において、半導体基板に
溝構造を設け、その内部に素子を形成することが盛んで
ある。例えばＤＲＡＭ（Dynamic Random Access Memor
y）においては、溝構造内部にキャパシタを形成するい
わゆるトレンチキャパシタが広く知られている。トレン
チキャパシタとして最も簡単な構造は、トレンチの側面
及び底面の半導体基板中に拡散層を設け、電荷蓄積層と
し、その表面を薄いゲ−ト酸化膜で覆い、内部に電極プ
レ−トを埋め込んでキャパシタを形成する方法である。
しかしながら、かかる方法では素子の集積化により、ト
レンチ間の距離が接近してくると、電荷蓄積層間の電荷
のリ−クが問題となる。
溝構造を設け、その内部に素子を形成することが盛んで
ある。例えばＤＲＡＭ（Dynamic Random Access Memor
y）においては、溝構造内部にキャパシタを形成するい
わゆるトレンチキャパシタが広く知られている。トレン
チキャパシタとして最も簡単な構造は、トレンチの側面
及び底面の半導体基板中に拡散層を設け、電荷蓄積層と
し、その表面を薄いゲ−ト酸化膜で覆い、内部に電極プ
レ−トを埋め込んでキャパシタを形成する方法である。
しかしながら、かかる方法では素子の集積化により、ト
レンチ間の距離が接近してくると、電荷蓄積層間の電荷
のリ−クが問題となる。
【０００３】そこで、さらに集積化を進めるため、トレ
ンチ内部を絶縁膜で覆った後、その内部にキャパシタ構
造を形成することが必要となる。このような構造ではト
レンチ内部の電荷蓄積ノ−ドと半導体基板表面の電荷転
送ゲ−トの拡散層とをトレンチの側面で電気的に接続す
る（側壁コンタクト）方法が重要となる。
ンチ内部を絶縁膜で覆った後、その内部にキャパシタ構
造を形成することが必要となる。このような構造ではト
レンチ内部の電荷蓄積ノ−ドと半導体基板表面の電荷転
送ゲ−トの拡散層とをトレンチの側面で電気的に接続す
る（側壁コンタクト）方法が重要となる。
【０００４】従来の側壁コンタクトの形成方法を図９乃
至図１３を参照して説明する。半導体基板上に第一不純
物拡散層１０１、第二不純物拡散層１０２及び厚い絶縁
膜１０３を順次形成する。第一不純物拡散層１０１に達
するトレンチを形成した後、上記トレンチの側壁及び半
導体基板表面に薄い絶縁膜１０４を形成する。上記トレ
ンチ内部に多結晶シリコンからなるプレ−ト電極１０５
を形成後、表面を高誘電体膜１０６で覆う。その後、少
なくとも上記トレンチ内部が完全に埋まるように多結晶
シリコンからなる第一ストレ−ジノ−ド１０７を堆積さ
せる（図９）。
至図１３を参照して説明する。半導体基板上に第一不純
物拡散層１０１、第二不純物拡散層１０２及び厚い絶縁
膜１０３を順次形成する。第一不純物拡散層１０１に達
するトレンチを形成した後、上記トレンチの側壁及び半
導体基板表面に薄い絶縁膜１０４を形成する。上記トレ
ンチ内部に多結晶シリコンからなるプレ−ト電極１０５
を形成後、表面を高誘電体膜１０６で覆う。その後、少
なくとも上記トレンチ内部が完全に埋まるように多結晶
シリコンからなる第一ストレ−ジノ−ド１０７を堆積さ
せる（図９）。
【０００５】次に、第一ストレ−ジノ−ド１０７を側壁
コンタクトの形成予定部分が露出するまでエッチバック
する。それにより、第一ストレ−ジノ−ド１０７は第二
不純物拡散層１０２表面から１５００オングストロ−ム
（オングストロ−ム：以下Ａと記す）以上エッチングさ
れる（図１０）。
コンタクトの形成予定部分が露出するまでエッチバック
する。それにより、第一ストレ−ジノ−ド１０７は第二
不純物拡散層１０２表面から１５００オングストロ−ム
（オングストロ−ム：以下Ａと記す）以上エッチングさ
れる（図１０）。
【０００６】全面にレジストを塗布後、リソグラフィ法
により側壁コンタクト形成予定部分が開口されたレジス
トパタ−ン１０８を形成する。レジストパタ−ン１０８
をマスクとして用いて側壁コンタクト形成予定部分の高
誘電体膜１０６及び薄い絶縁膜１０４をフッ酸溶液にて
エッチング除去し、上記トレンチの側壁の一部と第二不
純物拡散層１０２の表面の一部が露出される（図１
１）。
により側壁コンタクト形成予定部分が開口されたレジス
トパタ−ン１０８を形成する。レジストパタ−ン１０８
をマスクとして用いて側壁コンタクト形成予定部分の高
誘電体膜１０６及び薄い絶縁膜１０４をフッ酸溶液にて
エッチング除去し、上記トレンチの側壁の一部と第二不
純物拡散層１０２の表面の一部が露出される（図１
１）。
【０００７】レジストパタ−ン１０８を除去後、全面に
第二ストレ−ジノ−ド１０９を堆積し、上記トレンチ開
口面までエッチバックを行う（図１２）。ところで、第
二ストレ−ジノ−ド１０９とその後形成されるトランス
ファトランジスタとを電気的に接続する電荷転送ゲ−ト
拡散層１１０は、第二ストレ−ジノ−ド１０９の形成前
に形成するか、あるいは第二ストレ−ジノ−ド１０９か
らの不純物拡散により形成する。第二ストレ−ジノ−ド
１０９表面を酸化させ酸化膜１１１を形成し、上記トレ
ンチ以外の高誘電体膜１０６及び薄い絶縁膜１０４を除
去する。そして、第二不純物拡散層１０２表面に新たに
絶縁膜１１２を形成し、トランスファゲ−ト電極配線層
１１３とトランスファトランジスタのソ−ス若しくはド
レインとなる第三不純物拡散層１１４及びその保護膜１
１５を形成してトレンチキャパシタとトランスファトラ
ンジスタから成るＤＲＡＭセル構造を形成する（図１
３）。
第二ストレ−ジノ−ド１０９を堆積し、上記トレンチ開
口面までエッチバックを行う（図１２）。ところで、第
二ストレ−ジノ−ド１０９とその後形成されるトランス
ファトランジスタとを電気的に接続する電荷転送ゲ−ト
拡散層１１０は、第二ストレ−ジノ−ド１０９の形成前
に形成するか、あるいは第二ストレ−ジノ−ド１０９か
らの不純物拡散により形成する。第二ストレ−ジノ−ド
１０９表面を酸化させ酸化膜１１１を形成し、上記トレ
ンチ以外の高誘電体膜１０６及び薄い絶縁膜１０４を除
去する。そして、第二不純物拡散層１０２表面に新たに
絶縁膜１１２を形成し、トランスファゲ−ト電極配線層
１１３とトランスファトランジスタのソ−ス若しくはド
レインとなる第三不純物拡散層１１４及びその保護膜１
１５を形成してトレンチキャパシタとトランスファトラ
ンジスタから成るＤＲＡＭセル構造を形成する（図１
３）。
【０００８】このような方法によると、図１１に示すよ
うに、レジストパタ−ン１０８を形成するには、下地の
段差が１５００Ａ以上ありレジストの膜厚は厚い上開口
幅も０．３μｍと狭いため、レジストパタ−ニングは難
しい。また、電荷転送用ゲ−ト拡散層１１０の形成がＤ
ＲＡＭ製造過程の前半に位置するためそれ以降の熱処理
で拡散層が伸び、隣接したセルと電気的に短絡する可能
性がある。更に、トレンチに２度の埋めこみ及びエッチ
ングをおこなうため、生産性が悪い。
うに、レジストパタ−ン１０８を形成するには、下地の
段差が１５００Ａ以上ありレジストの膜厚は厚い上開口
幅も０．３μｍと狭いため、レジストパタ−ニングは難
しい。また、電荷転送用ゲ−ト拡散層１１０の形成がＤ
ＲＡＭ製造過程の前半に位置するためそれ以降の熱処理
で拡散層が伸び、隣接したセルと電気的に短絡する可能
性がある。更に、トレンチに２度の埋めこみ及びエッチ
ングをおこなうため、生産性が悪い。
【０００９】
【発明が解決しようとする課題】それ故に、本発明の目
的は高度なリソグラフィ技術を必要とせずに容易に側壁
コンタクトを形成する半導体装置の製造方法を提供する
ことである。
的は高度なリソグラフィ技術を必要とせずに容易に側壁
コンタクトを形成する半導体装置の製造方法を提供する
ことである。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板内に形成されたトレンチの側壁に
第一絶縁膜を形成する工程と、上記トレンチ内に第一導
電層を埋め込む工程と、上記トレンチ内の上記第一導電
層に第一の溝を形成する工程と、上記第一の溝表面にキ
ャパシタ絶縁膜を形成する工程と、上記第一の溝内に第
二導電膜を埋め込む工程と、上記第一の溝内の上記第二
導電膜表面を酸化し酸化膜を形成する工程とを含む方法
である。
造方法は、半導体基板内に形成されたトレンチの側壁に
第一絶縁膜を形成する工程と、上記トレンチ内に第一導
電層を埋め込む工程と、上記トレンチ内の上記第一導電
層に第一の溝を形成する工程と、上記第一の溝表面にキ
ャパシタ絶縁膜を形成する工程と、上記第一の溝内に第
二導電膜を埋め込む工程と、上記第一の溝内の上記第二
導電膜表面を酸化し酸化膜を形成する工程とを含む方法
である。
【００１１】上記方法により形成されたトレンチキャパ
シタを用いて、側壁コンタクトは次の２つの方法により
形成される。第一の方法は、上記トレンチキャパシタ形
成後トランスファトランジスタを形成する工程と、上記
トランスファトランジスタのトランファトランジスタの
ゲ−ト電極配線層上に形成された絶縁膜からなる保護膜
をマスクとして用いて、上記第二導電層及び上記キャパ
シタ絶縁膜及び上記第一絶縁膜及び上記トランスファト
ランジスタの不純物拡散層のそれぞれ一部をエッチング
し第二の溝を形成する工程と、上記溝に第三導電層を埋
め込む工程とからなる。
シタを用いて、側壁コンタクトは次の２つの方法により
形成される。第一の方法は、上記トレンチキャパシタ形
成後トランスファトランジスタを形成する工程と、上記
トランスファトランジスタのトランファトランジスタの
ゲ−ト電極配線層上に形成された絶縁膜からなる保護膜
をマスクとして用いて、上記第二導電層及び上記キャパ
シタ絶縁膜及び上記第一絶縁膜及び上記トランスファト
ランジスタの不純物拡散層のそれぞれ一部をエッチング
し第二の溝を形成する工程と、上記溝に第三導電層を埋
め込む工程とからなる。
【００１２】第二の方法は、上記トレンチキャパシタを
形成後、全面にレジストを形成する工程と、上記レジス
トの側壁コンタクト形成予定領域を開口する工程と、上
記側壁コンタクト形成予定領域の上記酸化膜及び上記キ
ャパシタ絶縁膜及び上記第一絶縁膜のそれぞれ一部をエ
ッチング除去する工程と、上記第二導電層と上記半導体
基板の間に第三導電層を埋め込む工程とからなる。
形成後、全面にレジストを形成する工程と、上記レジス
トの側壁コンタクト形成予定領域を開口する工程と、上
記側壁コンタクト形成予定領域の上記酸化膜及び上記キ
ャパシタ絶縁膜及び上記第一絶縁膜のそれぞれ一部をエ
ッチング除去する工程と、上記第二導電層と上記半導体
基板の間に第三導電層を埋め込む工程とからなる。
【００１３】
【作用】上記方法によりトレンチキャパシタを形成する
と、上記第一の溝つまり上記トレンチ内がほぼ完全に第
二導電膜により埋め込まれ、その表面に上記酸化膜が形
成されるため、上記トレンチキャパシタの表面と、その
後隣接して形成されるトランスファトランジスタの領域
とが平坦化される。
と、上記第一の溝つまり上記トレンチ内がほぼ完全に第
二導電膜により埋め込まれ、その表面に上記酸化膜が形
成されるため、上記トレンチキャパシタの表面と、その
後隣接して形成されるトランスファトランジスタの領域
とが平坦化される。
【００１４】また、上記第一の方法によると、側壁コン
タクト領域となる上記第二の溝は、上記保護膜をマスク
として用いてセルフアラインによりエッチング形成され
る。上記第二の方法によると、上記レジストにフォトリ
ソグラフィ法により上記側壁コンタクト予定領域を開口
する際に、上記レジストの下地の上記酸化膜が平坦であ
るためフォトリソグラフィの解像度が向上され容易に開
口される。
タクト領域となる上記第二の溝は、上記保護膜をマスク
として用いてセルフアラインによりエッチング形成され
る。上記第二の方法によると、上記レジストにフォトリ
ソグラフィ法により上記側壁コンタクト予定領域を開口
する際に、上記レジストの下地の上記酸化膜が平坦であ
るためフォトリソグラフィの解像度が向上され容易に開
口される。
【００１５】
【実施例】以下、本発明による半導体装置の製造方法を
図面を参照して説明する。先ず、トレンチキャパシタの
形成方法を図１より説明する。半導体基板には第一不純
物拡散層１１及び第二不純物拡散層１２が形成されてお
り、その表面に厚い絶縁膜１３が形成される。第一不純
物拡散層１１に達するトレンチを形成し、上記トレンチ
の側壁及び半導体基板表面に薄い絶縁膜１４を形成す
る。上記トレンチ内部に多結晶シリコンからなるプレ−
ト電極１５を形成後、表面を窒化膜等の高誘電体膜１６
で覆う。
図面を参照して説明する。先ず、トレンチキャパシタの
形成方法を図１より説明する。半導体基板には第一不純
物拡散層１１及び第二不純物拡散層１２が形成されてお
り、その表面に厚い絶縁膜１３が形成される。第一不純
物拡散層１１に達するトレンチを形成し、上記トレンチ
の側壁及び半導体基板表面に薄い絶縁膜１４を形成す
る。上記トレンチ内部に多結晶シリコンからなるプレ−
ト電極１５を形成後、表面を窒化膜等の高誘電体膜１６
で覆う。
【００１６】その後、少なくとも上記トレンチ内部が完
全に埋まるようにリンが添加された多結晶シリコンを堆
積させ、トレンチ開口面までＣＤＥ法によりエッチバッ
クし第一ストレ−ジノ−ド１７を形成する。この時、第
一ストレ−ジノ−ド１７は少なくとも基板表面から３０
０Ａ下がった所まで埋め込まれている。その後、トレン
チ内の第一ストレ−ジノ−ド１７を酸化し膜厚が１００
０Ａの酸化膜１８を形成する。このように形成されたト
レンチキャパシタの表面が、その後隣接して形成される
トランスファトランジスタ領域の表面とほぼ段差（３０
０Ａ以下）がなく平坦に形成される。
全に埋まるようにリンが添加された多結晶シリコンを堆
積させ、トレンチ開口面までＣＤＥ法によりエッチバッ
クし第一ストレ−ジノ−ド１７を形成する。この時、第
一ストレ−ジノ−ド１７は少なくとも基板表面から３０
０Ａ下がった所まで埋め込まれている。その後、トレン
チ内の第一ストレ−ジノ−ド１７を酸化し膜厚が１００
０Ａの酸化膜１８を形成する。このように形成されたト
レンチキャパシタの表面が、その後隣接して形成される
トランスファトランジスタ領域の表面とほぼ段差（３０
０Ａ以下）がなく平坦に形成される。
【００１７】次に、上記方法により形成されたトレンチ
キャパシタを用いた側壁コンタクトの形成方法を説明す
る。第一実施例を図２乃至図４を用いて説明する。図１
のようにトレンチキャパシタを形成後、トレンチ以外の
表面の高誘電体膜１６及び薄い絶縁膜１４を除去し新た
に絶縁膜１９を形成する。その後、トランスファゲ−ト
電極配線層２０及びトランスファトランジスタのソ−ス
若しくはドレインとなる第三不純物拡散層２１を形成
し、トランスファゲ−ト電極配線層２０を覆う保護膜２
２を形成する（図２）。
キャパシタを用いた側壁コンタクトの形成方法を説明す
る。第一実施例を図２乃至図４を用いて説明する。図１
のようにトレンチキャパシタを形成後、トレンチ以外の
表面の高誘電体膜１６及び薄い絶縁膜１４を除去し新た
に絶縁膜１９を形成する。その後、トランスファゲ−ト
電極配線層２０及びトランスファトランジスタのソ−ス
若しくはドレインとなる第三不純物拡散層２１を形成
し、トランスファゲ−ト電極配線層２０を覆う保護膜２
２を形成する（図２）。
【００１８】その後、全面にレジストを塗布し、リソグ
ラフィ法により側壁コンタクト形成予定領域を含むよう
な範囲を開口し、ラフなレジストパタ−ン２３を形成す
る。その後、トランスファゲ−ト電極配線層２０を覆う
保護膜２２をマスクとして用いて自己整合的に第一スト
レ−ジノ−ド１７、高誘電体膜１６、絶縁膜１４，１
９、第三の不純物拡散層２１をエッチング除去し、側壁
コンタクトが形成される溝２４が形成される。（図
３）。
ラフィ法により側壁コンタクト形成予定領域を含むよう
な範囲を開口し、ラフなレジストパタ−ン２３を形成す
る。その後、トランスファゲ−ト電極配線層２０を覆う
保護膜２２をマスクとして用いて自己整合的に第一スト
レ−ジノ−ド１７、高誘電体膜１６、絶縁膜１４，１
９、第三の不純物拡散層２１をエッチング除去し、側壁
コンタクトが形成される溝２４が形成される。（図
３）。
【００１９】レジストパタ−ン２３を除去した後、溝２
４を埋め込むように全面に例えば、リンが添加された多
結晶シリコンからなる第二ストレ−ジノ−ド２５を堆積
させトレンチ開口面までエッチバックする（図４）。
４を埋め込むように全面に例えば、リンが添加された多
結晶シリコンからなる第二ストレ−ジノ−ド２５を堆積
させトレンチ開口面までエッチバックする（図４）。
【００２０】このように溝２４を自己整合的に形成する
ため、レジストパタ−ン２３を形成する際に側壁コンタ
タクト形成予定部分を含む大きな範囲を開口すればよ
い。従って、リソグラフィの高解像度を必要とせず、容
易に側壁コンタクトを形成することができる。また本実
施例では、トランスファトランジスタ形成後に側壁コン
タクトを形成するため、トランスファトランジスタ形成
前に側壁コンタクトを形成する場合と比べて、第二スト
レ−ジノ−ドの不純物拡散層の伸びが２／３程度とな
る。従って、隣接セルへの電気的ショ−トマ−ジンを向
上でき、更にセル間距離を縮めることによりＤＲＡＭの
チップ面積の縮小も可能となる。
ため、レジストパタ−ン２３を形成する際に側壁コンタ
タクト形成予定部分を含む大きな範囲を開口すればよ
い。従って、リソグラフィの高解像度を必要とせず、容
易に側壁コンタクトを形成することができる。また本実
施例では、トランスファトランジスタ形成後に側壁コン
タクトを形成するため、トランスファトランジスタ形成
前に側壁コンタクトを形成する場合と比べて、第二スト
レ−ジノ−ドの不純物拡散層の伸びが２／３程度とな
る。従って、隣接セルへの電気的ショ−トマ−ジンを向
上でき、更にセル間距離を縮めることによりＤＲＡＭの
チップ面積の縮小も可能となる。
【００２１】次に、第二実施例を図５乃至図８を用いて
説明する。図１のようにトレンチキキャパシタを形成
後、ＣＤＥ法によりトレンチ外の高誘電体膜１６をエッ
チング除去する。続いて、全面にレジストを塗布し、リ
ソグラフィ法により該レジストを側壁コンタクト形成予
定部分より大きく開口し、レジストパタ−ン２３形成す
る（図５）。
説明する。図１のようにトレンチキキャパシタを形成
後、ＣＤＥ法によりトレンチ外の高誘電体膜１６をエッ
チング除去する。続いて、全面にレジストを塗布し、リ
ソグラフィ法により該レジストを側壁コンタクト形成予
定部分より大きく開口し、レジストパタ−ン２３形成す
る（図５）。
【００２２】その際に、上記レジストが塗布された基板
表面はほぼ平坦化されているため、リソグラフィの解像
力が向上するため、容易に側壁コンタクト形成予定部分
をパタ−ニングすることができる。
表面はほぼ平坦化されているため、リソグラフィの解像
力が向上するため、容易に側壁コンタクト形成予定部分
をパタ−ニングすることができる。
【００２３】続いて、レジストパタ−ン２３をマスクと
して用いてＲＩＥ法を用いて酸化膜１７、絶縁膜１４、
高誘電体膜１６をエッチング除去し、側壁コンタクト形
成予定部分に溝２４を形成する。この時、絶縁膜１４及
び高誘電体膜１６は１５００Ａ程度エッチングされる
（図６）。
して用いてＲＩＥ法を用いて酸化膜１７、絶縁膜１４、
高誘電体膜１６をエッチング除去し、側壁コンタクト形
成予定部分に溝２４を形成する。この時、絶縁膜１４及
び高誘電体膜１６は１５００Ａ程度エッチングされる
（図６）。
【００２４】レジストパタ−ン２３を除去した後、溝２
４にリンが添加されたポリシリコンからなる第二ストレ
−ジノ−ド２５（ａ，ｂ）を完全に埋め込み、更に全面
に膜厚３００Ａ程度堆積させる（図７）。
４にリンが添加されたポリシリコンからなる第二ストレ
−ジノ−ド２５（ａ，ｂ）を完全に埋め込み、更に全面
に膜厚３００Ａ程度堆積させる（図７）。
【００２５】その後、熱酸化法によりトレンチ内部以外
の第二ストレ−ジノ−ド２５ｂを酸化させ酸化膜２６を
形成すると同時に、溝２４に埋め込まれた第二ストレ−
ジノ−ド２５ａから第二不純物拡散層１２へ不純物が拡
散し拡散層２７が形成され、その後トランスファトラン
ジスタが形成される。ここで、酸化膜２６の膜厚は６０
０Ａ程度であり層間絶縁膜として使用することもできる
（図８）。最後に、第一実施例及び第二実施例いずれも
ＤＲＡＭビットライン形成工程へ移り、ＤＲＡＭのセル
構造を形成する。
の第二ストレ−ジノ−ド２５ｂを酸化させ酸化膜２６を
形成すると同時に、溝２４に埋め込まれた第二ストレ−
ジノ−ド２５ａから第二不純物拡散層１２へ不純物が拡
散し拡散層２７が形成され、その後トランスファトラン
ジスタが形成される。ここで、酸化膜２６の膜厚は６０
０Ａ程度であり層間絶縁膜として使用することもできる
（図８）。最後に、第一実施例及び第二実施例いずれも
ＤＲＡＭビットライン形成工程へ移り、ＤＲＡＭのセル
構造を形成する。
【００２６】
【発明の効果】本発明によりトレンチキャパシタを形成
方法すると、トレンチキャパシタはその表面が他の部
分、特に側壁コンタクトが形成される部分の表面と極め
て少ない段差となるように平坦に形成される。
方法すると、トレンチキャパシタはその表面が他の部
分、特に側壁コンタクトが形成される部分の表面と極め
て少ない段差となるように平坦に形成される。
【００２７】従って、その後に形成される側壁コンタク
トを容易に形成することができる。特に、側壁コンタク
トが形成される溝をセルフアラインにより形成する場合
は、仮にエッチングの際にレジストパタ−ンを形成した
としても非常にラフなリソグラフィでよいため生産性及
び製造マ−ジンが大幅に向上する。また、レジストパタ
−ンをマスクとして用いてエッチングにより形成する場
合でも、下地の段差が極めて少ないため微細な側壁コン
タクトのパタ−ニングが可能となる。
トを容易に形成することができる。特に、側壁コンタク
トが形成される溝をセルフアラインにより形成する場合
は、仮にエッチングの際にレジストパタ−ンを形成した
としても非常にラフなリソグラフィでよいため生産性及
び製造マ−ジンが大幅に向上する。また、レジストパタ
−ンをマスクとして用いてエッチングにより形成する場
合でも、下地の段差が極めて少ないため微細な側壁コン
タクトのパタ−ニングが可能となる。
【図１】本発明により形成されたトレンチキャパシタを
示す断面図である。
示す断面図である。
【図２】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第一実施例における第一工
程を示す断面図である。
コンタクトの形成方法を示す第一実施例における第一工
程を示す断面図である。
【図３】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第一実施例における第二工
程を示す断面図である。
コンタクトの形成方法を示す第一実施例における第二工
程を示す断面図である。
【図４】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第一実施例における第三工
程を示す断面図である。
コンタクトの形成方法を示す第一実施例における第三工
程を示す断面図である。
【図５】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第二実施例における第一工
程を示す断面図である。
コンタクトの形成方法を示す第二実施例における第一工
程を示す断面図である。
【図６】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第二実施例における第二工
程を示す断面図である。
コンタクトの形成方法を示す第二実施例における第二工
程を示す断面図である。
【図７】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第二実施例における第三工
程を示す断面図である。
コンタクトの形成方法を示す第二実施例における第三工
程を示す断面図である。
【図８】本発明によるトレンチキャパシタを用いた側壁
コンタクトの形成方法を示す第二実施例における第四工
程を示す断面図である。
コンタクトの形成方法を示す第二実施例における第四工
程を示す断面図である。
【図９】従来の方法による第一工程を示す断面図であ
る。
る。
【図１０】従来の方法による第二工程を示す断面図であ
る。
る。
【図１１】従来の方法による第三工程を示す断面図であ
る。
る。
【図１２】従来の方法による第四工程を示す断面図であ
る。
る。
【図１３】従来の方法による第五工程を示す断面図であ
る。
る。
１１…第一不純物拡散層、１２…第二不純物拡散層、１
３…厚い絶縁膜 １４…薄い絶縁膜、１５…プレ−ト電極、１６…高誘電
体膜 １７…第一ストレ−ジノ−ド、１８…酸化膜、１９…絶
縁膜 ２０…トランスファゲ−ト電極配線層、２１…第三不純
物拡散層 ２２…保護膜、２３…レジストパタ−ン、２４…溝 ２５…第二ストレ−ジノ−ド、２６…酸化膜、２７…拡
散層
３…厚い絶縁膜 １４…薄い絶縁膜、１５…プレ−ト電極、１６…高誘電
体膜 １７…第一ストレ−ジノ−ド、１８…酸化膜、１９…絶
縁膜 ２０…トランスファゲ−ト電極配線層、２１…第三不純
物拡散層 ２２…保護膜、２３…レジストパタ−ン、２４…溝 ２５…第二ストレ−ジノ−ド、２６…酸化膜、２７…拡
散層
Claims (3)
- 【請求項１】 半導体基板中にトレンチを形成する工程
と、上記トレンチ内部に第一絶縁膜を形成する工程と、
上記トレンチ内部を第一導電層で埋め込む工程と、上記
第一導電層と上記第一絶縁膜の一部を除去して上記第一
導電層の内部に第一の溝構造を形成する工程と、上記第
一の溝構造を第二導電層で埋め込む工程と、上記第一の
溝構造上に形成された上記第二導電層を酸化し酸化膜を
形成する工程とを具備するトレンチキャパシタの製造方
法。 - 【請求項２】 請求項１記載の半導体装置の製造方法か
らなるトレンチキャパシタを用いた１トランジスタ・１
キャパシタ型の半導体装置において、上記半導体基板に
トランスファトランジスタを形成する工程と、上記トラ
ンスファトランジスタのゲ−ト電極配線層を覆う保護膜
をエッチング障壁として上記トランスファトランジスタ
と上記トレンチキャパシタとの一部とをエッチング除去
し、第二の溝構造を形成する工程と、上記第二の溝構造
を第三導電層により埋め込む工程とを具備し上記トレン
チキャパシタの不純物拡散層と上記第二導電層とが電気
的接続されることを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法か
らなるトレンチキャパシタを用いた１トランジスタ・１
キャパシタ型の半導体装置において、上記半導体基板表
面にレジストを形成する工程と、上記第一絶縁膜と上記
第二導電層の一部が露出するように上記レジストを開口
する工程と、上記レジストをエッチング障壁として上記
第一絶縁膜と上記第二導電層の一部をエッチング除去
し、第二の溝構造を形成する工程と、上記第二の溝構造
を第三導電層により埋め込む工程と、上記半導体基板に
トランスファトランジスタを形成する工程とを具備し上
記第三の導電層及びその拡散層とにより上記トランスフ
ァトランジスタの不純物拡散層と上記第二導電層とが電
気的に接続されることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126957A JPH06338596A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5126957A JPH06338596A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338596A true JPH06338596A (ja) | 1994-12-06 |
Family
ID=14948085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5126957A Pending JPH06338596A (ja) | 1993-05-28 | 1993-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US20110005070A1 (en) * | 2002-08-21 | 2011-01-13 | Micron Technology, Inc. | Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices |
-
1993
- 1993-05-28 JP JP5126957A patent/JPH06338596A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| US20110005070A1 (en) * | 2002-08-21 | 2011-01-13 | Micron Technology, Inc. | Dual-damascene bit line structures for microelectronic devices and methods of fabricating microelectronic devices |
| US8234782B2 (en) * | 2002-08-21 | 2012-08-07 | Micron Technology, Inc. | Methods of fabricating microelectronic devices |
| US8931169B2 (en) | 2002-08-21 | 2015-01-13 | Micron Technology, Inc. | Methods of fabricating components for microelectronic devices |
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