JP3190659B2 - 半導体メモリ及びその製造方法 - Google Patents
半導体メモリ及びその製造方法Info
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ及びその製造方法に関する。
半導体メモリは、例えばシリコンからなる半導体基板
中の多数のメモリセルからなり、この場合メモリセルは
それぞれ情報を記憶するためにコンデンサと特定のコン
デンサを選択するためのトランジスタとからなる。多量
のメモリ供給に際してアクセス時間を短縮するためには
装置の集積密度を高める必要がある。すなわちセルの所
要面積はコンデンサを一定の容量にした場合最小にしな
ければならない。
中の多数のメモリセルからなり、この場合メモリセルは
それぞれ情報を記憶するためにコンデンサと特定のコン
デンサを選択するためのトランジスタとからなる。多量
のメモリ供給に際してアクセス時間を短縮するためには
装置の集積密度を高める必要がある。すなわちセルの所
要面積はコンデンサを一定の容量にした場合最小にしな
ければならない。
このためには例えば欧州特許出願公開第0108390号明
細書から公知のように、コンデンサを基板中の溝コンデ
ンサとして構成する。この場合電極の一方は基板から構
成され、他方の電極は、第１電極を絶縁した後溝（トレ
ンチ）を満たす導電性の物質から構成される。各溝の距
離は、各セルを互いに絶縁しまたその上に存在するもう
１つの層に対する絶縁材でもあるフィールド酸化物に各
溝を重ね合わせて基板にエッチング処理することによっ
て、短縮することができる。これは欧州特許出願公開第
0187596号明細書に記載されており、この場合溝のエッ
チング処理はフィールド酸化物の縁範囲を除去する。
細書から公知のように、コンデンサを基板中の溝コンデ
ンサとして構成する。この場合電極の一方は基板から構
成され、他方の電極は、第１電極を絶縁した後溝（トレ
ンチ）を満たす導電性の物質から構成される。各溝の距
離は、各セルを互いに絶縁しまたその上に存在するもう
１つの層に対する絶縁材でもあるフィールド酸化物に各
溝を重ね合わせて基板にエッチング処理することによっ
て、短縮することができる。これは欧州特許出願公開第
0187596号明細書に記載されており、この場合溝のエッ
チング処理はフィールド酸化物の縁範囲を除去する。
しかしこの溝コンデンサは任意の密度で基板内に配設
することができない。それというのも漏れ電流及びこれ
に伴い記憶された情報が失われるからである。このいわ
ゆるパンチスルー（punch through）を阻止するため、
例えば欧州特許出願公開第0176254号明細書にはいわゆ
るスタックド・トレンチ・キャパシタ（stacked trench
cap acitor＝STT）が提案されている。このため基板内
にエッチング処理された溝の内壁を第１絶縁フィルムで
覆い、両電極を導電層の形で、誘電体としての第２絶縁
フィルムによって隔離して溝内部に取り付ける。次いで
一方の電極を溝から導出し、接触孔を介して選択トラン
ジスタの導電領域に接続しなければならない。基板表面
に対して平行に行う接触孔を介してのこの接続は写真処
理を２回必要とし、また精密に調整しなければならない
ことから溝とトランジスタとの間に最小間隔を必要とす
るので、集積密度の一層の増大を妨げる。
することができない。それというのも漏れ電流及びこれ
に伴い記憶された情報が失われるからである。このいわ
ゆるパンチスルー（punch through）を阻止するため、
例えば欧州特許出願公開第0176254号明細書にはいわゆ
るスタックド・トレンチ・キャパシタ（stacked trench
cap acitor＝STT）が提案されている。このため基板内
にエッチング処理された溝の内壁を第１絶縁フィルムで
覆い、両電極を導電層の形で、誘電体としての第２絶縁
フィルムによって隔離して溝内部に取り付ける。次いで
一方の電極を溝から導出し、接触孔を介して選択トラン
ジスタの導電領域に接続しなければならない。基板表面
に対して平行に行う接触孔を介してのこの接続は写真処
理を２回必要とし、また精密に調整しなければならない
ことから溝とトランジスタとの間に最小間隔を必要とす
るので、集積密度の一層の増大を妨げる。
〔発明が解決しようとする課題〕 従って本発明の課題は、集積密度を更に高めることが
できまた特にトランジタ−コンデンサ−接触部を製造す
るための写真処理の調整精度によって制限されことのな
い半導体メモリを提供することにある。更に本発明の課
題は、簡単かつ良好に再現可能のこの種半導体メモリの
製造方法を提供することにある。他の課題はこうして製
造されたメモリセルが高い信頼性を有することである。
できまた特にトランジタ−コンデンサ−接触部を製造す
るための写真処理の調整精度によって制限されことのな
い半導体メモリを提供することにある。更に本発明の課
題は、簡単かつ良好に再現可能のこの種半導体メモリの
製造方法を提供することにある。他の課題はこうして製
造されたメモリセルが高い信頼性を有することである。
この課題を解決するため本発明によれば、ワード線、
ビット線及びそれぞれ溝コンデンサとMOS選択トランジ
スタからなるメモリセルを半導体基板内に有する半導体
メモリであって、溝が絶縁性フィード酸化膜又は埋め込
まれた絶縁酸化膜に重ねて配設され、MOS選択トランジ
スタは溝コンデンサの外部に配置されており、溝の内側
表面が第１絶縁層で覆われており、溝コンデンサの第１
電極が溝中の基板表面に対して垂直に、第１絶縁層上に
形成され且つ完全に溝内にあり、第２絶縁層が第１電極
上に設けられ、溝コンデンサの第２電極が溝中に垂直
に、第２絶縁層上に形成されており、溝コンデンサの第
１電極とMOS選択トランジスタの導電領域との間の接触
が、第１絶縁層における開口部を通して側方に、溝内壁
の上縁の１箇所においてのみ行われる半導体メモリ装置
において、溝コンデンサと溝コンデンサに所属する選択
トランジスタとの間の接続線に対して平行に走る第１方
向に、２個の連続したセルが左右対称に配設され、その
対称軸が第１方向に対して垂直にこれらの２個のセルの
中心を通って延びており、第１方向に対して垂直な第２
方向に、同様に配設された他の２個のセルが、セルの第
１方向の長さの半分だけ位置をずらして配置されてお
り、ビット線はほぼ第１方向に延び、ワード線はほぼ第
２方向に延びている。又、本発明の半導体メモリの製造
方法においては、メモリコンデンサを収容するため絶縁
性領域に重なるように半導体基板中に溝を形成する工
程、溝内壁面上に第１絶縁層を形成する工程、基板に対
し接触部を生ぜしめるため溝壁の上縁の１箇所にのみ第
１絶縁層に開口部を設け工程、コンデンサの第１電極を
形成するため第１導電層を堆積し異方性エッチバックを
行う工程、コンデンサの誘電体として第２絶縁層を堆積
させる工程、溝を満たす第２導電層を堆積させ、第２電
極を形成するため第２導電層を構造化する工程、トラン
ジスタの導電領域が第１絶縁層の開口部を介して第１電
極と電気的に接触するように、溝の近傍に選択トランジ
スタを形成する工程、コンデンサとコンデンサに属する
選択トランジスタとの間の結合線によって定められる第
１の方向にほぼ延びるビット線と、第１の方向に垂直な
第２の方向にほぼ延びるワード線とを形成する工程を含
む。
ビット線及びそれぞれ溝コンデンサとMOS選択トランジ
スタからなるメモリセルを半導体基板内に有する半導体
メモリであって、溝が絶縁性フィード酸化膜又は埋め込
まれた絶縁酸化膜に重ねて配設され、MOS選択トランジ
スタは溝コンデンサの外部に配置されており、溝の内側
表面が第１絶縁層で覆われており、溝コンデンサの第１
電極が溝中の基板表面に対して垂直に、第１絶縁層上に
形成され且つ完全に溝内にあり、第２絶縁層が第１電極
上に設けられ、溝コンデンサの第２電極が溝中に垂直
に、第２絶縁層上に形成されており、溝コンデンサの第
１電極とMOS選択トランジスタの導電領域との間の接触
が、第１絶縁層における開口部を通して側方に、溝内壁
の上縁の１箇所においてのみ行われる半導体メモリ装置
において、溝コンデンサと溝コンデンサに所属する選択
トランジスタとの間の接続線に対して平行に走る第１方
向に、２個の連続したセルが左右対称に配設され、その
対称軸が第１方向に対して垂直にこれらの２個のセルの
中心を通って延びており、第１方向に対して垂直な第２
方向に、同様に配設された他の２個のセルが、セルの第
１方向の長さの半分だけ位置をずらして配置されてお
り、ビット線はほぼ第１方向に延び、ワード線はほぼ第
２方向に延びている。又、本発明の半導体メモリの製造
方法においては、メモリコンデンサを収容するため絶縁
性領域に重なるように半導体基板中に溝を形成する工
程、溝内壁面上に第１絶縁層を形成する工程、基板に対
し接触部を生ぜしめるため溝壁の上縁の１箇所にのみ第
１絶縁層に開口部を設け工程、コンデンサの第１電極を
形成するため第１導電層を堆積し異方性エッチバックを
行う工程、コンデンサの誘電体として第２絶縁層を堆積
させる工程、溝を満たす第２導電層を堆積させ、第２電
極を形成するため第２導電層を構造化する工程、トラン
ジスタの導電領域が第１絶縁層の開口部を介して第１電
極と電気的に接触するように、溝の近傍に選択トランジ
スタを形成する工程、コンデンサとコンデンサに属する
選択トランジスタとの間の結合線によって定められる第
１の方向にほぼ延びるビット線と、第１の方向に垂直な
第２の方向にほぼ延びるワード線とを形成する工程を含
む。
本発明の他の製造方法においては、溝マスクとして三
重層を使用し後に形成されるコンデンサの深さまで絶縁
性領域に重なるように半導体基板中に溝を形成する工
程、溝マスクの最上部の部分層を除去する工程、溝内壁
面に第１絶縁層を形成する工程、導電性又は絶縁性の層
を堆積し、異方性エッチバックして溝壁面にのみスペー
サを残す工程、第１絶縁層及び溝マスクの最下部の部分
層を溝壁面の上縁の箇所においてのみスペーサ及び溝マ
スクの中間部分層のアンダーエッチングにより除去し、
基板への開口部を形成する工程、開口部を介して基板へ
の接触部を形成するため第１導電層を堆積させ、異方性
エッチバックによりコンデンサの第１電極を形成する工
程、コンデンサの誘電体として第２絶縁層を堆積させる
工程、溝を満たす第２導電層を堆積させ、この堆積層を
構造化してコンデンサの第２電極を形成する工程、選択
トランジスタの導電領域が溝接触部を介して第１電極と
電気的に接触するように、溝の近傍に選択トランジスタ
を形成する工程、コンデンサとコンデンサに属する選択
トランジスタとの間の結合線によって定められる第１の
方向にほぼ延びるビット線と、第１の方向に垂直な第２
の方向にほぼ延びるワード線とを形成する工程を含む。
重層を使用し後に形成されるコンデンサの深さまで絶縁
性領域に重なるように半導体基板中に溝を形成する工
程、溝マスクの最上部の部分層を除去する工程、溝内壁
面に第１絶縁層を形成する工程、導電性又は絶縁性の層
を堆積し、異方性エッチバックして溝壁面にのみスペー
サを残す工程、第１絶縁層及び溝マスクの最下部の部分
層を溝壁面の上縁の箇所においてのみスペーサ及び溝マ
スクの中間部分層のアンダーエッチングにより除去し、
基板への開口部を形成する工程、開口部を介して基板へ
の接触部を形成するため第１導電層を堆積させ、異方性
エッチバックによりコンデンサの第１電極を形成する工
程、コンデンサの誘電体として第２絶縁層を堆積させる
工程、溝を満たす第２導電層を堆積させ、この堆積層を
構造化してコンデンサの第２電極を形成する工程、選択
トランジスタの導電領域が溝接触部を介して第１電極と
電気的に接触するように、溝の近傍に選択トランジスタ
を形成する工程、コンデンサとコンデンサに属する選択
トランジスタとの間の結合線によって定められる第１の
方向にほぼ延びるビット線と、第１の方向に垂直な第２
の方向にほぼ延びるワード線とを形成する工程を含む。
本発明の更に他の製造方法においては、半導体基板中
に溝を後に形成される溝接触部の深さまで絶縁領域に重
なるように形成する工程、溝接触部のための保護層を設
ける工程、保護層からその基板表面に対して平行な表面
を除去した後、後に形成される溝接触部の溝縁をレジス
トマスクで覆い、保護層の溝内壁の一部を除去する工
程、溝を後に形成されるコンデンサの全深度にまで掘り
下げる工程、第１絶縁層を溝内壁面上に施す工程、溝上
縁の残りの保護層を除去し、後に形成される溝接触部の
開口部を形成する工程、第１導電層を堆積させ異方性エ
ッチバックを施して、コンデンサの第１電極を形成し、
溝接触部を形成する工程、第２絶縁層をコンデンサの誘
電体として堆積させる工程、溝を満たす第２導電層を堆
積させ、この層を構造化して、コンデンサの第２電極を
形成する工程、選択トランジスタの導電領域が溝接触部
を介して第１電極と電気的に接触するように、溝の近傍
に選択トランジスタを形成する工程、コンデンサとコン
デンサに属する選択トランジスタとの間の結合線によっ
て定められる第１の方向にほぼ延びるビット線と、第２
の方向に垂直な第２の方向にほぼ延びるワード線とを形
成する工程を含む。
に溝を後に形成される溝接触部の深さまで絶縁領域に重
なるように形成する工程、溝接触部のための保護層を設
ける工程、保護層からその基板表面に対して平行な表面
を除去した後、後に形成される溝接触部の溝縁をレジス
トマスクで覆い、保護層の溝内壁の一部を除去する工
程、溝を後に形成されるコンデンサの全深度にまで掘り
下げる工程、第１絶縁層を溝内壁面上に施す工程、溝上
縁の残りの保護層を除去し、後に形成される溝接触部の
開口部を形成する工程、第１導電層を堆積させ異方性エ
ッチバックを施して、コンデンサの第１電極を形成し、
溝接触部を形成する工程、第２絶縁層をコンデンサの誘
電体として堆積させる工程、溝を満たす第２導電層を堆
積させ、この層を構造化して、コンデンサの第２電極を
形成する工程、選択トランジスタの導電領域が溝接触部
を介して第１電極と電気的に接触するように、溝の近傍
に選択トランジスタを形成する工程、コンデンサとコン
デンサに属する選択トランジスタとの間の結合線によっ
て定められる第１の方向にほぼ延びるビット線と、第２
の方向に垂直な第２の方向にほぼ延びるワード線とを形
成する工程を含む。
欧州特許出願公開第0177066号明細書にはトレンチ内
壁における絶縁層の開放部を介して側方端子を有するメ
モリセルが記載されている。しかしこの場合個々のセル
の絶縁はLOCOS絶縁法として公知のフィールド酸化物を
用いての技術によってではなく、溝により実施するとい
う根本的に異なるセルタイプを専ら使用するものであ
る。このセルタイプは「絶縁併合垂直セル（Isolation
Merged Vertical Cell＝IVEC）」と呼ばれている。この
場合各セルの選択トランジスタ及びビット線接触部は、
トレンチ路によって完全に包囲されたシリコン島状域に
ある。このセルのコンデンサはトレンチ内に埋め込まれ
た電極からなり、この場合各トレンチは、溝の中央に共
通の電極を有する２個のコンデンサを収容する。このセ
ルタイプではその集積密度は、ビット線接触部もシリコ
ン島状域上に取り付けなければならないことから二倍の
ビット線接触部を必要とすることによって制限され、従
って16Mメモリのような高集積回路用としては使用する
ことができない。更に欧州特許出願公開第0177066号明
細書に開示されている提案は以下のような別の難点を有
している。
壁における絶縁層の開放部を介して側方端子を有するメ
モリセルが記載されている。しかしこの場合個々のセル
の絶縁はLOCOS絶縁法として公知のフィールド酸化物を
用いての技術によってではなく、溝により実施するとい
う根本的に異なるセルタイプを専ら使用するものであ
る。このセルタイプは「絶縁併合垂直セル（Isolation
Merged Vertical Cell＝IVEC）」と呼ばれている。この
場合各セルの選択トランジスタ及びビット線接触部は、
トレンチ路によって完全に包囲されたシリコン島状域に
ある。このセルのコンデンサはトレンチ内に埋め込まれ
た電極からなり、この場合各トレンチは、溝の中央に共
通の電極を有する２個のコンデンサを収容する。このセ
ルタイプではその集積密度は、ビット線接触部もシリコ
ン島状域上に取り付けなければならないことから二倍の
ビット線接触部を必要とすることによって制限され、従
って16Mメモリのような高集積回路用としては使用する
ことができない。更に欧州特許出願公開第0177066号明
細書に開示されている提案は以下のような別の難点を有
している。
（１） 各溝内には２個のコンデンサが互いに極めて密
接して取り付けられている。十分に絶縁するには溝底部
を注入処理することが必要である。提案されたエッチン
グ法により溝内壁に第１電極を製造することにより、２
個の異なるセルのコンデンサ間に短絡が生じる危険性は
増大する。それというのも溝底部に僅かながら残留物が
残るからである。
接して取り付けられている。十分に絶縁するには溝底部
を注入処理することが必要である。提案されたエッチン
グ法により溝内壁に第１電極を製造することにより、２
個の異なるセルのコンデンサ間に短絡が生じる危険性は
増大する。それというのも溝底部に僅かながら残留物が
残るからである。
（２） コンデンサとトランジスタとの間の接触部に対
して、２つのレジスト層と１つの酸化物層とを有する高
価な写真技術、いわゆる「三レベル技術（Tri−level T
echnic）」を使用する。トレンチ路の２つの対向する両
側面で第１絶縁層を開放することから、精確な調整が必
要である。
して、２つのレジスト層と１つの酸化物層とを有する高
価な写真技術、いわゆる「三レベル技術（Tri−level T
echnic）」を使用する。トレンチ路の２つの対向する両
側面で第１絶縁層を開放することから、精確な調整が必
要である。
（３） 連続するトレンチ路で各セルを配置することに
より、選択トランジスタが基板から切り離される危険性
が生じる。この危険性は集積密度が増すと共に増大す
る。トレンチ側壁には寄生コンデンサが生じる。
より、選択トランジスタが基板から切り離される危険性
が生じる。この危険性は集積密度が増すと共に増大す
る。トレンチ側壁には寄生コンデンサが生じる。
高集積密度用として適当な本発明による装置及び本発
明方法の場合、上記各難点は以下のようにして生じな
い。
明方法の場合、上記各難点は以下のようにして生じな
い。
（１） 各溝は唯一のコンデンサを含むことから、溝底
部における第１電極物質を完全に除去する必要はない。
注入工程は省略される。各電極間で誘電体として作用す
る第２絶縁層は、溝底部をも含めて全ての第１電極を覆
う。
部における第１電極物質を完全に除去する必要はない。
注入工程は省略される。各電極間で誘電体として作用す
る第２絶縁層は、溝底部をも含めて全ての第１電極を覆
う。
（２） トランジスタに対するトレンチ接触部を製造す
るために第１絶縁層を開放するため、簡単な写真技術を
使用する。この方法の特殊な一実施態様では更にフォト
レジスト層の構造化を省略するか又は自己調整接触部を
製造することができる。
るために第１絶縁層を開放するため、簡単な写真技術を
使用する。この方法の特殊な一実施態様では更にフォト
レジスト層の構造化を省略するか又は自己調整接触部を
製造することができる。
（３） 溝コンデンサは極く小さな表面を占めるにすぎ
ずまた選択トランジスタを包囲しないことから、トラン
ジスタが基板から切り離されることは起こり得ない。
ずまた選択トランジスタを包囲しないことから、トラン
ジスタが基板から切り離されることは起こり得ない。
次に本発明を図示の実施例に基づき詳述する。この場
合より良好に認識し得るようにするため、図面には本発
明を実施するための装置及び方法の主要部のみが示され
ているにすぎない。
合より良好に認識し得るようにするため、図面には本発
明を実施するための装置及び方法の主要部のみが示され
ているにすぎない。
第１図によれば半導体基板１、例えばシリコンウェハ
ーの表面２はいわゆるLOCOS絶縁法により部分的にフィ
ールド酸化物３で被覆されている。絶縁はフィールド酸
化物による代わりに埋め込まれた濃化酸化物領域（Buri
ed Oxide＝“BOX−Isolation"）によって行うこともで
きる。フィールド酸化物３と重ねて、メモリコンデンサ
を収容するための溝４をエッチング処理する。その際公
知方法により酸化シリコン５、窒化シリコン６、TEOS
（図示せず）からなる層を有するマスクを使用する。湿
式エッチングによりTEOS層を除去する際にフィールド酸
化物３も僅かながら除去される。引続き溝４のトレンチ
内壁を酸化して厚さ10〜150nmの二酸化シリコン７を第
１絶縁層として形成させるが、この厚さは有利には50nm
である。
ーの表面２はいわゆるLOCOS絶縁法により部分的にフィ
ールド酸化物３で被覆されている。絶縁はフィールド酸
化物による代わりに埋め込まれた濃化酸化物領域（Buri
ed Oxide＝“BOX−Isolation"）によって行うこともで
きる。フィールド酸化物３と重ねて、メモリコンデンサ
を収容するための溝４をエッチング処理する。その際公
知方法により酸化シリコン５、窒化シリコン６、TEOS
（図示せず）からなる層を有するマスクを使用する。湿
式エッチングによりTEOS層を除去する際にフィールド酸
化物３も僅かながら除去される。引続き溝４のトレンチ
内壁を酸化して厚さ10〜150nmの二酸化シリコン７を第
１絶縁層として形成させるが、この厚さは有利には50nm
である。
この場合窒化シリコン６上でも徐々に酸化が起こるこ
とから、引続きこの薄い酸化窒化物層（NiOx、図示され
ていない）を除去し、次いで窒化シリコン６をH3PO4で
剥離する（第２図）。トレンチ上縁で内壁酸化物７に開
口部を設けるため簡単な写真技術を使用する。すなわち
レジストを塗布した後（フォトレジスト層８）、ウェハ
ーをマスクを介して規定の露光線量及び露光時間で露光
し、レジスト層８を現像すると未露光レジストがトレン
チ底部に残る。レジストの塗布を２回行うことも有効で
あり、この場合必要に応じて第１レジスト層を全面的に
エッチング除去することもできる。溝上縁ではトレンチ
接触部９を製造するため酸化物５、７をエッチングし、
次いでレジスト層８を除去する。
とから、引続きこの薄い酸化窒化物層（NiOx、図示され
ていない）を除去し、次いで窒化シリコン６をH3PO4で
剥離する（第２図）。トレンチ上縁で内壁酸化物７に開
口部を設けるため簡単な写真技術を使用する。すなわち
レジストを塗布した後（フォトレジスト層８）、ウェハ
ーをマスクを介して規定の露光線量及び露光時間で露光
し、レジスト層８を現像すると未露光レジストがトレン
チ底部に残る。レジストの塗布を２回行うことも有効で
あり、この場合必要に応じて第１レジスト層を全面的に
エッチング除去することもできる。溝上縁ではトレンチ
接触部９を製造するため酸化物５、７をエッチングし、
次いでレジスト層８を除去する。
第１（外側）電極10を製造するため例えばCVD法で導
電性物質例えば多結晶シリコンを約100〜150nmの厚さに
析出させる（第３図）。多結晶シリコンのドーピング
は、後に除去する砒素−TEOS層（図示せず）を用いて公
知方法により行か、又は多結晶析出と同時にドーピング
物質を添加することによって行う。塩素又は塩素化合物
を使用しての異方性エッチバック処理によりいわゆるス
ペーサは残存し、水平な（すなわち基板表面に対して平
行な）表面は多結晶シリコンを含まない。多結晶シリコ
ンからなるスペーサは溝接触部９で基板に対する端子を
形成する。
電性物質例えば多結晶シリコンを約100〜150nmの厚さに
析出させる（第３図）。多結晶シリコンのドーピング
は、後に除去する砒素−TEOS層（図示せず）を用いて公
知方法により行か、又は多結晶析出と同時にドーピング
物質を添加することによって行う。塩素又は塩素化合物
を使用しての異方性エッチバック処理によりいわゆるス
ペーサは残存し、水平な（すなわち基板表面に対して平
行な）表面は多結晶シリコンを含まない。多結晶シリコ
ンからなるスペーサは溝接触部９で基板に対する端子を
形成する。
第４図は完全なコンデンサを製造した後の溝を示す。
すなわち第１電極10上に誘電体11を析出させる。これは
公知のように酸化多結晶シリコン／窒化シリコン／酸化
窒化物からなるいわゆるONO三層であるのが有利であ
り、この場合各成分は例えば3nm/8nm/2nmの厚さを有す
る。第２多電極12は溝を完全に満たしている。このため
厚さ約300nmのｎドープされた多結晶シリコンを析出さ
せるが、ドーピングはTEOS層を用いて行うことができ
る。残りの間隙をドーピングされていない多結晶シリコ
ンで満たし、これを後に溝上縁までエッチング除去す
る。ドープされた多結晶シリコンを写真技術で構造化す
る。
すなわち第１電極10上に誘電体11を析出させる。これは
公知のように酸化多結晶シリコン／窒化シリコン／酸化
窒化物からなるいわゆるONO三層であるのが有利であ
り、この場合各成分は例えば3nm/8nm/2nmの厚さを有す
る。第２多電極12は溝を完全に満たしている。このため
厚さ約300nmのｎドープされた多結晶シリコンを析出さ
せるが、ドーピングはTEOS層を用いて行うことができ
る。残りの間隙をドーピングされていない多結晶シリコ
ンで満たし、これを後に溝上縁までエッチング除去す
る。ドープされた多結晶シリコンを写真技術で構造化す
る。
コンデンサ外部の露出している誘電体11及びその下に
存在する酸化物５をエッチングする（第５図）。この時
点で表面を酸化すると、ドープされた領域は基板よりも
早く酸化することから、次の酸化物エッチンにより第２
電極12上に酸化物層13が残る。
存在する酸化物５をエッチングする（第５図）。この時
点で表面を酸化すると、ドープされた領域は基板よりも
早く酸化することから、次の酸化物エッチンにより第２
電極12上に酸化物層13が残る。
引続き選択トランジスタを公知方法によりコンデンサ
に隣接して製造する。従って例えばソース領域14をトレ
ンチ接触部９を介して第１電極10と接続させる。他の必
要な工程、例えばワード線及びビット線の製造は公知方
法により実施する。
に隣接して製造する。従って例えばソース領域14をトレ
ンチ接触部９を介して第１電極10と接続させる。他の必
要な工程、例えばワード線及びビット線の製造は公知方
法により実施する。
処理過程の図示されていない変法として窒化物層６
を、トレンチ内での多結晶シリコンスペーサ10のエッチ
ング後に初めて又は第２結晶シリコン電極12の構造化後
に初めて除去することもできる。これにより多結晶シリ
コンスペーサのエッチングに際して平坦な領域に溝接触
部窓の下に存在する基板は依然として酸化物5/窒化物６
により覆われ、スペーサのエッチングにより攻撃される
ことは確実に阻止される。
を、トレンチ内での多結晶シリコンスペーサ10のエッチ
ング後に初めて又は第２結晶シリコン電極12の構造化後
に初めて除去することもできる。これにより多結晶シリ
コンスペーサのエッチングに際して平坦な領域に溝接触
部窓の下に存在する基板は依然として酸化物5/窒化物６
により覆われ、スペーサのエッチングにより攻撃される
ことは確実に阻止される。
第６図ないし第10図は本発明による装置の別の製造方
法を示すが、これはほぼ上述の第１方法と一致すること
から、変更部のみを詳述する。
法を示すが、これはほぼ上述の第１方法と一致すること
から、変更部のみを詳述する。
トレンチ接触部を製造するための写真処理前に側壁酸
化物７上でトレンチ側壁に多結晶シリコンスペーサ20を
製造する（第７図）。写真処理し、溝上縁の酸化物５及
び７をエッチング処理した後、新たに多結晶シリコン21
を析出させ、背面エッチングする（第９図）。その際酸
化物５、７がエッチング除去されているトレンチ上縁の
間隙は多結晶シリコン21で満たされ、そこに接触部が形
成される。多結晶シリコンのドーピングは第１及び／又
は第２多結晶シリコンスペーサの製造に際して行う。こ
の処理変法の利点は次の通りである。
化物７上でトレンチ側壁に多結晶シリコンスペーサ20を
製造する（第７図）。写真処理し、溝上縁の酸化物５及
び７をエッチング処理した後、新たに多結晶シリコン21
を析出させ、背面エッチングする（第９図）。その際酸
化物５、７がエッチング除去されているトレンチ上縁の
間隙は多結晶シリコン21で満たされ、そこに接触部が形
成される。多結晶シリコンのドーピングは第１及び／又
は第２多結晶シリコンスペーサの製造に際して行う。こ
の処理変法の利点は次の通りである。
ａ） トレンチ接触部の深さはトレンチ内のレジスト下
縁とは関係なく、ただ第１多結晶シリコンスペーサ20の
上縁から始まる酸化物エッチング及びこのスペーサ上縁
の位置によって影響されるだけである。従って極めて平
坦な溝接触部を製造することができる。
縁とは関係なく、ただ第１多結晶シリコンスペーサ20の
上縁から始まる酸化物エッチング及びこのスペーサ上縁
の位置によって影響されるだけである。従って極めて平
坦な溝接触部を製造することができる。
ｂ） トレンチ側壁酸化物のエッチングに際してフィー
ルド酸化物の縁は第１多結晶シリコンスペーサ20によっ
て側方を覆われ、これにより酸化物の側方がエッチング
されるのを保護される。第８図に写真処理の適用法を示
すが、活性領域に対して自己調整的である溝接触部を製
造することもできる。
ルド酸化物の縁は第１多結晶シリコンスペーサ20によっ
て側方を覆われ、これにより酸化物の側方がエッチング
されるのを保護される。第８図に写真処理の適用法を示
すが、活性領域に対して自己調整的である溝接触部を製
造することもできる。
ｃ） 第１多結晶シリコン20の析出に際して第１電極を
ドープする場合には、第２多結晶シリコン層21を非ドー
プ／無晶質に析出させることができる。第２多結晶シリ
コン層をまず処理過程で第１層から拡散させることによ
ってドーピングする。これは極めて薄く信頼性のあるコ
ンデンサ誘電体を製造するのに有用である。第２多結晶
シリコン層の粗面度はこの処理法の場合僅かである。
ドープする場合には、第２多結晶シリコン層21を非ドー
プ／無晶質に析出させることができる。第２多結晶シリ
コン層をまず処理過程で第１層から拡散させることによ
ってドーピングする。これは極めて薄く信頼性のあるコ
ンデンサ誘電体を製造するのに有用である。第２多結晶
シリコン層の粗面度はこの処理法の場合僅かである。
上記ａ）、ｂ）の利点は第１スペーサ20が多結晶シリ
コンの代わりに窒化物からなっている場合にも得ること
ができる。
コンの代わりに窒化物からなっている場合にも得ること
ができる。
第11図ないし第16図は、最初に製造した溝の深さによ
って接触部の深さが決定されるトレンチエッチングを２
回実施するもう１つの方法を示すものである。第１の溝
30を公知の方法で基板に約200〜400nmの深さにエッチン
グ処理し、約20nmの厚さに酸化する（酸化物層31）。
って接触部の深さが決定されるトレンチエッチングを２
回実施するもう１つの方法を示すものである。第１の溝
30を公知の方法で基板に約200〜400nmの深さにエッチン
グ処理し、約20nmの厚さに酸化する（酸化物層31）。
酸化シリコン５、シリコン６、TEOS32からなるトレン
チマスクを除去せずに、その上に約30nmの窒化シリコン
33を析出させる（第11図）。第12図においてこの窒化物
を溝の垂直な内壁でのスペーサまでエッチング処理す
る。次の酸化工程によりすべての表面にNiOx又は酸化シ
リコンを形成させる（図示せず）。フィールド酸化物３
が存在する溝側面を引続き窒化物エッチング処理に曝す
レジストマスク34を施す。この場合酸化物に対して高い
選択性を有する等方性の、いわゆる「下流（down strea
m）」エッチングを使用することができるが、場合によ
っては予めNiOxを除去する必要がある（第13図）。レジ
ストマスク34及びその下に存在する溝底部上の薄い酸化
物層31を除去する。
チマスクを除去せずに、その上に約30nmの窒化シリコン
33を析出させる（第11図）。第12図においてこの窒化物
を溝の垂直な内壁でのスペーサまでエッチング処理す
る。次の酸化工程によりすべての表面にNiOx又は酸化シ
リコンを形成させる（図示せず）。フィールド酸化物３
が存在する溝側面を引続き窒化物エッチング処理に曝す
レジストマスク34を施す。この場合酸化物に対して高い
選択性を有する等方性の、いわゆる「下流（down strea
m）」エッチングを使用することができるが、場合によ
っては予めNiOxを除去する必要がある（第13図）。レジ
ストマスク34及びその下に存在する溝底部上の薄い酸化
物層31を除去する。
引続き溝の後のコンデンサの深さ位置まで、なお存在
するトレンチマスク５、６、32と共にエッチング処理す
る（第14図）。このエッチングは窒化物スペーサ33の成
分をも除去する。トレンチマスクの残りのTEOS層32をエ
ッチング除去する。溝内壁に第１絶縁層35、例えば120n
mの酸化シリコンを形成させる。
するトレンチマスク５、６、32と共にエッチング処理す
る（第14図）。このエッチングは窒化物スペーサ33の成
分をも除去する。トレンチマスクの残りのTEOS層32をエ
ッチング除去する。溝内壁に第１絶縁層35、例えば120n
mの酸化シリコンを形成させる。
短時間の酸化エッチング処理により、場合によっては
存在する薄いNiOxフィルムを窒化物スペーサ33上から除
去し、次いで残りの窒化物33を溝上縁から剥離すること
ができる。この際使用した処置法は酸化物に対して良好
な選択性を有していなければならず、例えばH3PO4での
湿式エッチンが適している。窒化物スペーサ33の下に存
在する薄い酸化物31は湿気により剥離される。その際溝
上縁のこの箇所に絶縁層35の開口部が生じ、これは後の
トランジスタに対する接触部９を構成する。コンデンサ
の第１電極10の形成及び以後の処理工程はこれまでに記
載した方法と同様にして行う（第16図）。
存在する薄いNiOxフィルムを窒化物スペーサ33上から除
去し、次いで残りの窒化物33を溝上縁から剥離すること
ができる。この際使用した処置法は酸化物に対して良好
な選択性を有していなければならず、例えばH3PO4での
湿式エッチンが適している。窒化物スペーサ33の下に存
在する薄い酸化物31は湿気により剥離される。その際溝
上縁のこの箇所に絶縁層35の開口部が生じ、これは後の
トランジスタに対する接触部９を構成する。コンデンサ
の第１電極10の形成及び以後の処理工程はこれまでに記
載した方法と同様にして行う（第16図）。
第17図には記憶マトリックスにおける本発明によるセ
ルの有利な幾何学的配列の表面が平面図で略示されてい
る。溝コンデンサと所属の選択トランジスタとの接続線
に対して平行に走る第１方向（すなわちビット線40に対
して平行で、Ｘで示されている）に、連続する２個のセ
ルが鏡面対称に配設されている。２個のセルのコンデン
サ41、42又はトランジスタはそれぞれ並置されている。
これに対して垂直な第２方向（すなわちワート線43に対
して平行で、Ｙに示されている）はセルの位置からずれ
ている。すなわちビット線当たりセルの半分だけずれて
いる。これにより４つのビット線からなる格子が生じ、
この配置が繰り返される。
ルの有利な幾何学的配列の表面が平面図で略示されてい
る。溝コンデンサと所属の選択トランジスタとの接続線
に対して平行に走る第１方向（すなわちビット線40に対
して平行で、Ｘで示されている）に、連続する２個のセ
ルが鏡面対称に配設されている。２個のセルのコンデン
サ41、42又はトランジスタはそれぞれ並置されている。
これに対して垂直な第２方向（すなわちワート線43に対
して平行で、Ｙに示されている）はセルの位置からずれ
ている。すなわちビット線当たりセルの半分だけずれて
いる。これにより４つのビット線からなる格子が生じ、
この配置が繰り返される。
セルを第１方向で鏡面対称に配置しまた第２方向でず
らして位置づけることにより、溝接触部44（先の各図に
おける範囲９に相当する）間にできるだけ大きな距離が
得られるので、スペーサの信頼性は高まる。
らして位置づけることにより、溝接触部44（先の各図に
おける範囲９に相当する）間にできるだけ大きな距離が
得られるので、スペーサの信頼性は高まる。
第１図ないし第５図は本発明方法の一実施態様での処理
工程に相応する溝コンデンサの略示横断面図、第６図な
いし第10図及び第11図ないし第16図は本発明方法の他の
２つの実施態様での各処理工程に相応する溝コンデンサ
の略示横断面図、第17図はメモリセルの優れた幾何学的
配列を有する記憶マトリックスの平面図である。 １……基板 ２……基板表面 ３……フィールド酸化物 ４、30……溝 ５……酸化シリコン ６……窒化シリコン ７……第１絶縁層 ８……レジスト層 ９……溝接触部 10、20、21……第１電極 11……第２絶縁層 12……第２電極 14……導電領域 31……酸化物層 32……マスク 33……保護層 34……レジストマスク 35……第１絶縁層 40……ビット線 41、42……コンデンサ 43……ワード線 44……溝接触部
工程に相応する溝コンデンサの略示横断面図、第６図な
いし第10図及び第11図ないし第16図は本発明方法の他の
２つの実施態様での各処理工程に相応する溝コンデンサ
の略示横断面図、第17図はメモリセルの優れた幾何学的
配列を有する記憶マトリックスの平面図である。 １……基板 ２……基板表面 ３……フィールド酸化物 ４、30……溝 ５……酸化シリコン ６……窒化シリコン ７……第１絶縁層 ８……レジスト層 ９……溝接触部 10、20、21……第１電極 11……第２絶縁層 12……第２電極 14……導電領域 31……酸化物層 32……マスク 33……保護層 34……レジストマスク 35……第１絶縁層 40……ビット線 41、42……コンデンサ 43……ワード線 44……溝接触部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランツクサーフアー、シユテルツ ドイツ連邦共和国ダツヒアウ、ヨツヒア ーシユトラーセ８ (56)参考文献 特開 昭64−5052（ＪＰ，Ａ) 特開 平１−108757（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (26)
- 【請求項１】ワード線、ビット線及びそれぞれ溝コンデ
ンサとMOS選択トランジスタからなるメモリセルを半導
体基板内に有する半導体メモリであって、 溝（４）が絶縁性フィールド酸化膜（３）又は埋め込ま
れた絶縁酸化膜に重ねて配設され、MOS選択トランジス
タは溝コンデンサの外部に配置されており、 溝の内側表面が第１絶縁層（７、35）で覆われており、 溝コンデンサの第１電極（10、20、21）が溝中の基板表
面に対して垂直に、第１絶縁層上に形成され且つ完全に
溝（４）内にあり、 第２絶縁層（11）が第１電極上に設けられ、 溝コンデンサの第２電極（12）が溝中に垂直に、第２絶
縁層（11）上に形成されており、 溝コンデンサの第１電極（10）とMOS選択トランジスタ
の導電領域（14）との間の接触（９）が、第１絶縁層
（７）における開口部を通して側方に、溝内壁の上縁の
１箇所においてのみ行われる半導体メモリ装置におい
て、 溝コンデンサと溝コンデンサに所属する選択トランジス
タとの間の接続線に対して平行に走る第１方向（Ｘ）
に、２個の連続したセルが左右対称に配設され、その対
称軸が第１方向（Ｘ）に対して垂直にこれらの２個のセ
ルの中心を通って延びており、 第１方向（Ｘ）に対して垂直な第２方向（Ｙ）に、同様
に配設された他の２個のセルが、セルの第１方向の長さ
の半分だけ位置をずらして配置されており、 ビット線はほぼ第１方向（Ｘ）に延び、ワード線はほぼ
第２方向（Ｙ）に延びている ことを特徴とする半導体メモリ。 - 【請求項２】第１絶縁層（７、35）が酸化シリコン又は
窒化シリコンからなることを特徴とする請求項１記載の
装置。 - 【請求項３】第２絶縁層（11）が酸化多結晶シリコン、
窒化シリコン及び酸化窒化物からなる三層誘電体である
ことを特徴とする請求項１又は２に記載の装置。 - 【請求項４】第１絶縁層（７）における開口部が溝
（４）の上縁にあり、第１電極（10、21）の構成物質の
一部で満たされていることを特徴とする請求項１ないし
３のいずれか１つに記載の装置。 - 【請求項５】第２電極（12）が溝（４）を完全に満たし
ていることを特徴とする請求項１ないし４のいずれか１
つに記載の装置。 - 【請求項６】以下の工程： メモリコンデンサを収容するため絶縁性領域（３）に重
なるように半導体基板（１）中に溝（４）を形成する工
程、 溝内壁面上に第１絶縁層（７）を形成する工程、 基板に対し接触部（９）を生ぜしめるため溝壁の上縁の
１箇所にのみ第１絶縁層に開口部を設ける工程、 コンデンサの第１電極（10）を形成するため第１導電層
を堆積し異方性エッチバックを行う工程、 コンデンサの誘電体として第２絶縁層（11）を堆積させ
る工程、 溝を満たす第２導電層を堆積させ、第２電極（12）を形
成するため第２導電層を構造化する工程、 トランジスタの導電領域（14）が第１絶縁層（７）の開
口部を介して第１電極（10）と電気的に接触するよう
に、溝（４）の近傍に選択トランジスタを形成する工
程、 コンデンサとコンデンサに属する選択トランジスタとの
間の結合線によって定められる第１の方向にほぼ延びる
ビット線と、第１の方向に垂直な第２の方向にほぼ延び
るワード線とを形成する工程 を含むことを特徴とする請求項１ないし５のいずれか１
つに記載の半導体メモリの製造方法。 - 【請求項７】以下の工程： 溝マスク（５、６）として三重層を使用し後に形成され
るコンデンサの深さまで絶縁性領域（３）に重なるよう
に半導体基板（１）中に溝（４）を形成する工程、 溝マスクの最上部の部分層を除去する工程、 溝内壁面に第１絶縁層（７）を形成する工程、 導電性又は絶縁性の層を堆積し、異方性エッチバックし
て溝壁面にのみスペーサ（20）を残す工程、 第１絶縁層（７）及び溝マスクの最下部の部分層（５）
を溝壁面の上縁の箇所においてのみスペーサ（20）及び
溝マスクの中間部分層（６）のアンダーエッチングによ
り除去し、基板への開口部を形成する工程、 開口部を介して基板への接触部を形成するため第１導電
層（21）を堆積させ、異方性エッチバックによりコンデ
ンサの第１電極を形成する工程、 コンデンサの誘電体として第２絶縁層（11）を堆積させ
る工程、 溝を満たす第２導電層を堆積させ、この堆積層を構造化
してコンデンサの第２電極（12）を形成する工程、 選択トランジスタの導電領域（14）が溝接触部（９）を
介して第１電極（10）と電気的に接触するように、溝
（４）の近傍に選択トランジスタを形成する工程、 コンデンサとコンデンサに属する選択トランジスタとの
間の結合線によって定められる第１の方向にほぼ延びる
ビット線と、第１の方向に垂直な第２の方向にほぼ延び
るワード線とを形成する工程 を含むことを特徴とする請求項１ないし５のいずれか１
つに記載の半導体メモリの製造方法。 - 【請求項８】以下の工程： 半導体基板（１）中に溝（30）を後に形成される溝接触
部（９）の深さまで絶縁領域に重なるように形成する工
程、 溝接触部のための保護層（33）を設ける工程、 保護層からその基板表面（２）に対して平行な表面を除
去した後、後に形成される溝接触部（９）の溝縁をレジ
ストマスク（34）で覆い、保護層の溝内壁の一部を除去
する工程、 溝を後に形成されるコンデンサの全深度にまで掘り下げ
る工程、 第１絶縁層（35）を溝内壁面上に施す工程、 溝上縁の残りの保護層（33）を除去し、後に形成される
溝接触部（９）の開口部を形成する工程、 第１導電層を堆積させ異方性エッチバックを施して、コ
ンデンサの第１電極（10）を形成し、溝接触部（９）を
形成する工程、 第２絶縁層（11）をコンデンサの誘電体として堆積させ
る工程、 溝を満たす第２導電層を堆積させ、この層を構造化し
て、コンデンサの第２電極（12）を形成する工程、 選択トランジスタの導電領域（14）が溝接触部（９）を
介して第１電極（10）と電気的に接触するように、溝
（４）の近傍に選択トランジスタを形成する工程、 コンデンサとコンデンサに属する選択トランジスタとの
間の結合線によって定められる第１の方向にほぼ延びる
ビット線と、第１の方向に垂直な第２の方向にほぼ延び
るワード線とを形成する工程 を含むことを特徴とする請求項１ないし５のいずれか１
つに記載の半導体メモリの製造方法。 - 【請求項９】溝内壁を熱酸化するか酸化シリコンの堆積
により第１絶縁層（７）を形成することを特徴とする請
求項６又は７に記載の方法。 - 【請求項１０】溝接触部（９）を形成するために写真技
術を使用し、現像後溝の上縁を露出し、現像されないレ
ジスト層（８）を溝底部に残すことを特徴とする請求項
６、７及び９のいずれか１つに記載の方法。 - 【請求項１１】溝接触部の深さを露光線量又は露光時間
により調整することを特徴とする請求項６、９及び10の
いずれか１つに記載の方法。 - 【請求項１２】溝接触部（９）を形成するために写真技
術を使用し、レジスト層（８）を２度施し、第２レジス
ト層を溝接触マスクを用いて露光することを特徴とする
請求項６、７、９ないし11のいずれか１つに記載の方
法。 - 【請求項１３】第１レジスト層をエッチバックするか、
又は現像後溝底部に未露光レジスト層が残るように第１
レジスト層を露光し、引続き第２レジスト層を施すこと
を特徴とする請求項12記載の方法。 - 【請求項１４】第１導電層（10、20、21）のドーピング
を砒素−TEOSにより行うことを特徴とする請求項６ない
し13のいずれか１つに記載の方法。 - 【請求項１５】第１導電層（10、20、21）の異方性エッ
チバックを反応性イオンエッチングにより行うことを特
徴とする請求項６ないし14のいずれか１つに記載の方
法。 - 【請求項１６】第２絶縁層（11）として酸化多結晶シリ
コン、窒化シリコン及び酸化窒化物からなる三重層を作
ることを特徴とする請求項６ないし15のいずれか１つに
記載の方法。 - 【請求項１７】第２絶縁層（11）を第２電極（12）の下
に全面的に残すことを特徴とする請求項６ないし16のい
ずれか１つに記載の方法。 - 【請求項１８】スペーサ（20）として多結晶シリコンを
使用することを特徴とする請求項７、９ないし17のいず
れか１つに記載の方法。 - 【請求項１９】多結晶シリコン（20）をドーピングし、
第１導電層を構成する多結晶シリコン（21）をドーピン
グすることなく堆積させ、その下にある多結晶シリコン
（20）からの拡散によりドーピングすることを特徴とす
る請求項18記載の方法。 - 【請求項２０】スペーサ（20）として窒化シリコンを使
用することを特徴とする請求項７、９ないし17のいずれ
か１つに記載の方法。 - 【請求項２１】溝接触部（９）の形成を自己整合式にエ
ッチング処理により行い、エッチングマスクとしてスペ
ーサ（20）及び溝マスク（６）の部分を使用することを
特徴とする請求項７、９ないし20のいずれか１つに記載
の方法。 - 【請求項２２】第１絶縁層（７）に湿式エッチングによ
り溝接触部（９）を形成し、この溝接触部（９）の深さ
をエッチングの時間により調整することを特徴とする請
求項７、９ないし21のいずれか１つに記載の方法。 - 【請求項２３】保護層（33）を窒化シリコンから構成す
ることを特徴とする請求項８記載の方法。 - 【請求項２４】保護層を施す前に表面を酸化（31）する
ことを特徴とする請求項８又は23に記載の方法。 - 【請求項２５】保護層（33）の基板表面（２）に対して
平行な表面を異方性エッチバック処理により除去し、保
護層（33）の溝内壁の部分を写真技術（34）を使用した
等方性エッチングにより除去することを特徴とする請求
項８、23、24のいずれか１つに記載の方法。 - 【請求項２６】溝を掘り下げるために溝接触部（９）の
深さまで溝（30）を形成するのに使用したのと同じマス
ク（５、６、32）の部分を使用することを特徴とする請
求項８、23ないし25のいずれか１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89109158,9 | 1989-05-22 | ||
| EP89109158A EP0399060B1 (de) | 1989-05-22 | 1989-05-22 | Halbleiterspeicheranordnung mit Kondensatoren mir zwei in einem Graben angeordneten Elektroden und Verfahren zu deren Herstellung |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319362A JPH0319362A (ja) | 1991-01-28 |
| JP3190659B2 true JP3190659B2 (ja) | 2001-07-23 |
Family
ID=8201385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12896490A Expired - Fee Related JP3190659B2 (ja) | 1989-05-22 | 1990-05-18 | 半導体メモリ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0399060B1 (ja) |
| JP (1) | JP3190659B2 (ja) |
| KR (1) | KR900019237A (ja) |
| AT (1) | ATE123174T1 (ja) |
| DE (1) | DE58909255D1 (ja) |
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