JPS61179568A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPS61179568A
JPS61179568A JP59279911A JP27991184A JPS61179568A JP S61179568 A JPS61179568 A JP S61179568A JP 59279911 A JP59279911 A JP 59279911A JP 27991184 A JP27991184 A JP 27991184A JP S61179568 A JPS61179568 A JP S61179568A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は溝型キャパシタ（トレンチ・キャパシタと称す
る）に係シ、特にソフト・エラーを極めて起しにくく、
且つ、セル間を近接させてもセル同志のパンチ・スルー
・リークといった問題の生じない高集極化に適したメモ
リ・セルの製部方法に関する。
〔従来の技術〕
従来、ダイナミック・ランダム・アクセス・メモリ・セ
ル（ｄ−ＲＡＭセル）は高集積化するためにセル面積を
小さくシ、且つ蓄積容量を大きくするために、トレンチ
・キャパシタを形成し、平面面積に対してそれよりも大
きな実効キャパシタ面積を得る工夫がされつつある。
〔発明が解決しようとする問題点〕
しかし、このトレンチ・キャパシタには、以下の■■の
欠点がある。
■　キャパシタ同志が近接してくると、蓄積電極間のパ
ンチ・スルーによって保持テークが失われてしまうため
に、基板不純物濃度と印加電圧の関係で決る所定の距離
よりも近接できない。
■　α線照射によって半導体基板内に発生した少数キャ
リアに対する捕獲断面積が大きく、蓄積容量をかなシ大
きくしないとソフト・エラーが発生する。
このため、４メガ・ビット以上の高集積密度ｄ　−ＲＡ
Ｍを実現するためには、何らかの改良が必要である。そ
の１つは、トレンチ・キャパシタの周囲に基板よりも１
〜２桁程度高不純物濃度な領域を形成することである。
これによって、トレンチ周囲に伸びる空乏層の幅は少な
くなシ、キャパシタ同志を近接させることができるが、
実際にはトレンチの側面に不純物を導入する製造手段と
してイオン注入法を有効に用いることができないので、
その実用化は容易ではない。
ｃ問題点を解決するための手段〕 本発明は、上記■、■の従来の欠点を改善できるトレン
チ・キャパシタの形成方法でアシ、半纏体基板の主表面
上に耐酸化膜を被着したのち、該耐酸化膜とともにシリ
コン基板にトレンチ（溝）を掘シ、次にウェハを適当な
厚さに酸化し、然る後、耐酸化膜を除去することにより
）レンチ部分の内壁面だけにシリコン酸化膜のカプセル
領域を作シ、キャパシタをこの絶縁層で囲まれた中に形
成する。
これによって、キャパシタ溝の端部でマスク合せ余裕な
しでキャパシタと転送トランジスタのコンタクトが形成
できる。したがって、メモリ・セルの小型化が可能にな
る。
以下、本発明を実施例を用いて詳細に説明する。
〔実施例〕
第１図〜第８図は、本発明の実施例を示す工程の例であ
る。
第１図参照 ■　まず、Ｓｉ基板１に公知な方法で耐酸化膜を全面に
被着する。これは例えは５００Ａの厚さの５ｉＯｘ２と
２　ＤＯＯＡの５ｔ３Ａ’４３　　の２重層とする。
■　メモリの周辺回路やメモリ・セルの転送トランジス
タの活性領域と、アイソレーション領域とを区別するた
め５ｉ３Ｎ４５のパターニングを行い、次に、チャネル
カットのイオン注入層４を形成する。
第２図参照 ■　ウェハ全面酸化し、フィールド酸化膜（ＳｉＯｚ）
５を厚さ５０００，４形成する。ここまでは従来のＬＯ
ＣＯ５工程である。
第３図参照 ■　次に本発明では、トレンチ・キャパシタを形成すべ
き部分の耐酸化膜を選択的に除去し、更に同じマスク工
程で続けて基板を深さ５μｍにわたって掘る。このとき
、トレンチロの１部はフィールド酸化膜５に接触してい
たシ、重なシ合っても良い。この場合トレンチはフィー
ルド酸化膜５とともに掘ることになるが、５ｉ０２とＳ
ｉ　　とのエツチング・レートをそれ程違えないでエツ
チングすることは、エツチング工程をスパッタ性の強い
リアクティブ・イオン・エツチング（Ａｒ又はＣＨＦ２
　　等使用）とすれば容易である。
第４図参照 ■　次に、ウェハ全面を再び酸化し、厚さ１　ｓｏｏ、
；の絶縁膜（Ｓｉ（ｈ）７をトレンチ内壁面に選択的に
形成する。
第５図参照 ■　次に１耐酸化膜（Ｓｉｎ、　２．　Ｓｉ、Ｎ、５）
を除去す　。
る。トレンチ６の内面にカプセル状に絶縁膜７を形成し
、且つウェハ主面の活性領域のＳｉ面８を露出させるこ
とができる。この耐酸化膜除去工程でトレンチ６内面の
絶縁膜（ＳｉＯｘ　）　７も若干除去され約８０ＯＡ　
の厚さとなる。
第６図参照 ■　この絶縁膜カプセル（ＳｉＯｘ）７に囲まれたキャ
パシタを形成するために、次にポリシリコン９を厚さ１
５００ｊデポジツトし、キャパシタの形状にパターニン
グする。このポリシリコン９はキャパシタの電荷蓄秋電
極板となる。このとき、ポリシリコン９は基板と反対の
導電型２例えばｐ型基板であればｎ型にドーピングして
おく。
第７図参照 ■　次に、キャパシタ誘電体膜１０を形成する。
これはポリシリコン六回を例えば１５０．（酸化するこ
とにより形成する。
■　次に再ひポリシリコン１１をティポジットし、トレ
ンチ乙の内面を埋める如く、所謂セルプレートと称する
電極を形成し、キャパシタとする。
第８図参照 あとは公知な工程によってセルプレートのポリシリコン
１１上の層間絶縁膜上及びトランスファケート・トラン
ジスタのゲート部にワード線１２を形成し、更にビット
線を形成する等して第８図のセルを得る。
第９図〜第１２図参照 いずれも製造工程における平面図を示しておシ、第９図
は第２図、第１０図は第３図、第１１図は第６図、第１
２図は第８図に対応している。
第７図、第８図について補足説明すると、ｔＬ型の不純
物をドープしたポリシリコン９の蓄積電極を酸化してキ
ャパシタ誘電体膜１０を形成し、その上にセルプレート
のポリシリコン１１　　を形成する工程の熱処理時に、
第７図のようにｎ型拡散領域１４が形成される。第８図
において、ワード線１２を形成した後にイオン注入でセ
ル７アラインでソース、ドレイン１５．１６を形成する
時の活性化の熱処理でさらにポリシリコン９からのｎ型
不純物の拡散が進行し、ドレイン１６の１層と接続され
る。このように、本発明によれはトレンチ乙の端部でマ
スク合せ余裕なく蓄積電極板９の接続が可能になる。
もし本発明によらず、キャパシタの蓄積電極板９とトラ
ンスフアゲ−“ト・トランジスタのドレイ／、ソースと
の接続をマスク合せ工程によって行なった場合を比較の
ために第１３図に示す。図のように、ドレイン、ソース
とのコンタクトをマスク合せ工程によって、トレンチ内
面にカプセル状に形成した絶縁膜（Ｓｉ０２）７の基板
主面に延在する部分にコンタクト・ホールを形成して行
うと、このコンタクト・ホールとトレンチ端面とのマス
ク合せに必要な合せ余裕分（図示矢印ｉ）だけメモリ・
セルの寸法は大きくなってしまう。もしトレンチにコン
タクト・ホールがかかると、トレンチ内面の絶縁膜（Ｓ
ｉＯｘ）７が侵されてしまうため、この余裕はどうして
もとらなければならなかった。
〔発明の効果〕
本発明によれば、以上のようにトレンチの端面にマスク
合せ余裕無しでキャパシタの蓄積電極のコンタクト領域
を形成できるので、メモリ・セルを小型化できる。
更に、本発明によってカプセル内に形成されたキャパシ
タは、キャパシタがら空乏層が基板内に伸びてパンチ・
スルーを起すことがないので、キャパシタ同志をほぼ無
制限に近接させることができ、メモリ・セルは非常に小
型化される。
【図面の簡単な説明】
第１図〜第８図は本発明の一実施例の製造工程図（断面
図）、 第９図〜第１２図は本発明の一実施例の製造工程の各工
程における平面図、 第１３図はマスク合せてコンタクト・ホールを形成した
比較例の断面図。 １・・・Ｓｉ基板 ２・・・ＳｔＯ＊ ３・・・５１ｇＮ４ ４・・・チャネルカットのイオン注入層５・・・フィー
ルド酸化膜＜５ｉｏｘ）６・・・トレンチ ７・・・絶縁膜（Ｓｉｎｓ） ８・・・活性領域のＳｉ面 ９・・・蓄積電極板（ポリシリコン） １０・・・キャパシタ誘電体膜 １１・・・ポリシリコン（セルプレート）１２・・・ワ
ード線 １３・・・ビット線

Claims (1)

  1. 【特許請求の範囲】 　次の各工程を備えることを特徴とする半導体記憶装置
    の製造方法、 （イ）シリコン基板上に耐酸化膜を被着する工程、 （ロ）該耐酸化膜の一部とともにシリコン基板を除去し
    、シリコン基板主面より基板内に到る溝を形成する工程
    、 （ハ）該溝の内壁面に選択的に絶縁膜を成長させる工程
    、 （ニ）該絶縁膜で囲まれた溝内に電荷蓄積電極、対向電
    極よりなるストレージ・キャパシタを形成し、該ストレ
    ージ・キャパシタの電荷蓄積電極と該ストレージ・キャ
    パシタに隣接して形成する転送トランジスタとを、前記
    溝の端部で接続する工程。
JP59279911A 1984-12-29 1984-12-29 半導体記憶装置の製造方法 Granted JPS61179568A (ja)

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