JPH0810755B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH0810755B2 JPH0810755B2 JP61249436A JP24943686A JPH0810755B2 JP H0810755 B2 JPH0810755 B2 JP H0810755B2 JP 61249436 A JP61249436 A JP 61249436A JP 24943686 A JP24943686 A JP 24943686A JP H0810755 B2 JPH0810755 B2 JP H0810755B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は半導体メモリの製造方法に関する。
（従来の技術） 従来のMOS型1Tr/1C半導体メモリ集積回路の製造工程
断面図を第３図に示す。図は、左側にセル部を、また右
側に周辺Tr部を示す。
断面図を第３図に示す。図は、左側にセル部を、また右
側に周辺Tr部を示す。
この図に示すように、従来の製造方法は、まず、シリ
コン基板１上に、選択酸化マスクとしてSiN/SiO2の積層
膜２を被着する（第３図（ａ））。
コン基板１上に、選択酸化マスクとしてSiN/SiO2の積層
膜２を被着する（第３図（ａ））。
次に、基板１の分離酸化部（以下フイールド部とい
う）となるべき部分３の前記積層膜２を蝕刻し、開口部
４を形成する（第３図（ｂ））。そして、その開口部４
を通して前記フイールド部となるべき部分３に、基板１
と同型のやや高濃度のチヤンネルストツプのための不純
物をイオン打ち込み（第３図（ｂ））した後、積層膜２
をマスクとして熱酸化することにより同部分３に分離酸
化膜５を形成する（第３図（ｃ））。
う）となるべき部分３の前記積層膜２を蝕刻し、開口部
４を形成する（第３図（ｂ））。そして、その開口部４
を通して前記フイールド部となるべき部分３に、基板１
と同型のやや高濃度のチヤンネルストツプのための不純
物をイオン打ち込み（第３図（ｂ））した後、積層膜２
をマスクとして熱酸化することにより同部分３に分離酸
化膜５を形成する（第３図（ｃ））。
その後、積層膜２を除去した後、基板１のセル部キヤ
パシタ形成部にキヤパシタ誘電体層６およびキヤパシタ
電極例えばポリシコン層７を順次形成することによりセ
ル部キヤパシタ８を形成し、該キヤピシタ部は絶縁膜９
でカバーする（第３図（ｄ））。
パシタ形成部にキヤパシタ誘電体層６およびキヤパシタ
電極例えばポリシコン層７を順次形成することによりセ
ル部キヤパシタ８を形成し、該キヤピシタ部は絶縁膜９
でカバーする（第３図（ｄ））。
次に、基板１のセル部トランスフアTr形成部および周
辺部Tr形成部にセル部トランスフアTr10および周辺部Tr
11を形成する。このTr10,11は、基板１にゲート絶縁膜1
2,導電性ポリシリコン層13およびメタルシリサイド層14
を順次形成して所謂ポリサイド構造でゲートを形成した
後、該ゲートをマスクとして基板１と反対導電型の比較
的高い不純物濃度の拡散層15を基板１に形成し、さらに
前記ゲートの側壁に絶縁物のサイドウオール16を形成し
た状態で、該サイドウオール16と前記ゲートをマスクと
して、基板１と反対導電型の高不純物濃度の拡散層17を
基板１に再度形成することにより、所謂LDD（Lightly D
oped Drain）構造で形成される（第３図（ｅ），
（ｆ））。
辺部Tr形成部にセル部トランスフアTr10および周辺部Tr
11を形成する。このTr10,11は、基板１にゲート絶縁膜1
2,導電性ポリシリコン層13およびメタルシリサイド層14
を順次形成して所謂ポリサイド構造でゲートを形成した
後、該ゲートをマスクとして基板１と反対導電型の比較
的高い不純物濃度の拡散層15を基板１に形成し、さらに
前記ゲートの側壁に絶縁物のサイドウオール16を形成し
た状態で、該サイドウオール16と前記ゲートをマスクと
して、基板１と反対導電型の高不純物濃度の拡散層17を
基板１に再度形成することにより、所謂LDD（Lightly D
oped Drain）構造で形成される（第３図（ｅ），
（ｆ））。
このようにしてセル部トランスフアTr10と周辺部Tr11
を形成したならば、次に、基板１上の全面に絶縁膜18を
被着し、その絶縁膜18に、配線と前記Tr10,11の拡散層
とのコンタクトをとるための接触孔１を開ける（第３図
（ｆ））。
を形成したならば、次に、基板１上の全面に絶縁膜18を
被着し、その絶縁膜18に、配線と前記Tr10,11の拡散層
とのコンタクトをとるための接触孔１を開ける（第３図
（ｆ））。
その後、前記接触孔19を通してTr10,11の拡散層に接
する配線20を絶縁膜18上に形成し、最後にその上にパツ
シベーシヨン膜21を被着し、最終構造を得る（第３図
（ｇ））。
する配線20を絶縁膜18上に形成し、最後にその上にパツ
シベーシヨン膜21を被着し、最終構造を得る（第３図
（ｇ））。
（発明が解決しようとする問題点） しかしながら、上記従来の方法では、セル部キヤパシ
タ８が基板１表面に平面的に形成されるため、面積を縮
小して高密度化を進める方向では容量の大幅な減少が避
けられなく、かつ基板１との間にキヤパシタを形成する
ため、α線などの放射線にるソフトエラーの問題があつ
た。
タ８が基板１表面に平面的に形成されるため、面積を縮
小して高密度化を進める方向では容量の大幅な減少が避
けられなく、かつ基板１との間にキヤパシタを形成する
ため、α線などの放射線にるソフトエラーの問題があつ
た。
この発明は上記の点に鑑みなされたもので、その目的
は、小面積で大容量とし得、かつソフトエラーに対して
極めて強いセル部キヤパシタを有する半導体メモリの製
造方法、特に、製造工程数の少ない半導体メモリの製造
方法を提供することにある。
は、小面積で大容量とし得、かつソフトエラーに対して
極めて強いセル部キヤパシタを有する半導体メモリの製
造方法、特に、製造工程数の少ない半導体メモリの製造
方法を提供することにある。
（問題点を解決するための手段） この発明は、半導体基板の表面に溝を形成する工程
と、溝の側壁を含む溝の内壁と、溝が形成された領域と
離間した半導体基板の表面上に、ほぼ同じ厚さの第１及
び第２の酸化膜をそれぞれ同時に形成する工程と、溝の
側壁に形成された第１の酸化膜の一部を除去し、溝の側
壁の一部を露出させる工程と、露出した溝の側壁の一部
および第１の酸化膜上に不純物を含んだ下部電極を形成
する工程と、下部電極上に誘電体層を形成する工程と、
誘電体層上に上部電極を形成する工程と、第２の酸化膜
と溝との間の半導体基板の選択された部分にトランジス
タのソースまたはドレイン用の不純物をイオン注入する
工程と、半導体基板を熱処理し、下部電極の不純物を前
記半導体基板中に拡散させ、かつこれと同時に、トラン
ジスタのソースまたはドレイン用の不純物を拡散させる
ことによって、トランジスタのソースまたはドレインの
第１領域を形成すると共に、下部電極と第１領域とを電
気的に接続させる工程とを有することを特徴とする。
と、溝の側壁を含む溝の内壁と、溝が形成された領域と
離間した半導体基板の表面上に、ほぼ同じ厚さの第１及
び第２の酸化膜をそれぞれ同時に形成する工程と、溝の
側壁に形成された第１の酸化膜の一部を除去し、溝の側
壁の一部を露出させる工程と、露出した溝の側壁の一部
および第１の酸化膜上に不純物を含んだ下部電極を形成
する工程と、下部電極上に誘電体層を形成する工程と、
誘電体層上に上部電極を形成する工程と、第２の酸化膜
と溝との間の半導体基板の選択された部分にトランジス
タのソースまたはドレイン用の不純物をイオン注入する
工程と、半導体基板を熱処理し、下部電極の不純物を前
記半導体基板中に拡散させ、かつこれと同時に、トラン
ジスタのソースまたはドレイン用の不純物を拡散させる
ことによって、トランジスタのソースまたはドレインの
第１領域を形成すると共に、下部電極と第１領域とを電
気的に接続させる工程とを有することを特徴とする。
（作用） 本発明では、第１の酸化膜と素子分離の為の第２の酸
化膜とが同一工程で形成されるため製造工程の簡略化が
なされている。また半導体基板を熱処理し、下部電極の
不純物を半導体基板中に拡散させ、かつこれと同時に、
トランジスタのソースまたはドレイン用の不純物を拡散
させることによって、トランジスタのソースまたはドレ
インの第１領域を形成すると共に、下部電極と第１領域
とを電気的に接続させるため、これによっても製造工程
の簡略化がなされている。
化膜とが同一工程で形成されるため製造工程の簡略化が
なされている。また半導体基板を熱処理し、下部電極の
不純物を半導体基板中に拡散させ、かつこれと同時に、
トランジスタのソースまたはドレイン用の不純物を拡散
させることによって、トランジスタのソースまたはドレ
インの第１領域を形成すると共に、下部電極と第１領域
とを電気的に接続させるため、これによっても製造工程
の簡略化がなされている。
（実施例） 以下この発明の一実施例を図面を参照して説明する。
第１図はこの発明の一実施例を示す工程断面図であり、
この図では左側にセル部を、また右側に周辺Tr部を示
す。また、第２図は完成したセル部の平面図であり、前
記第１図のセル部は、この第２図のＡ−Ａ線に沿つた断
面図である。
第１図はこの発明の一実施例を示す工程断面図であり、
この図では左側にセル部を、また右側に周辺Tr部を示
す。また、第２図は完成したセル部の平面図であり、前
記第１図のセル部は、この第２図のＡ−Ａ線に沿つた断
面図である。
第１図に示すように、この発明の一実施例では、ま
ず、シリコン基板31上に、選択酸化マスクとしてSiN/Si
O2の積層膜32を被着する（第１図（ａ））。
ず、シリコン基板31上に、選択酸化マスクとしてSiN/Si
O2の積層膜32を被着する（第１図（ａ））。
次に、基板31のセル部キヤパシタ形成部33および分離
酸化部34の前記積層膜32を蝕刻し、開口部35を形成す
る。そして、その開口部35を通して前記セル部キヤパシ
タ形成部33および分離酸化部34にチヤンネルストツプの
ためのイオン打ち込みを行う（第１図（ｂ））。
酸化部34の前記積層膜32を蝕刻し、開口部35を形成す
る。そして、その開口部35を通して前記セル部キヤパシ
タ形成部33および分離酸化部34にチヤンネルストツプの
ためのイオン打ち込みを行う（第１図（ｂ））。
次に、基板31上の全面に、絶縁膜またはホトレジスト
あるいはそれらの複合膜からなるエツチングマスク層36
を1000〜10000Å厚に形成し、このエツチングマスク層3
6には、基板31のセル部キヤパシタ形成部33に溝を形成
するための開口部37を形成する（第１図（ｃ））。
あるいはそれらの複合膜からなるエツチングマスク層36
を1000〜10000Å厚に形成し、このエツチングマスク層3
6には、基板31のセル部キヤパシタ形成部33に溝を形成
するための開口部37を形成する（第１図（ｃ））。
その後、前記エツチングマスク層36をマスクとしてRI
E（リアクテイブイオンエツチング）法で基板31のセル
部キヤパシタ形成部33を１〜10μｍの深さにエツチング
することにより、該セル部キヤパシタ形成部33に前記深
さの溝38を形成する。その後、エツチングマスク層36は
除去する（第１図（ｄ））。
E（リアクテイブイオンエツチング）法で基板31のセル
部キヤパシタ形成部33を１〜10μｍの深さにエツチング
することにより、該セル部キヤパシタ形成部33に前記深
さの溝38を形成する。その後、エツチングマスク層36は
除去する（第１図（ｄ））。
続いて、積層膜32をマスクとして熱酸化することによ
り、基板31の分離酸化部34に1000〜7000Å厚の分離酸化
膜39を形成すると同時に、前記溝38の内壁に、前記分離
酸化膜39と同一の比較的厚い酸化膜40を形成する（第１
図（ｅ））。
り、基板31の分離酸化部34に1000〜7000Å厚の分離酸化
膜39を形成すると同時に、前記溝38の内壁に、前記分離
酸化膜39と同一の比較的厚い酸化膜40を形成する（第１
図（ｅ））。
なお、溝38内壁の酸化膜40と分離酸化膜39は、同時で
はなく、相前後して別工程で各々異なる厚さに形成する
ことも可能である。
はなく、相前後して別工程で各々異なる厚さに形成する
ことも可能である。
次に、溝38内を含めて表面を平坦化する形で、エツチ
ングマスク層としてのホトレジスト41を基板31に塗布す
る。この時、ホトレジスト41は単層でもよいし多層でも
よい。単層ならばポジレジスト、多層ならば下層に10K
Å〜20KÅの厚いPMMA,上層にポジレジストなどが使え
る。そして、このホトレジスト41には、基板31のセル部
トランスフアTr形成部側の、溝38開口端の溝38内壁から
前記比較的厚い酸化膜40を除去するための開口部42を形
成する。そして、その開口部42を通して前記比較的厚い
酸化膜40をドライエツチングすることにより、該酸化膜
40を、基板31のセル部トランスフアTr形成部側の、溝38
開口端の溝38内壁からは除去し、該内壁部43を露出させ
る（第１図（ｆ））。
ングマスク層としてのホトレジスト41を基板31に塗布す
る。この時、ホトレジスト41は単層でもよいし多層でも
よい。単層ならばポジレジスト、多層ならば下層に10K
Å〜20KÅの厚いPMMA,上層にポジレジストなどが使え
る。そして、このホトレジスト41には、基板31のセル部
トランスフアTr形成部側の、溝38開口端の溝38内壁から
前記比較的厚い酸化膜40を除去するための開口部42を形
成する。そして、その開口部42を通して前記比較的厚い
酸化膜40をドライエツチングすることにより、該酸化膜
40を、基板31のセル部トランスフアTr形成部側の、溝38
開口端の溝38内壁からは除去し、該内壁部43を露出させ
る（第１図（ｆ））。
その後、ホトレジスト41を除去した上で、例えば導電
性ポリシリコンの被着とパターニングを行うことによ
り、前記溝38の露出内壁部43と、その溝38の内壁を覆う
前記酸化膜40の内壁にキヤパシタ下部電極44を形成す
る。さらに、この下部電極44の形成後、該下部電極44の
内壁を含む表面全体にSiN/SiO2からなるキヤパシタ誘電
体層45を被着する。さらに、この誘電体層45の被着後、
例えば導電性ポリシリコンの被着とパターニングを行う
ことにより、溝38を埋め込む形で前記キヤパシタ誘電体
層45の内側にキヤパシタ上部電極46を形成する。そし
て、この上部電極46上は絶縁膜47で覆う（第１図
（ｇ））。
性ポリシリコンの被着とパターニングを行うことによ
り、前記溝38の露出内壁部43と、その溝38の内壁を覆う
前記酸化膜40の内壁にキヤパシタ下部電極44を形成す
る。さらに、この下部電極44の形成後、該下部電極44の
内壁を含む表面全体にSiN/SiO2からなるキヤパシタ誘電
体層45を被着する。さらに、この誘電体層45の被着後、
例えば導電性ポリシリコンの被着とパターニングを行う
ことにより、溝38を埋め込む形で前記キヤパシタ誘電体
層45の内側にキヤパシタ上部電極46を形成する。そし
て、この上部電極46上は絶縁膜47で覆う（第１図
（ｇ））。
これにより、比較的厚い酸化膜40で覆われた溝38内に
は、キヤパシタ下部電極44,キヤパシタ誘電体層45およ
びキヤパシタ上部電極46からなるセル部キヤパシタ48が
形成される。このセル部キヤパシタ48の下部電極44は、
基板31のセル部トランスフアTr形成部側の溝38開口端に
おいては、該溝38の内壁（半導体基板部）に接する。
は、キヤパシタ下部電極44,キヤパシタ誘電体層45およ
びキヤパシタ上部電極46からなるセル部キヤパシタ48が
形成される。このセル部キヤパシタ48の下部電極44は、
基板31のセル部トランスフアTr形成部側の溝38開口端に
おいては、該溝38の内壁（半導体基板部）に接する。
しかる後、セル部キヤパシタ部分以外からキヤパシタ
誘電体層45を除去し、さらに積層膜32を除去する。そし
て、次に、前記誘電体層45および積層膜32の除去により
露出した基板31のセル部トランスフアTr形成部および周
辺部Tr形成部に、従来と全く同一の工程によりセル部ト
ランスフアTr49と周辺部Tr50をLDD構造で形成する（第
１図（ｈ），（ｉ））。
誘電体層45を除去し、さらに積層膜32を除去する。そし
て、次に、前記誘電体層45および積層膜32の除去により
露出した基板31のセル部トランスフアTr形成部および周
辺部Tr形成部に、従来と全く同一の工程によりセル部ト
ランスフアTr49と周辺部Tr50をLDD構造で形成する（第
１図（ｈ），（ｉ））。
この時、セル部トランスフアTr49のソース・ドレイン
拡散層51の一方は、該拡散層51の拡がりおよび、キヤパ
シタ下部電極44に導電性ポリシリコンを使用した場合は
該ポリシリコンからソース・ドレインと同型の不純物拡
散により、キヤパシタ下部電極44がシリコン基板31に接
した溝38開口端すなわち、内壁部43全域に延びて前記キ
ヤパシタ下部電極44に接触する（電気的に接続される）
ようにする。
拡散層51の一方は、該拡散層51の拡がりおよび、キヤパ
シタ下部電極44に導電性ポリシリコンを使用した場合は
該ポリシリコンからソース・ドレインと同型の不純物拡
散により、キヤパシタ下部電極44がシリコン基板31に接
した溝38開口端すなわち、内壁部43全域に延びて前記キ
ヤパシタ下部電極44に接触する（電気的に接続される）
ようにする。
しかる後、これまた従来と同様に基板31上の全面に絶
縁膜52を被着し、接触孔53をその絶縁膜52に開け（第１
図（ｉ））、さらに配線54を形成し、その上にパツシベ
ーシヨン膜55を被着する（第１図（ｊ））ことにより、
最終構造を得る。
縁膜52を被着し、接触孔53をその絶縁膜52に開け（第１
図（ｉ））、さらに配線54を形成し、その上にパツシベ
ーシヨン膜55を被着する（第１図（ｊ））ことにより、
最終構造を得る。
（発明の効果） 本発明では、第１の酸化膜と素子分離の為の第２の酸
化膜とが同一工程で形成されるため、製造工程の簡略化
がなされている。またトランジスタのソースまたはドレ
インの第１の領域を形成すると同時に下部電極と第１の
領域とを電気的に接続する為、製造工程の簡略化がなさ
れている。
化膜とが同一工程で形成されるため、製造工程の簡略化
がなされている。またトランジスタのソースまたはドレ
インの第１の領域を形成すると同時に下部電極と第１の
領域とを電気的に接続する為、製造工程の簡略化がなさ
れている。
第１図はこの発明の半導体メモリ集積回路およびその製
造方法の一実施例を示す工程断面図、第２図はこの発明
の一実施例におけるセル部の平面図、第３図は従来のMO
S型1Tr/1C半導体メモリ集積回路の製造工程断面図であ
る。 31……シリコン基板、38……溝、39……分離酸化膜、40
……酸化膜、43……内壁部、44……キヤパシタ下部電
極、45……キヤパシタ誘電体層、46……キヤパシタ上部
電極、48……セル部キヤパシタ、49……セル部トランス
フアTr、51……ソース・ドレイン拡散層。
造方法の一実施例を示す工程断面図、第２図はこの発明
の一実施例におけるセル部の平面図、第３図は従来のMO
S型1Tr/1C半導体メモリ集積回路の製造工程断面図であ
る。 31……シリコン基板、38……溝、39……分離酸化膜、40
……酸化膜、43……内壁部、44……キヤパシタ下部電
極、45……キヤパシタ誘電体層、46……キヤパシタ上部
電極、48……セル部キヤパシタ、49……セル部トランス
フアTr、51……ソース・ドレイン拡散層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５２ Ｚ
Claims (1)
- 【請求項１】半導体基板の表面に溝を形成する工程と、 前記溝の側壁を含む前記溝の内壁と、前記溝が形成され
た領域と離間した前記半導体基板の表面上に、ほぼ同じ
厚さの第１及び第２の酸化膜をそれぞれ同時に形成する
工程と、 前記溝の側壁に形成された前記第１の酸化膜の一部を除
去し、前記溝の側壁の一部を露出させる工程と、 前記露出した前記溝の側壁の一部および前記第１の酸化
膜上に不純物を含んだ下部電極を形成する工程と、 前記下部電極上に誘電体層を形成する工程と、 前記誘電体層上に上部電極を形成する工程と、 前記第２の酸化膜と前記溝との間の前記半導体基板の選
択された部分にトランジスタのソースまたはドレイン用
の不純物をイオン注入する工程と、 前記半導体基板を熱処理し、前記下部電極の不純物を前
記半導体基板中に拡散させ、かつこれと同時に、前記ト
ランジスタのソースまたはドレイン用の不純物を拡散さ
せることによって、前記トランジスタのソースまたはド
レインの第１領域を形成すると共に、前記下部電極と前
記第１領域とを電気的に接続させる工程とを有すること
を特徴とする半導体メモリの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249436A JPH0810755B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリの製造方法 |
| US07/281,998 US4921816A (en) | 1986-10-22 | 1988-12-09 | Method of making a trench dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249436A JPH0810755B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリの製造方法 |
Publications (2)
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|---|---|
| JPS63104371A JPS63104371A (ja) | 1988-05-09 |
| JPH0810755B2 true JPH0810755B2 (ja) | 1996-01-31 |
Family
ID=17192939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249436A Expired - Lifetime JPH0810755B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体メモリの製造方法 |
Country Status (2)
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| JP (1) | JPH0810755B2 (ja) |
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-
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-
1988
- 1988-12-09 US US07/281,998 patent/US4921816A/en not_active Expired - Lifetime
Also Published As
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|---|---|---|---|
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