JP3161354B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、１つのトランジスタと１つのキャパシタから
なるメモリセルを有するダイナミックランダムアクセス
メモリのメモリセル構造および製造方法に関する。
し、特に、１つのトランジスタと１つのキャパシタから
なるメモリセルを有するダイナミックランダムアクセス
メモリのメモリセル構造および製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリの
メモリセルは、１つのトランジスタと１つのキャパシタ
の構成が開発されて以来、回路構成による単純化、及び
省面積化が困難となるに至り、このため、デバイスプロ
セスによるキャパシタ構造の３次元化、及びコンタクト
配線間のセルフアライン化、配線の多層化による省面積
化が図られてきた。この間、メモリセルの構造は、例え
ば図４８に示すように、半導体基板５０１上にＭＯＳト
ランジスタのゲート電極５０５とキャパシタの電荷保持
電極の対極５０９を形成する平面キャパシタ構造から、
図４９に示すように、半導体基板６０１上にＭＯＳトラ
ンジスタのゲート電極６０５とキャパシタの電荷保持電
極の対極６０３以外に半導体基板６０１に穴、すなわち
トレンチ６０４を掘り、穴の表面をキャパシタ電荷保持
電極、すなわち容量形成拡散層６０７とするトレンチキ
ャパシタ構造と、あるいは図５０に示すように、半導体
基板７０１上にＭＯＳトランジスタのゲート電極７０２
とキャパシタの電荷保持電極の対極７０９以外に基板に
キャパシタの電荷保持電極７１１、すなわちスタック電
極７１１を形成するスタック構造と、に、大きく分かれ
た。
メモリセルは、１つのトランジスタと１つのキャパシタ
の構成が開発されて以来、回路構成による単純化、及び
省面積化が困難となるに至り、このため、デバイスプロ
セスによるキャパシタ構造の３次元化、及びコンタクト
配線間のセルフアライン化、配線の多層化による省面積
化が図られてきた。この間、メモリセルの構造は、例え
ば図４８に示すように、半導体基板５０１上にＭＯＳト
ランジスタのゲート電極５０５とキャパシタの電荷保持
電極の対極５０９を形成する平面キャパシタ構造から、
図４９に示すように、半導体基板６０１上にＭＯＳトラ
ンジスタのゲート電極６０５とキャパシタの電荷保持電
極の対極６０３以外に半導体基板６０１に穴、すなわち
トレンチ６０４を掘り、穴の表面をキャパシタ電荷保持
電極、すなわち容量形成拡散層６０７とするトレンチキ
ャパシタ構造と、あるいは図５０に示すように、半導体
基板７０１上にＭＯＳトランジスタのゲート電極７０２
とキャパシタの電荷保持電極の対極７０９以外に基板に
キャパシタの電荷保持電極７１１、すなわちスタック電
極７１１を形成するスタック構造と、に、大きく分かれ
た。
【０００３】なお、図４８において、５０２は素子分離
酸化膜、５０３は能動領域、５０６はゲート酸化膜、５
０７は容量形成拡散層、５０８はビット線接続拡散層、
５１０は容量絶縁膜、５１３はビット線、５１５は接続
孔である。また、図４９において、６０２は素子分離酸
化膜、６０６はゲート酸化膜、６０８はビット線接続拡
散層、６０９は電荷保持電極の対極、６１０は容量絶縁
膜、６１３はビット線、６１５は接続孔である。さら
に、図５０において、７０３は能動領域、７０４はトレ
ンチ、７０５はゲート電極、７０６はゲート酸化膜、７
０７は容量形成拡散層、７０８はビット線接続拡散層、
７１０は容量絶縁膜、７１３はビット線、７１４、７１
５は接続孔である。
酸化膜、５０３は能動領域、５０６はゲート酸化膜、５
０７は容量形成拡散層、５０８はビット線接続拡散層、
５１０は容量絶縁膜、５１３はビット線、５１５は接続
孔である。また、図４９において、６０２は素子分離酸
化膜、６０６はゲート酸化膜、６０８はビット線接続拡
散層、６０９は電荷保持電極の対極、６１０は容量絶縁
膜、６１３はビット線、６１５は接続孔である。さら
に、図５０において、７０３は能動領域、７０４はトレ
ンチ、７０５はゲート電極、７０６はゲート酸化膜、７
０７は容量形成拡散層、７０８はビット線接続拡散層、
７１０は容量絶縁膜、７１３はビット線、７１４、７１
５は接続孔である。
【０００４】そしてトレンチキャパシタ構造は、さら
に、図４９に示すように、基板をキャパシタの電荷保持
電極とする方式と、図５１に示すように、基板８０１を
キャパシタの電荷保持電極の対極とする方式に分かれ
た。なお、図５１において、８０２は素子分離酸化膜、
８０３は能動領域、８０４はトレンチ、８０５はゲート
電極、８０６はゲート酸化膜、８０７は容量形成拡散
層、８０８はビット線接続拡散層、８０９は電荷保持電
極、８１０は容量絶縁膜、８１３はビット線、８１４、
８１５は接続孔である。
に、図４９に示すように、基板をキャパシタの電荷保持
電極とする方式と、図５１に示すように、基板８０１を
キャパシタの電荷保持電極の対極とする方式に分かれ
た。なお、図５１において、８０２は素子分離酸化膜、
８０３は能動領域、８０４はトレンチ、８０５はゲート
電極、８０６はゲート酸化膜、８０７は容量形成拡散
層、８０８はビット線接続拡散層、８０９は電荷保持電
極、８１０は容量絶縁膜、８１３はビット線、８１４、
８１５は接続孔である。
【０００５】また、スタック構造は、図４８に示すよう
に、ワード線すなわち、ゲート電極７０２の上にスタッ
ク電極７０４を形成するワード線上スタック電極方式か
ら、図５０に示すように、ワード線（ゲート電極７０
２）、ビット線７０５の上にスタック電極７０４、電荷
保持電極の対極７０３からなるキャパシタを形成するビ
ット線上スタック電極構造に発展した。
に、ワード線すなわち、ゲート電極７０２の上にスタッ
ク電極７０４を形成するワード線上スタック電極方式か
ら、図５０に示すように、ワード線（ゲート電極７０
２）、ビット線７０５の上にスタック電極７０４、電荷
保持電極の対極７０３からなるキャパシタを形成するビ
ット線上スタック電極構造に発展した。
【０００６】
【発明が解決しようとする課題】最近では、システムの
高速化によりマイクロプロセッサーやゲートアレイなど
のロジックデバイスとメモリデバイス間のデータ転送速
度を上げる要求が強くなってきているが、チップ間のデ
ータ転送速度を上げるためには、専用の入出力回路、専
用ボードが必要になるほか、入出力回路部分での消費電
力の増大、専用ボード、パッケージのためのコスト増大
が生じ、ロジックデバイスとメモリデバイスとを１つの
チップ上に載せることが必要になってきている。
高速化によりマイクロプロセッサーやゲートアレイなど
のロジックデバイスとメモリデバイス間のデータ転送速
度を上げる要求が強くなってきているが、チップ間のデ
ータ転送速度を上げるためには、専用の入出力回路、専
用ボードが必要になるほか、入出力回路部分での消費電
力の増大、専用ボード、パッケージのためのコスト増大
が生じ、ロジックデバイスとメモリデバイスとを１つの
チップ上に載せることが必要になってきている。
【０００７】このとき、ロジックデバイスの製造工程
が、基本的に、ＣＭＯＳトランジスタの製造工程で十分
であるのに比較して、メモリデバイスの製造工程が、基
本的にＣＭＯＳトランジスタの製造工程に三次元のキャ
パシタの製造工程が必要である。
が、基本的に、ＣＭＯＳトランジスタの製造工程で十分
であるのに比較して、メモリデバイスの製造工程が、基
本的にＣＭＯＳトランジスタの製造工程に三次元のキャ
パシタの製造工程が必要である。
【０００８】従って、ロジックデバイスの領域に対し、
三次元のキャパシタの製造工程が全く余分な工程となる
ので、１つのチップのコストが、ロジックデバイス単独
のチップとダイナミックランダムアクセスメモリデバイ
ス単独のチップより高価なものとなった。
三次元のキャパシタの製造工程が全く余分な工程となる
ので、１つのチップのコストが、ロジックデバイス単独
のチップとダイナミックランダムアクセスメモリデバイ
ス単独のチップより高価なものとなった。
【０００９】さらに、スタック構造のメモリセルの場
合、図４８、及び図５０に示すように、ＭＯＳトランジ
スタのゲート電極形成後に、スタック電極７０４、電荷
保持電極の対極７０３からなるキャパシタを形成するた
め、ＭＯＳトランジスタの形成後の熱処理量が増加し、
ＭＯＳトランジスタの特性劣化の原因となっていた。
合、図４８、及び図５０に示すように、ＭＯＳトランジ
スタのゲート電極形成後に、スタック電極７０４、電荷
保持電極の対極７０３からなるキャパシタを形成するた
め、ＭＯＳトランジスタの形成後の熱処理量が増加し、
ＭＯＳトランジスタの特性劣化の原因となっていた。
【００１０】また、トレンチキャパシタ構造において
は、ゲート電極形成前にキャパシタ構造を作るので、Ｍ
ＯＳトランジスタの特性劣化といった問題点は生じにく
いが、キャパシタ用の電極、容量絶縁膜をロジックデバ
イスプロセス以外に形成するため、工程数、コストの増
大は、回避できなかった。
は、ゲート電極形成前にキャパシタ構造を作るので、Ｍ
ＯＳトランジスタの特性劣化といった問題点は生じにく
いが、キャパシタ用の電極、容量絶縁膜をロジックデバ
イスプロセス以外に形成するため、工程数、コストの増
大は、回避できなかった。
【００１１】これらの問題点を解決するために、キャパ
シタ用絶縁膜とトランジスタ用絶縁膜を共用し、キャパ
シタの電極とトランジスタの電極を共用することによ
り、ＣＭＯＳトランジスタの製造工程でダイナミックラ
ンダムアクセスメモリデバイスを製造する方式が提案さ
れた（例えば文献、「ＩＳＳＣＣ９６ ＦＰ１６．１」
参照）。しかし、１つの方式は、キャパシタが平面構造
であるため、メモリセル面積が大きくなりすぎた。もう
１つの方式は、同じくキャパシタの電極とトランジスタ
の電極を共用する方式であるが、トランジスタ用絶縁膜
を形成するまえに、キャパシタ形成予定領域の基板にト
レンチを掘り、穴の表面をキャパシタの電荷保持電極と
するトレンチキャパシタ構造であった（例えば特開平１
−２３１３６３号公報参照）。
シタ用絶縁膜とトランジスタ用絶縁膜を共用し、キャパ
シタの電極とトランジスタの電極を共用することによ
り、ＣＭＯＳトランジスタの製造工程でダイナミックラ
ンダムアクセスメモリデバイスを製造する方式が提案さ
れた（例えば文献、「ＩＳＳＣＣ９６ ＦＰ１６．１」
参照）。しかし、１つの方式は、キャパシタが平面構造
であるため、メモリセル面積が大きくなりすぎた。もう
１つの方式は、同じくキャパシタの電極とトランジスタ
の電極を共用する方式であるが、トランジスタ用絶縁膜
を形成するまえに、キャパシタ形成予定領域の基板にト
レンチを掘り、穴の表面をキャパシタの電荷保持電極と
するトレンチキャパシタ構造であった（例えば特開平１
−２３１３６３号公報参照）。
【００１２】この方式では、トレンチを採用した分だ
け、キャパシタ部分の面積が小さくなったものの、トラ
ンジスタの電極とキャパシタの電荷保持電極の対極が同
じ配線層でできているため、リソグラフィーなどの加工
精度の分の分離幅を確保しているため、キャパシタ用絶
縁膜とトランジスタ用絶縁膜を共用しないタイプのトレ
ンチキャパシタ構造のメモリセルよりセルサイズが大き
くなった。また、穴の表面をキャパシタの電荷保持電極
とするため、電極の表面積に比例して半導体基板と電荷
保持電極との間の接合面積が増え、これによるチップの
データ保持特性が悪くなるほか、ソフトエラー特性も悪
くなった。
け、キャパシタ部分の面積が小さくなったものの、トラ
ンジスタの電極とキャパシタの電荷保持電極の対極が同
じ配線層でできているため、リソグラフィーなどの加工
精度の分の分離幅を確保しているため、キャパシタ用絶
縁膜とトランジスタ用絶縁膜を共用しないタイプのトレ
ンチキャパシタ構造のメモリセルよりセルサイズが大き
くなった。また、穴の表面をキャパシタの電荷保持電極
とするため、電極の表面積に比例して半導体基板と電荷
保持電極との間の接合面積が増え、これによるチップの
データ保持特性が悪くなるほか、ソフトエラー特性も悪
くなった。
【００１３】一方、基板をキャパシタの電荷保持電極の
対極とする方式のトレンチキャパシタ構造においては、
基板表面を電荷保持電極の対極とするため、トランジス
タの容量保持電極と接続する拡散領域に直接トレンチを
形成すると、容量保持電極と接続する拡散領域と容量対
極の基板との分離領域の寄生素子の影響を抑制すること
が困難であった。
対極とする方式のトレンチキャパシタ構造においては、
基板表面を電荷保持電極の対極とするため、トランジス
タの容量保持電極と接続する拡散領域に直接トレンチを
形成すると、容量保持電極と接続する拡散領域と容量対
極の基板との分離領域の寄生素子の影響を抑制すること
が困難であった。
【００１４】このほか、ダイナミックランダムアクセス
メモリデバイスでは、内部降圧回路、昇圧回路、基板電
位発生回路などを通常有しているが、ロジックデバイス
においても、スタンバイ時のリーク電流の削減のための
トランジスタのしきい値の制御のための内部降圧回路、
昇圧回路、基板電位発生回路が必要とされている。
メモリデバイスでは、内部降圧回路、昇圧回路、基板電
位発生回路などを通常有しているが、ロジックデバイス
においても、スタンバイ時のリーク電流の削減のための
トランジスタのしきい値の制御のための内部降圧回路、
昇圧回路、基板電位発生回路が必要とされている。
【００１５】このような電位発生回路では、補償容量素
子が必須であるが、ダイナミックランダムアクセスメモ
リデバイスでは、ゲート電極を通常利用していたため、
チップ内で大きな面積を占めるといった問題点があっ
た。
子が必須であるが、ダイナミックランダムアクセスメモ
リデバイスでは、ゲート電極を通常利用していたため、
チップ内で大きな面積を占めるといった問題点があっ
た。
【００１６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリセル特有
の工程を極力減らすと共に、セルサイズの縮小、及び耐
ソフトエラーを実現する半導体装置及び半導体装置の製
造方法を提供することにある。
てなされたものであって、その目的は、メモリセル特有
の工程を極力減らすと共に、セルサイズの縮小、及び耐
ソフトエラーを実現する半導体装置及び半導体装置の製
造方法を提供することにある。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明の半導体装置は、一つのトランジスタ
と一つのキャパシタからなるメモリセルを複数有するダ
イナミックランダムアクセスメモリを備えた半導体装置
において、前記トランジスタのゲート酸化膜と、前記キ
ャパシタの容量絶縁膜と、が同じ絶縁膜層からなり、前
記トランジスタのゲート電極と、前記キャパシタの電荷
保持電極と、が、同じ導電体層を、所望の形状に不要部
分を除去してなる電極からなり、前記キャパシタの電荷
保持電極の対極が、半導体基板表面の窪みすなわちトレ
ンチから、なることを特徴とする。
め、本願第１発明の半導体装置は、一つのトランジスタ
と一つのキャパシタからなるメモリセルを複数有するダ
イナミックランダムアクセスメモリを備えた半導体装置
において、前記トランジスタのゲート酸化膜と、前記キ
ャパシタの容量絶縁膜と、が同じ絶縁膜層からなり、前
記トランジスタのゲート電極と、前記キャパシタの電荷
保持電極と、が、同じ導電体層を、所望の形状に不要部
分を除去してなる電極からなり、前記キャパシタの電荷
保持電極の対極が、半導体基板表面の窪みすなわちトレ
ンチから、なることを特徴とする。
【００１８】また本願第２発明の半導体装置は、上記本
願第１発明の半導体装置において、前記ダイナミックラ
ンダムアクセスメモリのトランジスタを形成するための
半導体基板表面の能動領域を複数有し、前記能動領域を
分離するための絶縁膜で被覆された領域を有し、前記ト
レンチが、前記能動領域を分離するための前記絶縁膜で
被覆された領域において、前記能動領域を分離するため
の絶縁膜を、前記能動領域以外に開口して形成されてい
る、ことを特徴とする。
願第１発明の半導体装置において、前記ダイナミックラ
ンダムアクセスメモリのトランジスタを形成するための
半導体基板表面の能動領域を複数有し、前記能動領域を
分離するための絶縁膜で被覆された領域を有し、前記ト
レンチが、前記能動領域を分離するための前記絶縁膜で
被覆された領域において、前記能動領域を分離するため
の絶縁膜を、前記能動領域以外に開口して形成されてい
る、ことを特徴とする。
【００１９】さらに、本願第３発明の半導体装置は、上
記本願第１又は第２発明の半導体装置において、前記ト
レンチの形成位置が、隣り合うゲート電極の間に位置
し、ゲート電極と同じ導電膜で形成されたキャパシタの
電荷保持電極の一部または全体が、前記トレンチに埋設
されている、ことを特徴とする。
記本願第１又は第２発明の半導体装置において、前記ト
レンチの形成位置が、隣り合うゲート電極の間に位置
し、ゲート電極と同じ導電膜で形成されたキャパシタの
電荷保持電極の一部または全体が、前記トレンチに埋設
されている、ことを特徴とする。
【００２０】そして、本願第４発明の半導体装置におい
ては、上記本願第１〜第３発明の半導体装置のいずれか
一において、ゲート電極のチャネル幅方向に隣り合う能
動領域が、隣り合うゲート電極間の距離分ずつずれる配
置とされており、前記トレンチが前記能動領域の長辺方
向から９０度ずれた方向に配置されている、ことを特徴
とする。
ては、上記本願第１〜第３発明の半導体装置のいずれか
一において、ゲート電極のチャネル幅方向に隣り合う能
動領域が、隣り合うゲート電極間の距離分ずつずれる配
置とされており、前記トレンチが前記能動領域の長辺方
向から９０度ずれた方向に配置されている、ことを特徴
とする。
【００２１】また、本願第５発明の半導体装置は、上記
本願第３又は第４発明の半導体装置において、前記トレ
ンチに埋設された電荷保持電極と、前記トランジスタが
形成されている能動領域の容量接続部分と、を選択成長
させた導電体の側方成長で接続したことを特徴とする。
本願第３又は第４発明の半導体装置において、前記トレ
ンチに埋設された電荷保持電極と、前記トランジスタが
形成されている能動領域の容量接続部分と、を選択成長
させた導電体の側方成長で接続したことを特徴とする。
【００２２】本願第６発明の半導体装置は、上記本願第
３又は第４発明の半導体装置において、前記トレンチに
埋設された電荷保持電極と、前記トランジスタが形成さ
れている能動領域の容量接続部分と、を、選択成長させ
たシリコンからなる導電体の側方成長及び該導電体のサ
リサイド化による側方成長により、接続したことを特徴
とする。
３又は第４発明の半導体装置において、前記トレンチに
埋設された電荷保持電極と、前記トランジスタが形成さ
れている能動領域の容量接続部分と、を、選択成長させ
たシリコンからなる導電体の側方成長及び該導電体のサ
リサイド化による側方成長により、接続したことを特徴
とする。
【００２３】本願第７発明の半導体装置は、上記本願第
３又は第４発明の半導体装置において、前記トレンチに
埋設されたの電荷保持電極と、前記トランジスタが形成
されている能動領域の容量接続部分と、を、選択成長さ
せたシリコンからなる導電体の側方成長及び該導電体の
サリサイド化による側方成長により、接続したことを特
徴とする。
３又は第４発明の半導体装置において、前記トレンチに
埋設されたの電荷保持電極と、前記トランジスタが形成
されている能動領域の容量接続部分と、を、選択成長さ
せたシリコンからなる導電体の側方成長及び該導電体の
サリサイド化による側方成長により、接続したことを特
徴とする。
【００２４】本願第８発明の半導体装置は、上記本願第
１乃至第７発明の半導体装置のいずれか一において、前
記トランジスタを形成する能動領域が、半導体基板と
は、基板分離酸化珪素膜で分離されている、ことを特徴
とする。
１乃至第７発明の半導体装置のいずれか一において、前
記トランジスタを形成する能動領域が、半導体基板と
は、基板分離酸化珪素膜で分離されている、ことを特徴
とする。
【００２５】本願第９発明の半導体装置は、上記本願第
１乃至第８発明の半導体装置のいずれか一において、前
記トレンチが、メモリセルアレイ領域以外の領域におい
ても形成され、容量素子として使用される、ことを特徴
とする。
１乃至第８発明の半導体装置のいずれか一において、前
記トレンチが、メモリセルアレイ領域以外の領域におい
ても形成され、容量素子として使用される、ことを特徴
とする。
【００２６】また、本発明の半導体装置の製造方法は、
一つのトランジスタと一つのキャパシタからなるメモリ
セルを複数有するダイナミックランダムアクセスメモリ
を備えた半導体装置の製造方法において、前記トランジ
スタのゲート酸化膜と前記キャパシタの容量絶縁膜とを
同一の酸化膜形成工程で形成すると共に、前記トランジ
スタのゲート電極と前記キャパシタの電荷保持電極と
を、同じ導電体層を所望の形状に不要部分を除去してな
る同一の電極形成工程で形成し、前記キャパシタの電荷
保持電極を前記導電側に配し、前記電荷保持電極の対極
を半導体基板表面の窪み、すなわちトレンチとした、こ
とを特徴とする。
一つのトランジスタと一つのキャパシタからなるメモリ
セルを複数有するダイナミックランダムアクセスメモリ
を備えた半導体装置の製造方法において、前記トランジ
スタのゲート酸化膜と前記キャパシタの容量絶縁膜とを
同一の酸化膜形成工程で形成すると共に、前記トランジ
スタのゲート電極と前記キャパシタの電荷保持電極と
を、同じ導電体層を所望の形状に不要部分を除去してな
る同一の電極形成工程で形成し、前記キャパシタの電荷
保持電極を前記導電側に配し、前記電荷保持電極の対極
を半導体基板表面の窪み、すなわちトレンチとした、こ
とを特徴とする。
【００２７】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて説明する。本発明の半導体装置は、その好ましい実
施の形態において、一つのトランジスタと一つのキャパ
シタからなるメモリセルを複数有するダイナミックラン
ダムアクセスメモリを備えた半導体装置において、トラ
ンジスタのゲート酸化膜（図２の１０６）とキャパシタ
の容量絶縁膜（図２の１１０）が同じ酸化膜形成工程に
よって形成された絶縁膜層からなり、トランジスタのゲ
ート電極（図２の１０５）と、キャパシタの電荷保持電
極（図２の１０９）とが、同じ電極形成工程によって形
成され、キャパシタの電荷保持電極の対極は、半導体基
板表面に設けられたトレンチから、なる。
いて説明する。本発明の半導体装置は、その好ましい実
施の形態において、一つのトランジスタと一つのキャパ
シタからなるメモリセルを複数有するダイナミックラン
ダムアクセスメモリを備えた半導体装置において、トラ
ンジスタのゲート酸化膜（図２の１０６）とキャパシタ
の容量絶縁膜（図２の１１０）が同じ酸化膜形成工程に
よって形成された絶縁膜層からなり、トランジスタのゲ
ート電極（図２の１０５）と、キャパシタの電荷保持電
極（図２の１０９）とが、同じ電極形成工程によって形
成され、キャパシタの電荷保持電極の対極は、半導体基
板表面に設けられたトレンチから、なる。
【００２８】そして、本発明は、そのトレンチの形成位
置が、隣り合うゲート電極の間に位置し、ゲート電極と
同じ導電膜で形成されたキャパシタの電荷保持電極の一
部または全体が、前記トレンチに埋設されている（例え
ば図１２参照）。
置が、隣り合うゲート電極の間に位置し、ゲート電極と
同じ導電膜で形成されたキャパシタの電荷保持電極の一
部または全体が、前記トレンチに埋設されている（例え
ば図１２参照）。
【００２９】また、本発明は、その好ましい実施の形態
の形態において、容量電極接続局所配線（例えば図１８
の３１１）とビット線接続局所配線（例えば図１８の３
１２）が、同じ配線形成工程によって形成し、ワード線
方向に隣りあう能動領域（例えば図１６、図１８の３０
３）が、ゲート電極（ワード線）（図１６の３０５）一
本分ずつずれる配置にすることにより、通過ワード線間
の分離酸化膜（図１６の３０２）の領域が、能動領域の
容量形成拡散層（図１８の３０７）のＺ−Ｚ′方向の隣
に配置され、この通過ワード線間の分離酸化膜領域に、
トレンチ（図１７、図１８の３０４）が配置でき、能動
領域の長辺方向から９０度ずれた方向、すなわち、Ｚ−
Ｚ′方向に配置できる（図１５参照）。
の形態において、容量電極接続局所配線（例えば図１８
の３１１）とビット線接続局所配線（例えば図１８の３
１２）が、同じ配線形成工程によって形成し、ワード線
方向に隣りあう能動領域（例えば図１６、図１８の３０
３）が、ゲート電極（ワード線）（図１６の３０５）一
本分ずつずれる配置にすることにより、通過ワード線間
の分離酸化膜（図１６の３０２）の領域が、能動領域の
容量形成拡散層（図１８の３０７）のＺ−Ｚ′方向の隣
に配置され、この通過ワード線間の分離酸化膜領域に、
トレンチ（図１７、図１８の３０４）が配置でき、能動
領域の長辺方向から９０度ずれた方向、すなわち、Ｚ−
Ｚ′方向に配置できる（図１５参照）。
【００３０】また、電荷保持電極のパターンが無く、ト
レンチ（図１７の３０４）が、両側のゲート電極に対し
て、それぞれゲート電極の最小分離間隔の１／４程度に
まで近い位置まで近づけて配置することで、トレンチの
開口工程のみの追加で信頼性が高く、省面積のメモリセ
ルを提供することができる。本発明の実施の形態につい
て更に詳細に説明すべく、以下では、本発明の実施例に
ついて図面を参照して詳細に説明する。
レンチ（図１７の３０４）が、両側のゲート電極に対し
て、それぞれゲート電極の最小分離間隔の１／４程度に
まで近い位置まで近づけて配置することで、トレンチの
開口工程のみの追加で信頼性が高く、省面積のメモリセ
ルを提供することができる。本発明の実施の形態につい
て更に詳細に説明すべく、以下では、本発明の実施例に
ついて図面を参照して詳細に説明する。
【００３１】
【実施例１】まず、本発明の半導体記憶装置の第１の実
施例について説明する。図１は、本発明の半導体記憶装
置の第１の実施例を説明するための平面図である。図２
は、本発明の第１の実施例を説明するための断面図であ
り、図１のＸ−Ｘ′線に沿った断面を示す図である。
施例について説明する。図１は、本発明の半導体記憶装
置の第１の実施例を説明するための平面図である。図２
は、本発明の第１の実施例を説明するための断面図であ
り、図１のＸ−Ｘ′線に沿った断面を示す図である。
【００３２】図１及び図２を参照して、１０１は、半導
体基板、１０２は、分離酸化膜いわゆる選択酸化膜、１
０３は、能動領域すなわち半導体基板１０１の表面で選
択酸化膜１０２に覆われていない領域である。１０４
は、トレンチであり、このトレンチ１０４内部の半導体
基板１０１の表面が電荷保持電極の対極になる。１０５
は、ゲート電極であり、ワード線を兼ねる。このゲート
電極１０５と能動領域１０３の間には、ゲート酸化膜１
０６が存在する。１０７は、容量形成拡散層、１０８
は、ビット線接続拡散層である。１０９は、電荷保持電
極である。電荷保持電極１０９とトレンチ１０４内部の
半導体基板１０１表面との間には、容量絶縁膜１１０が
存在する。１１１は、容量電極接続局所配線で、１１２
は、ビット線接続局所配線である。１１３は、ビット線
である。
体基板、１０２は、分離酸化膜いわゆる選択酸化膜、１
０３は、能動領域すなわち半導体基板１０１の表面で選
択酸化膜１０２に覆われていない領域である。１０４
は、トレンチであり、このトレンチ１０４内部の半導体
基板１０１の表面が電荷保持電極の対極になる。１０５
は、ゲート電極であり、ワード線を兼ねる。このゲート
電極１０５と能動領域１０３の間には、ゲート酸化膜１
０６が存在する。１０７は、容量形成拡散層、１０８
は、ビット線接続拡散層である。１０９は、電荷保持電
極である。電荷保持電極１０９とトレンチ１０４内部の
半導体基板１０１表面との間には、容量絶縁膜１１０が
存在する。１１１は、容量電極接続局所配線で、１１２
は、ビット線接続局所配線である。１１３は、ビット線
である。
【００３３】容量電極接続局所配線１１１は、容量形成
拡散層１０７と電荷保持電極１０９とを接続孔１１４を
介して接続する。ビット線接続局所配線１１２は、ビッ
ト線接続拡散層１０８とビット線１１３とを接続孔１１
５、接続孔１１６を介して接続する。
拡散層１０７と電荷保持電極１０９とを接続孔１１４を
介して接続する。ビット線接続局所配線１１２は、ビッ
ト線接続拡散層１０８とビット線１１３とを接続孔１１
５、接続孔１１６を介して接続する。
【００３４】本実施例では、ゲート酸化膜１０６と容量
絶縁膜１１０とが、同じ酸化膜形成工程によって形成さ
れ、ゲート電極１０５と電荷保持電極１０９とが同じ電
極形成工程によって形成される、ことを特徴としてい
る。
絶縁膜１１０とが、同じ酸化膜形成工程によって形成さ
れ、ゲート電極１０５と電荷保持電極１０９とが同じ電
極形成工程によって形成される、ことを特徴としてい
る。
【００３５】また、同様に、容量電極接続局所配線１１
１とビット線接続局所配線１１２とが、同じ配線形成工
程によって形成される。
１とビット線接続局所配線１１２とが、同じ配線形成工
程によって形成される。
【００３６】本実施例における工程の共通化について、
その製造方法によって確認する。
その製造方法によって確認する。
【００３７】図３乃至図１０は、本実施例に係る半導体
記憶装置の製造工程の工程順に説明するための断面図で
ある。図３乃至図１０を参照して、本実施例に係る半導
体記憶装置の製造方法について以下に説明する。
記憶装置の製造工程の工程順に説明するための断面図で
ある。図３乃至図１０を参照して、本実施例に係る半導
体記憶装置の製造方法について以下に説明する。
【００３８】まず、図３に示すように、半導体基板１０
１上に分離酸化膜１０２、能動領域１０３を形成したの
ち、トレンチ１０４形成用リソグラフィーのフォトレジ
スト１２１を形成し、次に、図４に示すように、異方性
エッチングにより、分離酸化膜１０２の一部と半導体基
板１０１の一部を所望の深さまで除去する。
１上に分離酸化膜１０２、能動領域１０３を形成したの
ち、トレンチ１０４形成用リソグラフィーのフォトレジ
スト１２１を形成し、次に、図４に示すように、異方性
エッチングにより、分離酸化膜１０２の一部と半導体基
板１０１の一部を所望の深さまで除去する。
【００３９】次にフォトレジスト１２１を除去し、適当
な洗浄工程の後、熱酸化法または、化学的気相成長法に
より酸化珪素膜１２２を形成し、次に多結晶シリコン及
び金属シリサイドの二層構成からなる導電膜１２３を形
成し、図５に示すように、フォトリソグラフィーにより
ゲート電極１０５、電荷保持電極１０９のパターンを有
するフォトレジスト１２４を形成する。
な洗浄工程の後、熱酸化法または、化学的気相成長法に
より酸化珪素膜１２２を形成し、次に多結晶シリコン及
び金属シリサイドの二層構成からなる導電膜１２３を形
成し、図５に示すように、フォトリソグラフィーにより
ゲート電極１０５、電荷保持電極１０９のパターンを有
するフォトレジスト１２４を形成する。
【００４０】次に異方性エッチングにより、導電膜１２
３の不要部分を除去し、図６に示すように、ゲート電極
１０５、電荷保持電極１０９を形成する。このとき、ゲ
ート電極１０５の下の酸化珪素膜１２２が、ゲート酸化
膜１０６となり、電荷保持電極１０９の下の酸化珪素膜
１２２が、容量絶縁膜１１０になる。
３の不要部分を除去し、図６に示すように、ゲート電極
１０５、電荷保持電極１０９を形成する。このとき、ゲ
ート電極１０５の下の酸化珪素膜１２２が、ゲート酸化
膜１０６となり、電荷保持電極１０９の下の酸化珪素膜
１２２が、容量絶縁膜１１０になる。
【００４１】次にフォトレジスト１２４を除去し、適当
な洗浄工程及び、イオン注入による不純物導入工程によ
り、容量形成拡散層１０７、ビット線接続拡散層１０８
を形成後、層間絶縁膜１２５を形成し、図７に示すよう
に、フォトリソグラフィーにより、接続孔１１４、接続
孔１１５のパターンを有するフォトレジスト１２６を形
成する。
な洗浄工程及び、イオン注入による不純物導入工程によ
り、容量形成拡散層１０７、ビット線接続拡散層１０８
を形成後、層間絶縁膜１２５を形成し、図７に示すよう
に、フォトリソグラフィーにより、接続孔１１４、接続
孔１１５のパターンを有するフォトレジスト１２６を形
成する。
【００４２】次に異方性エッチングにより、層間絶縁膜
１２５の不要部分を除去し、次に主としてアルミニウム
からなる導電層１２７を形成し、図８に示すように、フ
ォトリソグラフィーにより容量電極接続局所配線１１
１、ビット線接続局所配線１１２のパターンを有するフ
ォトレジスト１２８を形成する。
１２５の不要部分を除去し、次に主としてアルミニウム
からなる導電層１２７を形成し、図８に示すように、フ
ォトリソグラフィーにより容量電極接続局所配線１１
１、ビット線接続局所配線１１２のパターンを有するフ
ォトレジスト１２８を形成する。
【００４３】次に異方性エッチングにより、導電膜１２
７の不要部分を除去し、容量電極接続局所配線１１１、
ビット線接続局所配線１１２を形成し、さらにフォトレ
ジスト１２７を除去し、適当な洗浄工程の後、層間絶縁
膜１２９を形成し、図９に示すように、フォトリソグラ
フィーにより接続孔１１６のパターンを有するフォトレ
ジスト１３０を形成する。
７の不要部分を除去し、容量電極接続局所配線１１１、
ビット線接続局所配線１１２を形成し、さらにフォトレ
ジスト１２７を除去し、適当な洗浄工程の後、層間絶縁
膜１２９を形成し、図９に示すように、フォトリソグラ
フィーにより接続孔１１６のパターンを有するフォトレ
ジスト１３０を形成する。
【００４４】次に異方性エッチングにより、層間絶縁膜
１２９の不要部分を除去し、次に主としてアルミニウム
からなる導電膜１３１を形成し、図１０に示すように、
フォトリソグラフィによりビット線１１３のパターンを
有するフォトレジスト１３２を形成する。
１２９の不要部分を除去し、次に主としてアルミニウム
からなる導電膜１３１を形成し、図１０に示すように、
フォトリソグラフィによりビット線１１３のパターンを
有するフォトレジスト１３２を形成する。
【００４５】次に異方性エッチングにより、層間絶縁膜
１２９の不要部分を除去し、次に主としてアルミニウム
からなる導電膜１３１を形成し、図１０に示すように、
フォトリソグラフィーによりビット線１１３のパターン
を有するフォトレジスト１３２を形成する。
１２９の不要部分を除去し、次に主としてアルミニウム
からなる導電膜１３１を形成し、図１０に示すように、
フォトリソグラフィーによりビット線１１３のパターン
を有するフォトレジスト１３２を形成する。
【００４６】次に異方性エッチングにより、導電膜１２
６の不要部分を除去し、ビット線１１３を形成すること
で、図１、及び図２に示したメモリセルの構造が完成す
る。
６の不要部分を除去し、ビット線１１３を形成すること
で、図１、及び図２に示したメモリセルの構造が完成す
る。
【００４７】また、図１及び図２においては、図面が煩
雑になることをさけるため、図３から図１０において示
した層間絶縁膜に関する参照番号は省略されている。ま
た、図３から図１０までの製造工程の説明においても、
不純物導入のために必要なことが自明の工程、層間絶縁
膜の平坦化の工程、などは、種々の組み合わせがあり、
また、公知の手法の中から所望の手法を採用し得る、と
共に、本発明は、これらの手法を特に限定するものでな
いことから、説明を省略している。このほか、各導電
膜、絶縁膜の膜厚、配線の寸法に関しても、ダイナミッ
クランダムアクセスメモリ構造で用いられている公知の
ものを用いて製造可能であることから、特定の数値は、
省略している。
雑になることをさけるため、図３から図１０において示
した層間絶縁膜に関する参照番号は省略されている。ま
た、図３から図１０までの製造工程の説明においても、
不純物導入のために必要なことが自明の工程、層間絶縁
膜の平坦化の工程、などは、種々の組み合わせがあり、
また、公知の手法の中から所望の手法を採用し得る、と
共に、本発明は、これらの手法を特に限定するものでな
いことから、説明を省略している。このほか、各導電
膜、絶縁膜の膜厚、配線の寸法に関しても、ダイナミッ
クランダムアクセスメモリ構造で用いられている公知の
ものを用いて製造可能であることから、特定の数値は、
省略している。
【００４８】以上説明したように、本発明の第１の実施
例においては、ゲート酸化膜１０６と容量絶縁膜１１０
が同じ酸化膜形成工程によって形成され、ゲート電極１
０５と電荷保持電極１０９が同じ電極形成工程によって
形成されることにより、トレンチ１０４の形成工程の追
加のみで、通常の一層ゲート配線、二層金属配線のＣＭ
ＯＳ論理デバイスと同じ工程数で製造可能としたもので
ある。また、メモリセルの面積も、電荷保持電極１０９
と、電荷保持電極１０９とゲート電極１０５との分離領
域分だけ大きくなるだけであるため、メモリ専用設計で
形成されたメモリセルサイズ（これは、ワード線とビッ
ト線のピッチでセルサイズが決定する）の約２倍まで縮
小できる。
例においては、ゲート酸化膜１０６と容量絶縁膜１１０
が同じ酸化膜形成工程によって形成され、ゲート電極１
０５と電荷保持電極１０９が同じ電極形成工程によって
形成されることにより、トレンチ１０４の形成工程の追
加のみで、通常の一層ゲート配線、二層金属配線のＣＭ
ＯＳ論理デバイスと同じ工程数で製造可能としたもので
ある。また、メモリセルの面積も、電荷保持電極１０９
と、電荷保持電極１０９とゲート電極１０５との分離領
域分だけ大きくなるだけであるため、メモリ専用設計で
形成されたメモリセルサイズ（これは、ワード線とビッ
ト線のピッチでセルサイズが決定する）の約２倍まで縮
小できる。
【００４９】また、本実施例のメモリセルにおいては、
電荷保持電極１０９を半導体基板１０１ではなく、導電
膜側に配している、すなわち基板１０１をキャパシタの
電荷保持電極１０８の対極とする方式である、ことか
ら、ソフトエラー、の影響を、スタック構造のメモリセ
ルと同様に受け難く、また、電荷保持電極１０９と半導
体基板１０１との間の接合面積も、スタック構造のメモ
リセルと同様小さくできるという作用効果も奏するもの
である。
電荷保持電極１０９を半導体基板１０１ではなく、導電
膜側に配している、すなわち基板１０１をキャパシタの
電荷保持電極１０８の対極とする方式である、ことか
ら、ソフトエラー、の影響を、スタック構造のメモリセ
ルと同様に受け難く、また、電荷保持電極１０９と半導
体基板１０１との間の接合面積も、スタック構造のメモ
リセルと同様小さくできるという作用効果も奏するもの
である。
【００５０】また、本実施例においては、２つの接続孔
１１４により、容量形成拡散層１０７と電荷保持電極１
０９上それぞれ別の接続孔を開孔し、接続したが、次に
説明する第２の実施例のように、１つの接続孔１１４に
より、容量電極接続局所配線１１１は、容量形成拡散層
１０７と電荷保持電極１０９と接続しても良い。
１１４により、容量形成拡散層１０７と電荷保持電極１
０９上それぞれ別の接続孔を開孔し、接続したが、次に
説明する第２の実施例のように、１つの接続孔１１４に
より、容量電極接続局所配線１１１は、容量形成拡散層
１０７と電荷保持電極１０９と接続しても良い。
【００５１】
【実施例２】次に、本発明の第２の実施例について説明
する。図１１は、本発明の第２の実施例を説明するため
の平面図である。図１２は、本発明の第２の実施例を説
明するための断面図であり、図１１のＺ−Ｚ′線に沿っ
た断面を示す図である。
する。図１１は、本発明の第２の実施例を説明するため
の平面図である。図１２は、本発明の第２の実施例を説
明するための断面図であり、図１１のＺ−Ｚ′線に沿っ
た断面を示す図である。
【００５２】図１１及び図１２において、２０１は、半
導体基板、２０２は、分離酸化膜、いわゆる選択酸化
膜、２０３は、能動領域、すなわち半導体基板２０１の
表面で、選択酸化膜２０２に覆われていない領域であ
る。２０４は、トレンチであり、このトレンチ２０４内
部の半導体基板２０１の表面が電荷保持電極の対極にな
る。２０５は、ゲート電極であり、ワード線を兼ねる。
このゲート電極２０５と能動領域２０３の間には、ゲー
ト酸化膜２０６が存在する。２０７は、容量形成拡散
層、２０８は、ビット線接続拡散層である。２０９は、
電荷保持電極である。電荷保持電極２０９とトレンチ２
０４内部の半導体基板２０１表面との間には、容量絶縁
膜２１０が存在する。２１１は、容量電極接続局所配線
で、２１２は、ビット線接続局所配線である。２１３
は、ビット線である。
導体基板、２０２は、分離酸化膜、いわゆる選択酸化
膜、２０３は、能動領域、すなわち半導体基板２０１の
表面で、選択酸化膜２０２に覆われていない領域であ
る。２０４は、トレンチであり、このトレンチ２０４内
部の半導体基板２０１の表面が電荷保持電極の対極にな
る。２０５は、ゲート電極であり、ワード線を兼ねる。
このゲート電極２０５と能動領域２０３の間には、ゲー
ト酸化膜２０６が存在する。２０７は、容量形成拡散
層、２０８は、ビット線接続拡散層である。２０９は、
電荷保持電極である。電荷保持電極２０９とトレンチ２
０４内部の半導体基板２０１表面との間には、容量絶縁
膜２１０が存在する。２１１は、容量電極接続局所配線
で、２１２は、ビット線接続局所配線である。２１３
は、ビット線である。
【００５３】容量電極接続局所配線２１１は、容量形成
拡散層２０７と電荷保持電極２０９とを接続孔２１４を
介して接続する。ビット線接続局所配線２１２は、ビッ
ト線接続拡散層２０８とビット線２１３とを接続孔２１
５、接続孔２１６を介して接続する。
拡散層２０７と電荷保持電極２０９とを接続孔２１４を
介して接続する。ビット線接続局所配線２１２は、ビッ
ト線接続拡散層２０８とビット線２１３とを接続孔２１
５、接続孔２１６を介して接続する。
【００５４】本実施例では、前記第１の実施例と同様、
ゲート酸化膜２０６と容量絶縁膜２１０とが同じ酸化膜
形成工程によって形成され、ゲート電極２０５と電荷保
持電極２０９とが同じ電極形成工程によって形成され
る。
ゲート酸化膜２０６と容量絶縁膜２１０とが同じ酸化膜
形成工程によって形成され、ゲート電極２０５と電荷保
持電極２０９とが同じ電極形成工程によって形成され
る。
【００５５】また、同様に、容量電極接続局所配線２１
１とビット線接続局所配線２１２とが、同じ配線形成工
程によって形成される。
１とビット線接続局所配線２１２とが、同じ配線形成工
程によって形成される。
【００５６】本実施例の特徴は、電荷保持電極２０９の
パターンが、完全にトレンチ２０４を被覆しておらず、
トレンチ２０４が、前記第１の実施例と比較して、選択
酸化膜２０２上のゲート電極２０５と電荷保持電極２０
９の間隔の１／４程度まで、選択酸化膜２０２上のゲー
ト電極２０５に近い位置に配置してあり、その分、電荷
保持電極２０９のパターンを、前記第１の実施例の電荷
保持電極１０９と比較して小さく設計でき、メモリセル
の面積は、前記第１の実施例と比較し、約１５％縮小で
きる点で、メモリ専用設計形成されたメモリセルサイズ
と比較し、約１．５倍まで縮小できる。
パターンが、完全にトレンチ２０４を被覆しておらず、
トレンチ２０４が、前記第１の実施例と比較して、選択
酸化膜２０２上のゲート電極２０５と電荷保持電極２０
９の間隔の１／４程度まで、選択酸化膜２０２上のゲー
ト電極２０５に近い位置に配置してあり、その分、電荷
保持電極２０９のパターンを、前記第１の実施例の電荷
保持電極１０９と比較して小さく設計でき、メモリセル
の面積は、前記第１の実施例と比較し、約１５％縮小で
きる点で、メモリ専用設計形成されたメモリセルサイズ
と比較し、約１．５倍まで縮小できる。
【００５７】本実施例の製法方法は、前記第１の実施例
で説明したものとほとんど等しい。ただし、前述した本
実施例の特徴のとおり、電荷保持電極２０９が小さいこ
とにより、ゲート電極２０５、と電荷保持電極２０９の
形成工程に、わずかな違いが生じるので、その工程につ
いて、図１３、及び図１４を参照して説明する。図１
３、及び図１４は、前記第１の実施例の図５、及び図６
にそれぞれ対応している。
で説明したものとほとんど等しい。ただし、前述した本
実施例の特徴のとおり、電荷保持電極２０９が小さいこ
とにより、ゲート電極２０５、と電荷保持電極２０９の
形成工程に、わずかな違いが生じるので、その工程につ
いて、図１３、及び図１４を参照して説明する。図１
３、及び図１４は、前記第１の実施例の図５、及び図６
にそれぞれ対応している。
【００５８】図１３に示すように、トレンチ２０４が電
荷保持電極２０９、ゲート電極２０５のパターンを形成
するフォトレジストにより完全に被覆されていないた
め、図１４に示すように、トレンチ２０４の上部の導電
膜２２３が、ゲート電極２０５と電荷保持電極２０９を
形成する時に、導電膜２２３の厚さ程度、エッチング除
去、すなわちエッチバックされる。これが、前記第１の
実施例との相違点である。
荷保持電極２０９、ゲート電極２０５のパターンを形成
するフォトレジストにより完全に被覆されていないた
め、図１４に示すように、トレンチ２０４の上部の導電
膜２２３が、ゲート電極２０５と電荷保持電極２０９を
形成する時に、導電膜２２３の厚さ程度、エッチング除
去、すなわちエッチバックされる。これが、前記第１の
実施例との相違点である。
【００５９】
【実施例３】次に、本発明の第３の実施例について説明
する。図１５は、本発明の第３の実施例を説明するため
の平面図である。なお、図１５（Ｂ）は図１５（Ａ）の
ゲート電極、ビット線以外のパターンと番号との対応を
示している。図１６は、本発明の第３の実施例の構成を
説明するための断面図であり、図１５（Ａ）のＸ−Ｘ′
線に沿った断面を示す図である。図１７は、本発明の第
３の実施例の構成を説明するための断面図であり、図１
５（Ａ）のＹ−Ｙ′線に沿った断面を示す図である。図
１８は、本発明の第３の実施例の構成を説明するための
断面図であり、図１５（Ａ）のＺ−Ｚ′線に沿った断面
を示す図である。
する。図１５は、本発明の第３の実施例を説明するため
の平面図である。なお、図１５（Ｂ）は図１５（Ａ）の
ゲート電極、ビット線以外のパターンと番号との対応を
示している。図１６は、本発明の第３の実施例の構成を
説明するための断面図であり、図１５（Ａ）のＸ−Ｘ′
線に沿った断面を示す図である。図１７は、本発明の第
３の実施例の構成を説明するための断面図であり、図１
５（Ａ）のＹ−Ｙ′線に沿った断面を示す図である。図
１８は、本発明の第３の実施例の構成を説明するための
断面図であり、図１５（Ａ）のＺ−Ｚ′線に沿った断面
を示す図である。
【００６０】図１５乃至図１８において、３０１は、半
導体基板、３０２は、分離酸化膜、いわゆる選択酸化
膜、３０３は、能動領域、すなわち、半導体基板３０１
の表面で、選択酸化膜３０２に覆われていない領域であ
る。３０４は、トレンチで、このトレンチ３０４内部の
半導体基板３０１の表面が電荷保持電極の対極になる。
３０５は、ゲート電極でワード線を兼ねる。ゲート電極
３０５と能動領域３０３の間には、ゲート酸化膜３０６
が存在する。３０７は、容量形成拡散層、３０８は、ビ
ット線接続拡散層である。３０９は、電荷保持電極であ
る。電荷保持電極３０９とトレンチ３０４内部の半導体
基板３０１表面との間には、容量絶縁膜３１０が存在す
る。３１１は、容量電極接続局所配線で、３１２は、ビ
ット線接続局所配線である。３１３は、ビット線であ
る。
導体基板、３０２は、分離酸化膜、いわゆる選択酸化
膜、３０３は、能動領域、すなわち、半導体基板３０１
の表面で、選択酸化膜３０２に覆われていない領域であ
る。３０４は、トレンチで、このトレンチ３０４内部の
半導体基板３０１の表面が電荷保持電極の対極になる。
３０５は、ゲート電極でワード線を兼ねる。ゲート電極
３０５と能動領域３０３の間には、ゲート酸化膜３０６
が存在する。３０７は、容量形成拡散層、３０８は、ビ
ット線接続拡散層である。３０９は、電荷保持電極であ
る。電荷保持電極３０９とトレンチ３０４内部の半導体
基板３０１表面との間には、容量絶縁膜３１０が存在す
る。３１１は、容量電極接続局所配線で、３１２は、ビ
ット線接続局所配線である。３１３は、ビット線であ
る。
【００６１】容量電極接続局所配線３１１は、容量形成
拡散層３０７と電荷保持電極３０９とを接続孔３１４を
介して接続する。ビット線接続局所配線３１２は、ビッ
ト線接続拡散層３０８とビット線３１３とを接続孔３１
５、接続孔３１６を介して接続する。
拡散層３０７と電荷保持電極３０９とを接続孔３１４を
介して接続する。ビット線接続局所配線３１２は、ビッ
ト線接続拡散層３０８とビット線３１３とを接続孔３１
５、接続孔３１６を介して接続する。
【００６２】本実施例では、前記第１及び第２の実施例
と同様、ゲート酸化膜３０６と容量絶縁膜３１０とが同
じ酸化膜形成工程によって形成され、ゲート電極３０５
と電荷保持電極３０９とが同じ電極形成工程によって形
成される。
と同様、ゲート酸化膜３０６と容量絶縁膜３１０とが同
じ酸化膜形成工程によって形成され、ゲート電極３０５
と電荷保持電極３０９とが同じ電極形成工程によって形
成される。
【００６３】また、同様に、容量電極接続局所配線３１
１とビット線接続局所配線３１２が、同じ配線形成工程
によって形成される。
１とビット線接続局所配線３１２が、同じ配線形成工程
によって形成される。
【００６４】本実施例の特徴、すなわち前記第１、及び
第２の実施例と相違する点について以下に説明する。
第２の実施例と相違する点について以下に説明する。
【００６５】（１）第１の相違点として、前記第１及び
第２の実施例では、メモリセルのトランジスタのゲート
電極（ワード線）のチャネル幅方向に隣りあう能動領域
１０３、２０３が、隣り合うゲート電極（ワード線）１
０５、２０５二本分ずつずれる配置に対して、本実施例
では、ワード線方向に隣り合う能動領域３０３が、ゲー
ト電極（ワード線）３０５一本分ずつずれる配置とされ
ている、ことである。
第２の実施例では、メモリセルのトランジスタのゲート
電極（ワード線）のチャネル幅方向に隣りあう能動領域
１０３、２０３が、隣り合うゲート電極（ワード線）１
０５、２０５二本分ずつずれる配置に対して、本実施例
では、ワード線方向に隣り合う能動領域３０３が、ゲー
ト電極（ワード線）３０５一本分ずつずれる配置とされ
ている、ことである。
【００６６】（２）第２の相違点として、前記第１及び
第２の実施例では、トレンチ１０４、２０４が、能動領
域１０３、２０３の長辺方向、すなわち、図１、及び図
１１のＸ−Ｘ′方向に配置されているのに対し、本実施
例では、トレンチ３０４が、能動領域３０３の長辺方向
から９０度ずれた方向、すなわち、図１５のＺ−Ｚ′方
向に配置されている、ことである。
第２の実施例では、トレンチ１０４、２０４が、能動領
域１０３、２０３の長辺方向、すなわち、図１、及び図
１１のＸ−Ｘ′方向に配置されているのに対し、本実施
例では、トレンチ３０４が、能動領域３０３の長辺方向
から９０度ずれた方向、すなわち、図１５のＺ−Ｚ′方
向に配置されている、ことである。
【００６７】この配置は、本実施例の第１の特徴（上記
（１）参照）である、能動領域３０３の配置方式により
可能になっている。すなわち、ワード線方向に隣りあう
能動領域３０３が、ゲート電極（ワード線）３０５一本
分ずつずれる配置にすることにより、通過ワード線間の
分離酸化膜３０２領域が、能動領域３０３の容量形成拡
散層３０７のＺ−Ｚ′方向の隣に配置される。従って、
この通過ワード線間の分離酸化膜３０２領域にトレンチ
３０４が配置でき、能動領域３０３の長辺方向から９０
度ずれた方向、すなわち、図１５のＺ−Ｚ′方向に配置
できる。
（１）参照）である、能動領域３０３の配置方式により
可能になっている。すなわち、ワード線方向に隣りあう
能動領域３０３が、ゲート電極（ワード線）３０５一本
分ずつずれる配置にすることにより、通過ワード線間の
分離酸化膜３０２領域が、能動領域３０３の容量形成拡
散層３０７のＺ−Ｚ′方向の隣に配置される。従って、
この通過ワード線間の分離酸化膜３０２領域にトレンチ
３０４が配置でき、能動領域３０３の長辺方向から９０
度ずれた方向、すなわち、図１５のＺ−Ｚ′方向に配置
できる。
【００６８】（３）第３の相違点は、電荷保持電極３０
９のパターンが無く、ゲート電極３０５が、図１７に示
したように、トレンチ３０４が両側のゲート電極３０５
にそれぞれゲート電極３０５の最小分離間隔の１／４程
度まで近い位置に配置してあり、その分、ゲート電極の
間隔を、前記第１、第２の実施例と比較して、小さく設
計することができる。本実施例において、メモリセルの
面積は、前記第１の実施例と比較して、約３５％縮小で
き、また前記第２の実施例と比較して、約２５％縮小で
き、更に、メモリ専用設計形成されたメモリセルサイズ
と比較して、約１．１倍まで縮小できる。
９のパターンが無く、ゲート電極３０５が、図１７に示
したように、トレンチ３０４が両側のゲート電極３０５
にそれぞれゲート電極３０５の最小分離間隔の１／４程
度まで近い位置に配置してあり、その分、ゲート電極の
間隔を、前記第１、第２の実施例と比較して、小さく設
計することができる。本実施例において、メモリセルの
面積は、前記第１の実施例と比較して、約３５％縮小で
き、また前記第２の実施例と比較して、約２５％縮小で
き、更に、メモリ専用設計形成されたメモリセルサイズ
と比較して、約１．１倍まで縮小できる。
【００６９】本実施例の製造方法は、前記第１、又は前
記第２の実施例で説明したものとほとんど等しい。ただ
し、本実施例の特徴である、電荷保持電極３０３のリソ
グラフィーパターンがないことにより、ゲート電極３０
５、と電荷保持電極３０９、容量電極接続局所配線３１
１、ビット線接続局所配線３１２の形成工程に、わずか
な違いを生じるので、その工程について、図１９から図
３６を参照して以下に説明する。この工程は、前記第１
の実施例では、図５、図６に対応し、前記第２の実施例
では、図１３、図１４に対応している。
記第２の実施例で説明したものとほとんど等しい。ただ
し、本実施例の特徴である、電荷保持電極３０３のリソ
グラフィーパターンがないことにより、ゲート電極３０
５、と電荷保持電極３０９、容量電極接続局所配線３１
１、ビット線接続局所配線３１２の形成工程に、わずか
な違いを生じるので、その工程について、図１９から図
３６を参照して以下に説明する。この工程は、前記第１
の実施例では、図５、図６に対応し、前記第２の実施例
では、図１３、図１４に対応している。
【００７０】図１９、図２２、図２５、図２９、図３３
は、図１５のＸ−Ｘ′線に沿った工程断面図であり、図
２０、図２３、図２６、図３０、図３４は、図１５のＹ
−Ｙ′線に沿った工程断面図であり、図２１、図２４、
図２７、図３１、図３５は、図１５のＺ−Ｚ′線に沿っ
た工程断面図である。
は、図１５のＸ−Ｘ′線に沿った工程断面図であり、図
２０、図２３、図２６、図３０、図３４は、図１５のＹ
−Ｙ′線に沿った工程断面図であり、図２１、図２４、
図２７、図３１、図３５は、図１５のＺ−Ｚ′線に沿っ
た工程断面図である。
【００７１】また図２８、図３２、図３６は、本発明の
第３の実施例のメモリセルアレイ以外の周辺論理回路領
域とメモリセルアレイ領域の境界領域の工程断面図であ
る。
第３の実施例のメモリセルアレイ以外の周辺論理回路領
域とメモリセルアレイ領域の境界領域の工程断面図であ
る。
【００７２】図１９、図２０、図２１に示すように、半
導体基板３０１上に分離酸化膜３０２、能動領域３０３
を形成したのち、トレンチ３０４を形成し、適当な洗浄
工程の後、熱酸化法または、化学的気相成長法により酸
化珪素膜３２１を形成し、次に多結晶シリコン及び金属
シリサイドの二層構成からなる導電膜３２２を形成し、
熱酸化法または、化学的気相成長法により、燐及び硼素
を含む酸化珪素膜３２３を形成し、さらにフォトリソグ
ラフィーによりゲート電極３０５のパターンを有するフ
ォトレジスト３２４を形成する。
導体基板３０１上に分離酸化膜３０２、能動領域３０３
を形成したのち、トレンチ３０４を形成し、適当な洗浄
工程の後、熱酸化法または、化学的気相成長法により酸
化珪素膜３２１を形成し、次に多結晶シリコン及び金属
シリサイドの二層構成からなる導電膜３２２を形成し、
熱酸化法または、化学的気相成長法により、燐及び硼素
を含む酸化珪素膜３２３を形成し、さらにフォトリソグ
ラフィーによりゲート電極３０５のパターンを有するフ
ォトレジスト３２４を形成する。
【００７３】次に異方性エッチングにより、燐及び硼素
を含む酸化珪素膜３２３、導電膜３２２の不要部分を除
去し、図２２、図２３、図２４に示すように、ゲート電
極３０５、電荷保持電極３０９を形成する。このとき、
ゲート電極３０５の下の酸化珪素膜３２２が、ゲート酸
化膜３０６となり、電荷保持電極３０９の下の酸化珪素
膜３２２が、容量絶縁膜３１０になる。
を含む酸化珪素膜３２３、導電膜３２２の不要部分を除
去し、図２２、図２３、図２４に示すように、ゲート電
極３０５、電荷保持電極３０９を形成する。このとき、
ゲート電極３０５の下の酸化珪素膜３２２が、ゲート酸
化膜３０６となり、電荷保持電極３０９の下の酸化珪素
膜３２２が、容量絶縁膜３１０になる。
【００７４】本実施例では、電荷保持電極３０９のパタ
ーンがないため、トレンチ３０４が、フォトレジストに
より被覆されていず、図２３、図２４に示すようにゲー
ト電極３０５のフォトレジストパターンで導電膜３２
２、燐及び硼素を含む酸化珪素膜３２３の不要部分を除
去する際に、トレンチ３０４の上部の導電膜３２２、燐
及び硼素を含む酸化珪素膜３２３が、成膜時の厚さ程度
エッチング除去、すなわちエッチバックされ、トレンチ
３０４内には残り、電荷保持電極３０９となる。
ーンがないため、トレンチ３０４が、フォトレジストに
より被覆されていず、図２３、図２４に示すようにゲー
ト電極３０５のフォトレジストパターンで導電膜３２
２、燐及び硼素を含む酸化珪素膜３２３の不要部分を除
去する際に、トレンチ３０４の上部の導電膜３２２、燐
及び硼素を含む酸化珪素膜３２３が、成膜時の厚さ程度
エッチング除去、すなわちエッチバックされ、トレンチ
３０４内には残り、電荷保持電極３０９となる。
【００７５】次にフォトレジスト３２４を除去し、適当
な洗浄工程及び、イオン注入による不純物導入工程によ
り、容量形成拡散層３０７、ビット線接続拡散層３０８
を形成の後、層間絶縁膜３２５を形成し、図２５、図２
６、図２７、図２８に示すように、フォトリソグラフィ
ーにより接続孔３１４、接続孔３１５のパターンを有す
るフォトレジスト３２６を形成する。ここで、図２８
は、メモリセルアレイ以外の周辺論理回路領域３２７と
メモリセルアレイ領域３２８の境界領域の断面図であ
る。接続孔３１４、接続孔３１５、セルアラインコンタ
クトなので、フォトレジスト３２６は、メモリセルアレ
イ領域全域３２７で開口するパターンになっている。
な洗浄工程及び、イオン注入による不純物導入工程によ
り、容量形成拡散層３０７、ビット線接続拡散層３０８
を形成の後、層間絶縁膜３２５を形成し、図２５、図２
６、図２７、図２８に示すように、フォトリソグラフィ
ーにより接続孔３１４、接続孔３１５のパターンを有す
るフォトレジスト３２６を形成する。ここで、図２８
は、メモリセルアレイ以外の周辺論理回路領域３２７と
メモリセルアレイ領域３２８の境界領域の断面図であ
る。接続孔３１４、接続孔３１５、セルアラインコンタ
クトなので、フォトレジスト３２６は、メモリセルアレ
イ領域全域３２７で開口するパターンになっている。
【００７６】次に異方性エッチングにより、層間絶縁膜
３２５の不要部分を除去し、次に主として多結晶シリコ
ンからなる導電層３２９を形成し、図２９、図３０、図
３１、図３２に示すように、フォトリソグラフィーによ
り容量電極接続局所配線３１１、ビット線接続局所配線
３１２のパターンを有するフォトレジスト３３０を形成
する。
３２５の不要部分を除去し、次に主として多結晶シリコ
ンからなる導電層３２９を形成し、図２９、図３０、図
３１、図３２に示すように、フォトリソグラフィーによ
り容量電極接続局所配線３１１、ビット線接続局所配線
３１２のパターンを有するフォトレジスト３３０を形成
する。
【００７７】次に導電層３２６の不要部分を除去し、容
量電極接続局所配線３１１、ビット線接続局所配線３１
２を形成後、異方性エッチングにより周辺論理回路領域
３２７の層間絶縁膜３２５の不要部分を除去し、さらに
図３３、図３４、図３５、図３６に示すように、ゲート
電極３０５上の燐及び硼素を含む酸化珪素膜３２３を気
相フッ化水素により選択除去し、容量電極接続局所配線
３１１、ビット線接続局所配線３１２、容量形成拡散層
３０７、ビット線接続拡散層３０８をサリサイド化しチ
タンシリサイド層３３１を形成する。
量電極接続局所配線３１１、ビット線接続局所配線３１
２を形成後、異方性エッチングにより周辺論理回路領域
３２７の層間絶縁膜３２５の不要部分を除去し、さらに
図３３、図３４、図３５、図３６に示すように、ゲート
電極３０５上の燐及び硼素を含む酸化珪素膜３２３を気
相フッ化水素により選択除去し、容量電極接続局所配線
３１１、ビット線接続局所配線３１２、容量形成拡散層
３０７、ビット線接続拡散層３０８をサリサイド化しチ
タンシリサイド層３３１を形成する。
【００７８】この後、前記第１の実施例と同様の方法
で、接続孔３１６、ビット線３１３を形成しメモリセル
構造を形成し、図１６、図１７、図１８に示した断面形
状を得る。
で、接続孔３１６、ビット線３１３を形成しメモリセル
構造を形成し、図１６、図１７、図１８に示した断面形
状を得る。
【００７９】
【実施例４】次に、本発明の第４の実施例について説明
する。本実施例において、メモリセルの平面レイアウ
ト、基板構造は、前記第３の実施例と等しい。
する。本実施例において、メモリセルの平面レイアウ
ト、基板構造は、前記第３の実施例と等しい。
【００８０】前記第３の実施例では、容量電極接続局所
配線３１１、ビット線接続局所配線３１２を多結晶シリ
コンの導電層で形成したが、本実施例においては、前記
第３の実施例の図２９、図３０、図３１、図３２に相当
する工程において、図３７、図３８、図３９、図４０に
示すように、選択エピタキシャル成長または、選択成長
のシリコンにより形成し、選択成長の側方成長により、
容量形成拡散層３０７と電荷保持電極３０９を接続した
容量電極接続局所配線３１１を形成するものである。
配線３１１、ビット線接続局所配線３１２を多結晶シリ
コンの導電層で形成したが、本実施例においては、前記
第３の実施例の図２９、図３０、図３１、図３２に相当
する工程において、図３７、図３８、図３９、図４０に
示すように、選択エピタキシャル成長または、選択成長
のシリコンにより形成し、選択成長の側方成長により、
容量形成拡散層３０７と電荷保持電極３０９を接続した
容量電極接続局所配線３１１を形成するものである。
【００８１】本実施例では、前記第３の実施例と同じ構
造を及び作用効果を有する半導体記憶装置を、フォトリ
ソグラフィーを１回少なくして実現しうる。
造を及び作用効果を有する半導体記憶装置を、フォトリ
ソグラフィーを１回少なくして実現しうる。
【００８２】
【実施例５】次に、本発明の第５の実施例について説明
する。本実施例は、メモリセルの平面レイアウト、基本
構造は、前記第２の実施例、前記第４の実施例と等し
い。
する。本実施例は、メモリセルの平面レイアウト、基本
構造は、前記第２の実施例、前記第４の実施例と等し
い。
【００８３】本実施例では、燐及び硼素を含む酸化珪素
膜３２３の成長は、行わず、また、接続孔３１４、接続
孔３１５のパターンを有するフォトレジスト３２６の形
成も行わない。従って、本実施例では、前記第３の実施
例における図２９、図３０、図３１、図３２と、図３
３、図３４、図３５、図３６に相当する工程において、
図４１、図４２、図４３、図４４に示すように、酸化珪
素膜３２５をエッチバックした後に、半導体全面に選択
エピタキシャル成長、または、選択成長のシリコンによ
り形成し、さらにサリサイド化しチタンシリサイド層を
形成し、選択成長及びのサリサイド化の側方成長によ
り、容量形成拡散層３０７と電荷保持電極３０９を接続
した容量電極接続局所配線３１１を形成するものであ
る。
膜３２３の成長は、行わず、また、接続孔３１４、接続
孔３１５のパターンを有するフォトレジスト３２６の形
成も行わない。従って、本実施例では、前記第３の実施
例における図２９、図３０、図３１、図３２と、図３
３、図３４、図３５、図３６に相当する工程において、
図４１、図４２、図４３、図４４に示すように、酸化珪
素膜３２５をエッチバックした後に、半導体全面に選択
エピタキシャル成長、または、選択成長のシリコンによ
り形成し、さらにサリサイド化しチタンシリサイド層を
形成し、選択成長及びのサリサイド化の側方成長によ
り、容量形成拡散層３０７と電荷保持電極３０９を接続
した容量電極接続局所配線３１１を形成するものであ
る。
【００８４】本実施例では、前記第３の実施例と同じ構
造及び作用効果を有する半導体記憶装置を、フォトリソ
グラフィーを２回少なくして実現しうる。
造及び作用効果を有する半導体記憶装置を、フォトリソ
グラフィーを２回少なくして実現しうる。
【００８５】
【実施例６】次に、本発明の第６の実施例について説明
する。本実施例は、ＳＯＩ（silicon on insulator）
構造の半導体基板上に、前記第３の実施例と等しいメモ
リセル構造、レイアウトを行ったものである。
する。本実施例は、ＳＯＩ（silicon on insulator）
構造の半導体基板上に、前記第３の実施例と等しいメモ
リセル構造、レイアウトを行ったものである。
【００８６】図４３、図４４、図４５において、４００
は、半導体基板、４０１は、基板分離酸化珪素膜、４０
２は、分離酸化膜、いわゆる選択酸化膜であるが、本実
施例では、次に説明するように、基板分離酸化珪素膜４
０１とつながっている。４０３は、能動領域、すなわ
ち、半導体基板４０１の表面で、分離酸化膜４０２に覆
われていない領域であり、本実施例では、上の珪素結晶
膜が、分離酸化膜４０２形成時に珪素結晶膜が分離酸化
膜４０２の領域で珪素結晶膜の厚さ分、すべて酸化され
ることによって切り離された珪素結晶層でもある。４０
４は、トレンチで、このトレンチ４０４内部の半導体基
板４０１の表面が電荷保持電極の対極になる。４０５
は、ゲート電極でワード線を兼ねる。ゲート電極４０５
と能動領域４０３の間には、ゲート酸化膜４０６が存在
する。４０７は、容量形成拡散層、４０８は、ビット線
接続拡散層である。４０９は、電荷保持電極である。電
荷保持電極４０９とトレンチ４０４内部の半導体基板４
０１表面との間には、容量絶縁膜４１０が存在する。４
１１は、容量電極接続局所配線で、４１２は、ビット線
接続局所配線である。４１３は、ビット線である。
は、半導体基板、４０１は、基板分離酸化珪素膜、４０
２は、分離酸化膜、いわゆる選択酸化膜であるが、本実
施例では、次に説明するように、基板分離酸化珪素膜４
０１とつながっている。４０３は、能動領域、すなわ
ち、半導体基板４０１の表面で、分離酸化膜４０２に覆
われていない領域であり、本実施例では、上の珪素結晶
膜が、分離酸化膜４０２形成時に珪素結晶膜が分離酸化
膜４０２の領域で珪素結晶膜の厚さ分、すべて酸化され
ることによって切り離された珪素結晶層でもある。４０
４は、トレンチで、このトレンチ４０４内部の半導体基
板４０１の表面が電荷保持電極の対極になる。４０５
は、ゲート電極でワード線を兼ねる。ゲート電極４０５
と能動領域４０３の間には、ゲート酸化膜４０６が存在
する。４０７は、容量形成拡散層、４０８は、ビット線
接続拡散層である。４０９は、電荷保持電極である。電
荷保持電極４０９とトレンチ４０４内部の半導体基板４
０１表面との間には、容量絶縁膜４１０が存在する。４
１１は、容量電極接続局所配線で、４１２は、ビット線
接続局所配線である。４１３は、ビット線である。
【００８７】容量電極接続局所配線４１１は、容量形成
拡散層４０７と電荷保持電極４０９とを接続孔４１４を
介して接続する。ビット線接続局所配線４１２は、ビッ
ト線接続拡散層４０８とビット線４１３とを接続孔４１
５、接続孔４１６を介して接続する。
拡散層４０７と電荷保持電極４０９とを接続孔４１４を
介して接続する。ビット線接続局所配線４１２は、ビッ
ト線接続拡散層４０８とビット線４１３とを接続孔４１
５、接続孔４１６を介して接続する。
【００８８】本実施例では、半導体基板が珪素基板上に
珪素酸化膜、珪素結晶になったＳＯＩ基板構造になって
いるが、トレンチ４０４を分離酸化膜４０２とつながっ
ている基板分離酸化珪素膜４０１の領域に開口するの
で、これまで説明してきた第１から第５の実施例と全く
同じ製造方法で形状形成可能である。
珪素酸化膜、珪素結晶になったＳＯＩ基板構造になって
いるが、トレンチ４０４を分離酸化膜４０２とつながっ
ている基板分離酸化珪素膜４０１の領域に開口するの
で、これまで説明してきた第１から第５の実施例と全く
同じ製造方法で形状形成可能である。
【００８９】
【発明の効果】以上説明したように本発明によれば、ソ
フトエラーに強い、半導体基板表面を電荷保持電極の対
極とするメモリセル構造が、ゲート酸化膜と容量絶縁膜
が同じ酸化膜形成工程によって形成され、ゲート電極と
電荷保持電極が同じ電極形成工程によって形成されるこ
とにより、トレンチの形成工程の追加のみで、通常の一
層ゲート配線、二層金属配線のＣＭＯＳ論理デバイスと
同じ工程数で製造可能であるという効果を奏する。
フトエラーに強い、半導体基板表面を電荷保持電極の対
極とするメモリセル構造が、ゲート酸化膜と容量絶縁膜
が同じ酸化膜形成工程によって形成され、ゲート電極と
電荷保持電極が同じ電極形成工程によって形成されるこ
とにより、トレンチの形成工程の追加のみで、通常の一
層ゲート配線、二層金属配線のＣＭＯＳ論理デバイスと
同じ工程数で製造可能であるという効果を奏する。
【００９０】また、本発明によれば、メモリセルのトラ
ンジスタのゲート電極（ワード線）のチャネル幅方向に
隣りあう能動領域が、隣り合うゲート電極（ワード線）
２本分ずつずれる配置に対して、ワード線方向に隣りあ
う能動領域が、ゲート電極（ワード線）一本分ずつずれ
る位置に配置され、トレンチが、能動領域の長辺から９
０度ずれた方向に配置され、すなわち、ワード線方向に
隣りあう能動領域が、ゲート電極（ワード線）一本分ず
つずれる配置にすることにより、通過ワード線間の分離
酸化膜領域が、能動領域の容量形成拡散層の隣に配置さ
れ、この通過ワード線間の分離酸化膜領域にトレンチが
配置でき、能動領域の長辺方向から９０度ずれた方向に
配置でき、さらに、電荷保持電極のリソグラフィーパタ
ーンを無くし、トレンチが両側のゲート電極にそれぞれ
ゲート電極の最小分離間隔の１／４程度まで近い位置に
配置することで、容量電極のサイズの保持とゲート電極
の間隔の縮小の両立が可能になり、メモリセルの面積
は、メモリ専用設計形成されたメモリセルサイズと比較
し、約１．１倍まで縮小できる。
ンジスタのゲート電極（ワード線）のチャネル幅方向に
隣りあう能動領域が、隣り合うゲート電極（ワード線）
２本分ずつずれる配置に対して、ワード線方向に隣りあ
う能動領域が、ゲート電極（ワード線）一本分ずつずれ
る位置に配置され、トレンチが、能動領域の長辺から９
０度ずれた方向に配置され、すなわち、ワード線方向に
隣りあう能動領域が、ゲート電極（ワード線）一本分ず
つずれる配置にすることにより、通過ワード線間の分離
酸化膜領域が、能動領域の容量形成拡散層の隣に配置さ
れ、この通過ワード線間の分離酸化膜領域にトレンチが
配置でき、能動領域の長辺方向から９０度ずれた方向に
配置でき、さらに、電荷保持電極のリソグラフィーパタ
ーンを無くし、トレンチが両側のゲート電極にそれぞれ
ゲート電極の最小分離間隔の１／４程度まで近い位置に
配置することで、容量電極のサイズの保持とゲート電極
の間隔の縮小の両立が可能になり、メモリセルの面積
は、メモリ専用設計形成されたメモリセルサイズと比較
し、約１．１倍まで縮小できる。
【００９１】さらに本発明では、トレンチキャパシタ
が、ゲート酸化膜と同じ絶縁膜厚、電極で形成されるの
で、従来、平面容量で形成していた補償容量と置き換え
ることにより面積の縮小が可能になる。
が、ゲート酸化膜と同じ絶縁膜厚、電極で形成されるの
で、従来、平面容量で形成していた補償容量と置き換え
ることにより面積の縮小が可能になる。
【００９２】また、本発明によれば、トレンチを分離酸
化膜を貫いて形成するので、トランジスタの容量保持電
極と接続する拡散領域に直接トレンチを形成することで
生じる容量保持電極と接続する拡散領域と容量対極の基
板との分離領域の寄生素子の影響を抑制することを可能
としている。
化膜を貫いて形成するので、トランジスタの容量保持電
極と接続する拡散領域に直接トレンチを形成することで
生じる容量保持電極と接続する拡散領域と容量対極の基
板との分離領域の寄生素子の影響を抑制することを可能
としている。
【図１】本発明の第１の実施例の平面図である。
【図２】図１のＸ−Ｘ′線に沿った断面図である。
【図３】本発明の第１の実施例の工程断面図（図１のＸ
−Ｘ′線に沿った断面に対応）である。
−Ｘ′線に沿った断面に対応）である。
【図４】本発明の第１の実施例の工程断面図である。
【図５】本発明の第１の実施例の工程断面図である。
【図６】本発明の第１の実施例の工程断面図である。
【図７】本発明の第１の実施例の工程断面図である。
【図８】本発明の第１の実施例の工程断面図である。
【図９】本発明の第１の実施例の工程断面図である。
【図１０】本発明の第１の実施例の工程断面図である。
【図１１】本発明の第２の実施例の平面図である。
【図１２】図１１のＺ−Ｚ′線に沿った断面図である。
【図１３】本発明の第２の実施例の工程断面図である。
【図１４】本発明の第２の実施例の工程断面図である。
【図１５】本発明の第３の実施例の平面図である。
【図１６】図１５のＸ−Ｘ′線に沿った断面図である。
【図１７】図１５のＹ−Ｙ′線に沿った断面図である。
【図１８】図１５のＺ−Ｚ′線に沿った断面図である。
【図１９】本発明の第３の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図２０】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図２１】本発明の第３の実施例の工程断面図（図１５
のＺ−Ｚ′線に沿った断面に対応）である。
のＺ−Ｚ′線に沿った断面に対応）である。
【図２２】本発明の第３の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図２３】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図２４】本発明の第３の実施例の工程断面図（図１５
のＺ−Ｚ′線に沿った断面に対応）である。
のＺ−Ｚ′線に沿った断面に対応）である。
【図２５】本発明の第３の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図２６】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図２７】本発明の第３の実施例の工程断面図（図１５
のＺ−Ｚ′線に沿った断面に対応）である。
のＺ−Ｚ′線に沿った断面に対応）である。
【図２８】本発明の第３の実施例のメモリセルアレイ以
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
【図２９】本発明の第３の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図３０】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図３１】本発明の第３の実施例の工程断面図（図１５
のＺ−Ｚ′線に沿った断面に対応）である。
のＺ−Ｚ′線に沿った断面に対応）である。
【図３２】本発明の第３の実施例のメモリセルアレイ以
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
【図３３】本発明の第３の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図３４】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図３５】本発明の第３の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図３６】本発明の第３の実施例のメモリセルアレイ以
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の工程断面図である。
【図３７】本発明の第４の実施例の工程断面図（図１５
のＸ−Ｘ′線に沿った断面に対応）である。
のＸ−Ｘ′線に沿った断面に対応）である。
【図３８】本発明の第４の実施例の工程断面図（図１５
のＹ−Ｙ′線に沿った断面に対応）である。
のＹ−Ｙ′線に沿った断面に対応）である。
【図３９】本発明の第４の実施例の工程断面図（図１５
のＺ−Ｚ′線に沿った断面に対応）である。
のＺ−Ｚ′線に沿った断面に対応）である。
【図４０】本発明の第４の実施例のメモリセルアレイ以
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の断面図である。
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の断面図である。
【図４１】本発明の第５の実施例の断面図（図１５のＸ
−Ｘ′線に沿った断面に対応）である。
−Ｘ′線に沿った断面に対応）である。
【図４２】本発明の第５の実施例の断面図（図１５のＹ
−Ｙ′線に沿った断面に対応）である。
−Ｙ′線に沿った断面に対応）である。
【図４３】本発明の第５の実施例の断面図（図１５のＺ
−Ｚ′線に沿った断面に対応）である。
−Ｚ′線に沿った断面に対応）である。
【図４４】本発明の第５の実施例のメモリセルアレイ以
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の断面図である。
外の周辺論理回路領域とメモリセルアレイ領域の境界領
域の断面図である。
【図４５】本発明の第６の実施例の断面図（図１５のＸ
−Ｘ′線に沿った断面に対応）である。
−Ｘ′線に沿った断面に対応）である。
【図４６】本発明の第６の実施例の断面図（図１５のＹ
−Ｙ′線に沿った断面に対応）である。
−Ｙ′線に沿った断面に対応）である。
【図４７】本発明の第６の実施例の断面図（図１５のＺ
−Ｚ′線に沿った断面に対応）である。
−Ｚ′線に沿った断面に対応）である。
【図４８】平面キャパシタ構造を有する従来の技術のメ
モリセルの断面図である。
モリセルの断面図である。
【図４９】トレンチの表面をキャパシタ電荷保持電極と
するトレンチキャパシタ構造を有する従来の技術のメモ
リセルの断面図である。
するトレンチキャパシタ構造を有する従来の技術のメモ
リセルの断面図である。
【図５０】スタック構造のキャパシタを有する従来の技
術のメモリセルの断面図である。
術のメモリセルの断面図である。
【図５１】トレンチの表面をキャパシタ電荷保持電極の
対極とするトレンチキャパシタ構造を有する従来の技術
のメモリセルの断面図である。
対極とするトレンチキャパシタ構造を有する従来の技術
のメモリセルの断面図である。
【図５２】スタック構造のキャパシタビット線の上に有
する従来の技術のメモリセルの断面図である。
する従来の技術のメモリセルの断面図である。
１０１、２０１、３０１、４００、５０１、６０１、７
０１、８０１、９０１半導体基板 １０２、２０２、３０２、４０２、５０２、６０２、７
０２、８０２、９０２分離酸化膜または、選択酸化膜 １０３、２０３、３０３、４０３、５０３、６０３、７
０３、８０３、９０３能動領域 １０４、２０４、３０４、４０４、６０４、７０４、８
０４ トレンチ １０５、２０５、３０５、４０５、５０５、６０５、７
０５、８０５、９０５ゲート電極または、ワード線 １０６、２０６、３０６、４０６、５０６、６０６、７
０６、８０６、９０６ゲート酸化膜 １０７、２０７、３０７、４０７、５０７、６０７、７
０７、８０７、９０７容量形成拡散層 １０８、２０８、３０８、４０８、５０８、６０８、７
０８、８０８、９０８ビット線接続拡散層 １０９、２０９、３０９、４０９、７１１、８０９、９
１１ 電荷保持電極 １１０、２１０、３１０、４１０、５１０、６１０、７
１０、８１０、９１０容量絶縁膜 １１１、２１１、３１１、４１１ 容量電極接続局所配
線 １１２、２１２、３１２、４１２ ビット線接続局所配
線 １１３、２１３、３１３、４１３、５１３、６１３、７
１３、８１３、９１３ビット線 １１４、２１４、３１４、４１４、７１４、８１４ 接
続孔 １１５、２１５、３１５、４１５、５１５、６１５、７
１５、８１５、９１５接続孔 １１６、２１６、３１６、４１６ 接続孔 １２１ フォトレジスト １２２、２２２、３２１ 酸化珪素膜 １２３、２２３、３２２ 導電膜 １２４、２２４、３２４ フォトレジスト １２５、３２５ 層間絶縁膜 １２６、３２６ フォトレジスト １２７、３２９ 導電膜 １２８、３３０ フォトレジスト １２９ 層間絶縁膜 １３０ フォトレジスト １３１ 導電膜 １３２ フォトレジスト ３２３ 燐及び硼素を含む酸化珪素膜 ３２７ 周辺論理回路領域 ３２８ メモリセルアレイ領域 ３３１ チタンシリサイド層 ４０１ 基板分離酸化膜 ５０９、６０９、７０９、９０９ 電荷保持電極の対極
０１、８０１、９０１半導体基板 １０２、２０２、３０２、４０２、５０２、６０２、７
０２、８０２、９０２分離酸化膜または、選択酸化膜 １０３、２０３、３０３、４０３、５０３、６０３、７
０３、８０３、９０３能動領域 １０４、２０４、３０４、４０４、６０４、７０４、８
０４ トレンチ １０５、２０５、３０５、４０５、５０５、６０５、７
０５、８０５、９０５ゲート電極または、ワード線 １０６、２０６、３０６、４０６、５０６、６０６、７
０６、８０６、９０６ゲート酸化膜 １０７、２０７、３０７、４０７、５０７、６０７、７
０７、８０７、９０７容量形成拡散層 １０８、２０８、３０８、４０８、５０８、６０８、７
０８、８０８、９０８ビット線接続拡散層 １０９、２０９、３０９、４０９、７１１、８０９、９
１１ 電荷保持電極 １１０、２１０、３１０、４１０、５１０、６１０、７
１０、８１０、９１０容量絶縁膜 １１１、２１１、３１１、４１１ 容量電極接続局所配
線 １１２、２１２、３１２、４１２ ビット線接続局所配
線 １１３、２１３、３１３、４１３、５１３、６１３、７
１３、８１３、９１３ビット線 １１４、２１４、３１４、４１４、７１４、８１４ 接
続孔 １１５、２１５、３１５、４１５、５１５、６１５、７
１５、８１５、９１５接続孔 １１６、２１６、３１６、４１６ 接続孔 １２１ フォトレジスト １２２、２２２、３２１ 酸化珪素膜 １２３、２２３、３２２ 導電膜 １２４、２２４、３２４ フォトレジスト １２５、３２５ 層間絶縁膜 １２６、３２６ フォトレジスト １２７、３２９ 導電膜 １２８、３３０ フォトレジスト １２９ 層間絶縁膜 １３０ フォトレジスト １３１ 導電膜 １３２ フォトレジスト ３２３ 燐及び硼素を含む酸化珪素膜 ３２７ 周辺論理回路領域 ３２８ メモリセルアレイ領域 ３３１ チタンシリサイド層 ４０１ 基板分離酸化膜 ５０９、６０９、７０９、９０９ 電荷保持電極の対極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】一つのトランジスタと一つのキャパシタで
構成されるメモリセルを複数有するダイナミックランダ
ムアクセスメモリであって、 前記メモリセルが、同一の絶縁膜層から形成した前記ト
ランジスタのゲート酸化膜および前記キャパシタの容量
絶縁膜と、 同一の導電体層を所望の形状に加工して形成した前記ト
ランジスタのゲート電極および前記キャパシタの電極
と、 能動領域を分離するための絶縁膜で被覆された領域と、
を備えた半導体装置において、 隣り合う前記ゲート電極の間で、前記能動領域の長辺方
向から９０度ずれた方向に、前記能動領域を分離するた
めの前記絶縁膜で被覆された領域の所定部分に開口して
形成されたトレンチと、 一部または全体が前記トレンチに埋設されている前記キ
ャパシタの電荷保持電極と、 隣り合う前記ゲート電極間の距離分ずつずれる配置とさ
れたチャネル幅方向に隣り合う前記能動領域と、を備え
たことを特徴とする半導体装置。 - 【請求項２】前記トレンチに埋設された電荷保持電極
と、前記トランジスタが形成されている能動領域の容量
接続部分と、を選択成長させた導電体の側方成長で接続
したことを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記トレンチに埋設された電荷保持電極
と、前記トランジスタが形成されている能動領域の容量
接続部分と、を、選択成長させたシリコンからなる導電
体の側方成長及び該導電体のサリサイド化による側方成
長により、接続したことを特徴とする請求項１記載の半
導体装置。 - 【請求項４】前記トランジスタを形成する能動領域が、
半導体基板とは、基板分離酸化珪素膜で分離されてい
る、ことを特徴とする請求項１乃至３のいずれか一に記
載の半導体装置。 - 【請求項５】前記トレンチが、メモリセルアレイ領域以
外の領域においても形成され、容量素子として使用され
る、ことを特徴とする請求項１乃至４のいずれか一に記
載の半導体装置。 - 【請求項６】一つのトランジスタと一つのキャパシタで
構成されるメモリセルを複数有するダイナミックランダ
ムアクセスメモリであって、 前記メモリセルを、 前記トランジスタのゲート酸化膜および前記キャパシタ
の容量絶縁膜を同一の絶縁膜層から形成し、 前記トランジスタのゲート電極および前記キャパシタの
電極を同一の導電体層を所望の形状に加工して形成し、 能動領域を分離するための絶縁膜で被覆された領域を形
成する半導体装置の製造方法において、 隣り合う前記ゲート電極の間で、前記能動領域の長辺方
向から９０度ずれた方向に、 前記能動領域を分離するための前記絶縁膜で被覆された
領域の所定部分に開口してトレンチを形成し、 前記キャパシタの電荷保持電極の一部または全体を前記
トレンチに埋設し、チャネル幅方向に隣り合う前記能動
領域を、隣り合う前記ゲート電極間の距離分ずつずれる
位置に形成することを特徴とする半導体装置の製造方
法。 - 【請求項７】前記トレンチに、その一部又は全体が埋設
される前記電荷保持電極と、前記トランジスタが形成さ
れる能動領域の容量接続部分と、を、選択成長させた導
電体を側方成長させて接続する、ことを特徴とする請求
項６記載の半導体装置の製造方法。 - 【請求項８】前記トレンチに、その一部又は全部が埋設
された電荷保持電極と、前記トランジスタが形成される
能動領域の容量接続部分と、を、選択成長させたシリコ
ンからなる導電体の側方成長、及び前記導電体のサリサ
イド化による側方成長によって、接続する、ことを特徴
とする請求項６記載の半導体装置の製造方法。
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| US7816762B2 (en) * | 2007-08-07 | 2010-10-19 | International Business Machines Corporation | On-chip decoupling capacitor structures |
| WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
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| US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
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| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
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Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2815316C2 (de) * | 1978-04-08 | 1980-03-27 | Dynamit Nobel Ag, 5210 Troisdorf | Verfahren zur Herstellung von Alkylsilanen |
| DE2815978C2 (de) * | 1978-04-13 | 1980-05-22 | Dynamit Nobel Ag, 5210 Troisdorf | Verfahren zur Herstellung von Athylsilanen |
| US4340574A (en) * | 1980-08-28 | 1982-07-20 | Union Carbide Corporation | Process for the production of ultrahigh purity silane with recycle from separation columns |
| US4292433A (en) * | 1980-10-31 | 1981-09-29 | Chisso Corporation | Method for producing 3-chloropropyltrichlorosilane |
| DE3780840T2 (de) * | 1986-03-03 | 1993-03-25 | Fujitsu Ltd | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| JPS6396951A (ja) | 1986-10-14 | 1988-04-27 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0810755B2 (ja) * | 1986-10-22 | 1996-01-31 | 沖電気工業株式会社 | 半導体メモリの製造方法 |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
| JPH01231363A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体記憶装置 |
| JPH01243460A (ja) | 1988-03-25 | 1989-09-28 | Hitachi Ltd | 半導体記憶装置の製造方法 |
| US5170372A (en) * | 1990-08-16 | 1992-12-08 | Texas Instruments Incorporated | Memory device having bit lines over a field oxide |
| EP0471337A1 (en) | 1990-08-16 | 1992-02-19 | Texas Instruments Incorporated | DRAM with trench capacitor and improved bit line contact |
| DE4119994A1 (de) * | 1991-06-18 | 1992-12-24 | Huels Chemische Werke Ag | Verfahren zur herstellung von 3-chlorpropylsilanen |
| JP2994110B2 (ja) * | 1991-09-09 | 1999-12-27 | 株式会社東芝 | 半導体記憶装置 |
| DE4130790A1 (de) * | 1991-09-16 | 1993-03-18 | Wacker Chemie Gmbh | Verfahren zur abtrennung von alkenen bei der methylchlorsilan-destillation |
| JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5838038A (en) * | 1992-09-22 | 1998-11-17 | Kabushiki Kaisha Toshiba | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
| JP3251777B2 (ja) * | 1994-06-28 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
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| JPH0817983A (ja) * | 1994-06-29 | 1996-01-19 | Nec Kansai Ltd | 半田めっき装置 |
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| DE4442753C2 (de) * | 1994-12-01 | 2002-04-25 | Degussa | Verfahren zur Herstellung von Alkylhydrogenchlorsilane |
| JP3311205B2 (ja) | 1995-07-13 | 2002-08-05 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US5998257A (en) * | 1997-03-13 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry |
| DE19825793C1 (de) * | 1998-06-10 | 2000-01-05 | Degussa | Verfahren zur Herstellung von in 3-Stellung funktionalisierten Organosilanen |
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