JP2969764B2

JP2969764B2 - 半導体装置及びその製造方法

Info

Publication number: JP2969764B2
Application number: JP2088740A
Authority: JP
Inventors: 英晴中嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1990-04-03
Filing date: 1990-04-03
Publication date: 1999-11-02
Anticipated expiration: 2014-11-02
Also published as: JPH03286564A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高集積化された半導体装置及びその製造方
法に関し、特にスタック型のDRAMにおいてメモリ容量を
容易に増大できるコンデンサとトランジスタとを有する
半導体装置及びその製造方法に関する。

〔発明の概要〕

本発明は、ワード線間に構成された段差部を被覆する
ように形成された容量下部電極層に一体にサイドウォー
ルを形成し、容量下部電極層とサイドウォールの上面に
メモリ容量を形成することにより、そのメモリ容量の増
大を図り、また、ワード線と略直交する方向のサイドウ
ォールがワード線と略平行な方向のサイドウォールが高
く形成されることで、ワード線と略直交する方向に形成
され、ワード線と略平行な方向のサイドウォール上に延
在されるビット線の断線を防止するものである。

〔従来の技術〕

DRAM等の半導体メモリ装置の大容量化を図るため、チ
ップ面積の約半分を占めるメモリセルのサイズの縮小化
が要求されている。

256KDRAMまでは、シリコン基板上に平坦な容量を形成
する所謂プレーナ型セルが主に用いられている。しかし
ながら、集積度が向上してセル面積が狭められると、メ
モリ容量を確保するために、容量が３次元的に積層され
た所謂スタック型のセル構造が用いられる。このスタッ
ク型セル構造は、4MDRAM等において広く採用されている
（例えば「日経マイクロデバイス」1988年９月号,p61〜
67日経BP社発行参照。）。

このようなスタック型セル構造では、半導体基板上に
設けられたMOSトランジスタ上に容量が積層して形成さ
れる。即ち、蓄積ノード部が上記MOSトランジスタのゲ
ート電極の段差を利用して形成され、その蓄積ノード部
上面を覆って誘電体膜を介してセルプレートが形成され
ている。従って、蓄積ノードの上面と側壁に容量が形成
されるので、大きなメモリ容量を確保することができ
る。

〔発明が解決しようとする課題〕

上述のように、スタック型ではMOSトランジスタのゲ
ート電極の段差を利用することにより、大きなメモリ容
量を確保している。このため、メモリ容量の増大化を図
るためにはゲート電極の段差を大きくしなければならな
かった。ところが、この段差を大きくするにしたがっ
て、良好なビット線コンタクトを形成することが非常に
困難な状況になっている。

そこで、本発明は、かかる従来の実情に鑑みて提案さ
れたものであって、表面段差を増大させることなく、容
易にメモリ容量の増大を図り、また、ビット線の断線を
防止することができる半導体装置及びこの半導体装置の
製造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体装置は、上述した課題を解決すべ
く、トランジスタとコンデンサを有するメモリセルを備
えるものであって、半導体基体上に形成されたトランジ
スタのソース・ドレイン領域の一方に接続され、ソース
・ドレインに隣接して半導体基体上に互いに略平行に形
成されたワード線に挟まれた領域からワード線の上部に
亘って、ワード線間に構成された段差部を被覆するよう
に形成された第１の容量下部電極層と、ソース・ドレイ
ン領域の他方に接続された第２の容量下部電極層と、第
１及び第２の容量下部電極層の側壁に形成されたサイド
ウォールと、第１の容量下部電極層上及びそのサイドウ
ォールの表面に絶縁膜を介して形成された容量上部電極
層と、この容量上部電極層上でワード線と略直交する方
向に層間絶縁膜を介して形成され、第２の容量下部電極
層と接続されたビット線とを備えるものである。そし
て、サイドウォールは、ワード線と略平行な方向が第１
及び第２の容量下部電極層の表面から突出せず、ワード
線と略直交する方向がワード線と略平行な方向より高く
形成されている。

また、以上のような半導体装置の製造方法は、半導体
基体上にトランジスタを形成した後、トランジスタのソ
ース・ドレイン領域の一方に接続され、ソース・ドレイ
ンに隣接して半導体基体上に互いに略平行に形成された
ワード線に挟まれた領域からワード線の上部に亘って、
ワード線間に構成された段差部を被覆するように第１の
容量下部電極層を形成するとともに、ソース・ドレイン
領域の他方に接続された第２の容量下部電極層を形成
し、これらの容量下部電極層をソース・ドレイン領域に
接続するする。次いで、第１及び第２の容量下部電極層
を含む全面に平坦化膜を形成し、各容量下部電極層の表
面を露出させるとともに段差部を埋め込む。次に、容量
下部電極層と平坦化膜を同じマスクパターンを用いてパ
ターニングし、段差部に半導体基体に対して略垂直な第
１及び第２の容量下部電極層と平坦化膜とからなる側壁
を形成する。そして、第１及び第２の容量下部電極層と
平坦化膜の表面を含む全面にポリシリコン層を形成し、
第１及び第２の容量下部電極層と平坦化膜の側壁にポリ
シリコン層を残存させるようにポリシリコン層をエッチ
ングする。この後、段差部の第１及び第２の容量下部電
極層上に残存する平坦化膜を除去し、ワード線と略直交
する方向のポリシリコン層がワード線と略平行な方向の
ポリシリコン層より高くなるようにサイドウォールを形
成する。そして、第１の容量下部電極層及びサイドウォ
ールの表面に絶縁膜を介して容量上部電極層を形成す
る。そして、容量上部電極層上で上記ワード線と略直交
する方向に層間絶縁膜を介して第２の容量下部電極層と
接続されたビット線を形成する。

〔作用〕

本発明に係る半導体装置では、ワード線と略直交する
方向のサイドウォールが容量下部電極より突出するよう
に、ワード線と略平行なサイドウォールより高く形成さ
れることから、サイドウォールの露出された面積を大き
くすることができる。従って、このサイドウォールによ
り容量下部電極層の面積が大きくなり、全体としてメモ
リセルの容量を増大させることができる。また、ワード
線の略平行な方向のサイドウォールは、容量下部電極層
と高さがほぼ同じになるように形成される。ワード線と
略直交する方向でワード線と略平行な方向のサイドウォ
ールには、ビット線が形成される。ビット線は、サイド
ウォールが容量下部電極層とほぼ同じ高さにまでしか形
成されていないことから、段差が形成されず、サイドウ
ォール上での断線が防止されている。

また、以上のような半導体装置の製造方法では、ワー
ド線と略直交する方向のサイドウォールが容量下部電極
より突出するように、ワード線と略平行なサイドウォー
ルより高く形成することができることから、容量下部電
極層の面積を大きくすることができ、容量を増大させた
メモリセルを形成することができる。また、ワード線と
略平行な方向のサイドウォールを容量下部電極層と高さ
がほぼ同じになるように形成することができることか
ら、このサイドウォール上に形成されたビット線に段差
が形成されることが防止され、ビット線の断線を防止す
ることができる。

〔実施例〕

以下、本発明が適用された半導体装置及び半導体装置
の製造方法について図面を参照して説明する。ここで説
明する半導体装置は、MOS型トランジスタとコンデンサ
からなるメモリセルを有するものであり、また、折り返
しビット線構造を有するスタック型のDRAMのメモリセル
を有するものである。なお、第１図（ａ）乃至第１図
（ｄ）は、ワード線と直交する方向である第２図におけ
るＩ−Ｉ線に対応した断面図であり、第３図（ａ）及び
第３図（ｄ）は、ワード線と平行な方向である第２図に
おけるII−II線に対応した断面図である。

先ず、第１図（ａ）に示すように、ｐ型のシリコン基
板１上にLOCOS法等により素子分離領域２を形成する。
この素子分離領域２に囲まれたシリコン基板１上には、
ゲート酸化膜３が形成される。このゲート酸化膜３及び
素子分離領域２上には、第１層目のポリシリコン層が形
成され、この第１層目のポリシリコン層上にタングステ
ン層等の金属膜を積層させてポリサイド構造を有する電
極層が形成される。この電極層をパターニングすること
で、素子分離領域２上には、メモリセルで非選択のワー
ド線4a,4dが形成される。また、シリコン基板１上のゲ
ート酸化膜３上には、メモリセルのアクセストランジス
タのゲート電極となるワード線4b,4cが形成される。こ
れらワード線4a〜4dは、上述したようにポリサイド構造
を有する電極層からなるので、高速動作が可能となる。
このようなワード線4a〜4dのパターンは、第２図に示す
ようになる。すなわち、第２図に示すように、Ｘ方向の
幅がl₁であるワード線4a,4dは、素子分離領域２（図２
中点線で囲まれた領域の外）でＹ方向に延在する。ま
た、Ｘ方向の幅がl₂（＜l₁）であるワード線4b,4cは、
ワード線4aとワード線4dの間のシリコン基板１（図中点
線で囲まれた領域の内）を横切ってＹ方向に延在する。
これらのワード線4a〜4dは、互いに略平行となるように
形成され、離間して形成される。

次いで、シリコン基板１の表面には、ワード線4a〜4d
をマスクとしてイオン注入が行われ、アクセストランジ
スタのソース・ドレイン領域として機能するn⁺型の不純
物領域５が形成される。そして、不純物領域５上には、
ワード線4a〜4dを覆って全面に層間絶縁膜６が形成され
る。

続いて、第１図（ｂ）に示すように、不純物領域５上
で開口するマスクパターンにフォトレジスト層を露光、
現像し、このフォトレジスト層をマスクとして用いて層
間絶縁膜６のエッチングを行う。この結果、不純物領域
５上の層間絶縁膜６は、除去され、ここに段差部を構成
する第１及び第２の接続孔7a,7bが形成される。

これら第１及び第２の接続孔7a,7b内で露出する不純
物領域５上を含む全面には、第１及び第２の容量下部電
極層となる第２層目のポリシリコン層８が形成される。
この第２層目のポリシリコン層８は、ワード線4a〜4dに
挟まれた領域からワード線4a〜4dの上部に亘って形成さ
れるので、第１及び第２の接続孔7a,7cにより形成され
る段差部を被覆するように延在される。この第２層目の
ポリシリコン層８は、第１及び第２の接続孔7a,7bで不
純物領域５に接続される。

この第２層目ポリシリコン層８上には、平坦化膜９が
形成される。この平坦化膜９は、段差部内を十分に埋め
込んで、且つ全面、すなわちポリシリコン層８上を平坦
にする。この平坦化膜９は、後述するように第２層目の
ポリシリコン層８と同時にパターニングされてメモリ容
量の増大化に寄与する。この平坦化膜９としては、例え
ばPSG膜やシリコン酸化膜等が用いられる。

そして、この平坦化膜９及び第２層目のポリシリコン
層８は、異方性エッチングが行われ、平坦化膜９と第２
層目のポリシリコン層８とが同じパターンとなるように
パターニングされる。このとき、平坦化膜９と第２層目
のポリシリコン層８のパターニングを同じマスクパター
ンを用いて行うことや平坦化膜９のパターニングを第２
層目のポリシリコン層８をマスクとして行うことによ
り、作業効率を改善することができる。このようなエッ
チングにより、第２層目のポリシリコン層８がワード線
4b,4cの上部で分離される。そして、分離された第２層
目のポリシリコン層８の内、接続孔7aと接続される第２
層目のポリシリコン層８は、ソース・ドレイン領域の一
方に接続された第１の容量下部電極層を構成して蓄積ノ
ード部用として機能し、接続孔7bと接続される第２層目
のポリシリコン層８は、ソース・ドレイン領域の他方に
接続された第２の容量下部電極層を構成してビット線コ
ンタクト用として機能する。また、第２層目のポリシリ
コン層８の側壁は、平坦化膜９の側壁と連続してシリコ
ン基板１に対して垂直となるように形成されている。

ここで、第２図を用いて第２層目のポリシリコン層８
のパターンを説明する。第２層目のポリシリコン層８
は、第２図に示すように、隣接するワード線4a〜4bに挟
まれた領域と各ワード線4a,4bと重なる領域に延在する
パターンと、隣接するワード線4c〜4dに挟まれた領域と
各ワード線4c、4dと重なる領域に延在するパターンと、
ワード線4b〜4cに挟まれた領域に形成されるパターンと
に形成される。

続いて、第２層目のポリシリコン層８と平坦化膜９の
表面を含む全面にCVD法等により第３層目のポリシリコ
ン層11が形成される。第２層目のポリシリコン層８と平
坦化膜９とが同じマスクパターンを用いてパターニング
されているので、第３図（ａ）に示すように、第２層目
のポリシリコン層８と平坦化膜９の側壁に第３層目のポ
リシリコン層11からなるサイドウォールが形成される。

そして、第３層目のポリシリコン層11の異方性エッチ
ングを行って平坦化膜９の上面を露出させる。これによ
り、平坦化膜9,第２層目のポリシリコン層８及び層間絶
縁膜６上の第３層目のポリシリコン層11が除去され、第
２層目のポリシリコン層８と平坦化膜９の側壁のみに第
３層目のポリシリコン層11からなるサイドウォールが残
存される。

そして、第３図（ｂ）に示すように、平坦化膜９をエ
ッチングにより除去する。その結果、ワード線4a〜4dと
略直交する方向において、第２層目のポリシリコン層８
の側壁及びその側壁の上方に突出した形状のサイドウォ
ールが形成される。このように、ワード線4a〜4dと略直
交する方向において、サイドウォールが第２層目のポリ
シリコン層８と一体に形成されるので、容量下部電極層
の面積を大きくすることができメモリ容量を大きくする
ことができる。また、サイドウォールは、第１図（ｃ）
に示すように、ワード線4a〜4dと平行する方向におい
て、第２層目のポリシリコン層８と略同じ高さに形成さ
れる。従って、後述するようにビット線を構成するアル
ミニウム配線層15がワード線4a〜4d略直交する方向に形
成されるが、ここには、サイドウォールによる段差が形
成されないことから、アルミニウム配線層15に段差が形
成されることが防止され、アルミニウム配線層15の断線
を防止することができる。

また、第４図を用いて第３層目のポリシリコン層11か
らなるサイドウォールの形状を説明する。この第３層目
のポリシリコン層11は第２層目のポリシリコン層８（図
中、点線で表す。）の側壁に形成されるとともに、第２
層目のポリシリコン層８の窪み部を囲むように第２層目
のポリシリコン層８の側壁の上方に延在して形成され
る。このような形状の第３層目のポリシリコン層11は、
第２図に示すように、蓄積ノード部用の第１の容量下部
電極層を構成する第２層目のポリシリコン層８及びビッ
ト線コンタクト用の第２の容量下部電極層を構成する第
２層目のポリシリコン層８を囲むパターンとされる。上
述のように、第２層目のポリシリコン層８の側壁は、シ
リコン基板１に対して略垂直に形成されるため、第３層
目のポリシリコン層11からなるサイドウォールの厚み
は、上述のようにCVD法等によって形成される第３層目
のポリシリコン層11の膜厚に対応する。

このような第３層目のポリシリコン層11を形成した
後、第１図（ｃ）に示すように、第３層目のポリシリコ
ン層11の表面を含む全面には、CVD法等によりシリコン
酸化膜12が形成される。このシリコン酸化膜12は、メモ
リ容量の誘導体膜として機能する。なお、このシリコン
酸化膜12は、熱酸化法等によって形成しても良い。

そして、全面にフォトレジスト層を塗布し、後述され
るビット線とアクセストランジスタの不純物領域５の一
方との接続をとるために接続孔7bの上部で開口したマス
クパターンを用いてフォトレジスト層を露光，現像す
る。このフォトレジスト層を用いてシリコン酸化膜12の
エッチングを行う。これにより、第１図（ｃ）に示すよ
うに、接続孔7bの上部で第２層目のポリシリコン層８が
露出する。

続いて、シリコン酸化膜12上にセルプレート、すなわ
ち容量上部電極層として機能する第４層目のポリシリコ
ン層13が形成される。この第４層目のポリシリコン層13
は、その断面形状が第３図（ｂ）に示すように、第３層
目のポリシリコン層11からなるサイドウォールの両表面
を覆うように形成される。このように、メモリ容量が第
２層目のポリシリコン層８の上面のみならず第３層目の
ポリシリコン層11の表面も利用して設けられるので、従
来のようにゲート電極の段差を増大させなくても大きな
メモリ容量を確保することができる。

そして、第４層目のポリシリコン層13上を含む全面に
は、層間絶縁膜14が形成され、その後、上述のシリコン
酸化膜12のエッチングに使用したフォトレジスト層より
も狭い開口幅を有するフォトレジスト層を用いて層間絶
縁膜14がエッチングされる。この結果、第１図（ｄ）に
示すように、接続孔7bの上部の層間絶縁膜14は、除去さ
れ、ビット線コンタクト用の第２層目のポリシリコン層
８が露出される。そして、層間絶縁膜14の端部を熱処理
によりリフローさせる。

最後に、上述の露出した第２層目のポリシリコン層８
上を含む全面には、アルミニウム配線層15が形成され
る。このアルミニウム配線層15は、ビット線として機能
する。このアルミニウム配線層15は、第２層目のポリシ
リコン層８を介して接続孔7bで不純物領域５と接続され
る。これにより、第２層目のポリシリコン層８からなる
蓄積ノード部の電荷は、ソース・ドレイン領域として機
能する不純物領域５、ビット線コンタクト用の第２層目
のポリシリコン層８を介してアルミニウム配線層15に読
み出される。

本実施例では、上述のように、ゲート電極による段差
を増大させなくてもメモリ容量を確保することができ、
しかもアルミニウム配線層15は、第２層目のポリシリコ
ン層８を介して不純物領域５に接続されるため、アルミ
ニウム配線層15の加工性が著しく向上する。従ってビッ
ト線コンタクトを容易に行うことができるので、良好な
コンタクトが得られる。また、アルミニウム配線層15
は、ワード線4a〜4d略直交する方向に形成されるが、こ
こには、サイドウォールによる段差が形成されないこと
から、アルミニウム配線層15には、段差が形成されるこ
となく、アルミニウム配線層15の断線が防止されてい
る。

〔発明の効果〕

以上のように、本発明では、ワード線と略直交する方
向のサイドウォールが容量下部電極より突出するよう
に、ワード線と略平行なサイドウォールより高く形成さ
れることから、サイドウォールの露出された面積を大き
くすることができる。従って、このサイドウォールによ
り容量下部電極層の面積が大きくなり、全体としてメモ
リセルの容量を増大させることができる。また、ワード
線と略平行な方向のサイドウォールは、容量下部電極層
と高さがほぼ同じになるように形成される。ワード線と
略直交する方向でワード線と略平行な方向のサイドウォ
ールには、ビット線が形成される。ビット線は、サイド
ウォールが容量下部電極層とほぼ同じ高さにまでしか形
成されていないことから、段差が形成されず、サイドウ
ォール上での断線が防止される。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｄ）は本発明の半導体装置の
製造方法の一例を製造工程順に従って説明するためのそ
れぞれ第２図のＩ−Ｉ線に対応した工程断面図であり、
第２図は上記一例にかかる半導体装置の平面図であり、
第３図（ａ）及び第３図（ｂ）は上記一例の製造工程の
一部を製造工程順に従って説明するためのそれぞれ第２
図のII−II線に対応した断面図であり、第４図は上記一
例にかかる半導体装置の要部を説明するための斜視図で
ある。１……シリコン基板、２……素子分離領域、4a〜4d……
ワード線、５……不純物領域、８……第２層目のポリシ
リコン層、９……平坦化膜、11……第３層目のポリシリ
コン層、12……シリコン酸化膜、13……第４層目のポリ
シリコン層、15……アルミニウム配線層

Claims

(57)【特許請求の範囲】

【請求項１】半導体基体上に形成されたトランジスタの
ソース・ドレイン領域の一方に接続され、上記ソース・
ドレインに隣接して上記半導体基体上に互いに略平行に
形成されたワード線に挟まれた領域から上記ワード線の
上部に亘って、上記ワード線間に構成された段差部を被
覆するように形成された第１の容量下部電極層と、ソース・ドレイン領域の他方に接続された第２の容量下
部電極層と、上記第１及び第２の容量下部電極層の側壁に形成された
サイドウォールと、上記第１の容量下部電極層上及びそのサイドウォールの
表面に絶縁膜を介して形成された容量上部電極層と、上記容量上部電極層上で上記ワード線と略直交する方向
に層間絶縁膜を介して形成され、上記第２の容量下部電
極層と接続されたビット線とを備え、上記サイドウォールは、上記ワード線と略平行な方向が
上記第１及び第２の容量下部電極層の表面から突出せ
ず、上記ワード線と略直交する方向が上記ワード線と略
平行な方向より高く形成されるコンデンサとトランジス
タとを有する半導体装置。
【請求項２】半導体基体上にトランジスタを形成する工
程と、上記トランジスタのソース・ドレイン領域の一方に接続
され、上記ソース・ドレインに隣接して上記半導体基体
上に互いに略平行に形成されたワード線に挟まれた領域
から上記ワード線の上部に亘って、上記ワード線間に構
成された段差部を被覆するように第１の容量下部電極層
を形成するとともに、ソース・ドレイン領域の他方に接
続された第２の容量下部電極層を形成し、これらの容量
下部電極層を上記ソース・ドレイン領域に接続する工程
と、上記容量下部電極層を含む全面に平坦化膜を形成し、上
記第１及び第２の容量下部電極層の表面を露出させると
ともに上記段差部を埋め込む工程と、上記第１及び第２の容量下部電極層と上記平坦化膜を同
じマスクパターンを用いてパターニングし、上記第１及
び第２の容量下部電極層の表面を露出させるとともに上
記段差部に上記半導体基体に対して略垂直な上記第１及
び第２の容量下部電極層と上記平坦化膜とからなる側壁
を形成する工程と、上記第１及び第２の容量下部電極層と上記平坦化膜の表
面を含む全面にポリシリコン層を形成する工程と、上記第１及び第２の容量下部電極層と上記平坦化膜の側
壁に上記ポリシリコン層を残存させるように上記ポリシ
リコン層をエッチングする工程と、上記段差部の上記第１及び第２の容量下部電極層上に残
存する上記平坦化膜を除去し、上記ワード線と略直交す
る方向の上記ポリシリコン層が上記ワード線と略平行な
方向の上記ポリシリコン層より高くなるようにサイドウ
ォールを形成する工程と、上記第１の容量下部電極層上及びそのサイドウォールの
表面に絶縁膜を介して容量上部電極層を形成する工程
と、上記容量上部電極層上で上記ワード線と略直交する方向
に層間絶縁膜を介して上記第２の容量下部電極層と接続
されたビット線を形成する工程とを備えるコンデンサと
トランジスタとを有する半導体装置の製造方法。