JP3241789B2 - 半導体装置および半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置および半導
体装置の製造方法に係り、特に半導体記憶装置（ＤＲＡ
Ｍ）等におけるＭＯＳＦＥＴおよびキャパシタに関す
る。

【０００２】

【従来の技術】ＤＲＡＭなどの半導体集積回路は、微細
加工技術の進歩により、集積化の一途を辿り、これに伴
い、素子分離領域幅もＭＯＳＦＥＴも情報（電荷）を蓄
積するキャパシタの面積も微細化が進められている。

【０００３】このなかで例えばＭＯＳＦＥＴの場合、以
下に示すように微細化を阻む２つの要因がある。１つは
ＭＯＳＦＥＴのゲート長の微細化と素子分離領域幅の微
細化である。ＭＯＳＦＥＴを微細化していくと、短チャ
ネル効果により特性が不安定になり、またソースドレイ
ン間でパンチスルーを生じ易く、耐圧が低くなる。この
ことがＭＯＳＦＥＴの微細化を阻む大きな原因となって
いた。また、一般に用いられているＬＯＣＯＳ法による
素子分離幅あるいはトランジスタの場合と同様に分離し
なければならない拡散層同士のパンチスルーなどにより
微細化が困難となっている。この両方の問題を解決する
ためには、例えば素子分離をトレンチ分離にしてさらに
トランジスタを凹部に形成するコンケイブ型トランジス
タにするというような大きなプロセスおよび構造の変更
が必要となる。また、トレンチ分離やコンケイブ型トラ
ンジスタには、ストレスや基板エッチングに伴うダメー
ジや欠陥による接合リークの増大等の問題があった。

【０００４】また、キャパシタ面積の微細化に伴い、キ
ャパシタ容量が減少し、この結果メモリ内容が誤って読
み出されたり、あるいはα線等によりメモリ内容が破壊
されるソフトエラ−などが問題になっている。

【０００５】このような問題を解決し、高集積化、大容
量化をはかるための方法の１つとして、ＭＯＳキャパシ
タをメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスィッチングトランジス
タの１電極とを導通させるようにすることにより、実質
的にキャパシタの占有面積を拡大し、ＭＯＳキャパシタ
の静電容量を増大させるようにした積層型メモリセルと
呼ばれるメモリセル構造が提案されている。

【０００６】このような構造では、ストレ−ジノ−ド電
極を素子分離領域の上まで拡大することができ、また、
ストレージノード電極の膜厚を厚くしてその側壁をキャ
パシタとして利用できることから、キャパシタ容量をプ
レ−ナ構造の数倍以上に高めることができる。また、さ
らにストレ−ジノ−ド部の拡散層は、ストレ−ジノ−ド
電極下の拡散層領域だけとなり、α線により発生した電
荷を収集する拡散層の面積が極めて小さく、ソフトエラ
ーに強いセル構造となっている。

【０００７】しかしながら、このような積層型メモリセ
ル構造のＤＲＡＭにおいても、高集積化に伴う素子の微
細化が進むにつれて、メモリセル占有面積が縮小化さ
れ、ストレ−ジノ−ド電極の平坦部の面積がますます縮
小化し、十分なキャパシタ容量を確保するために、スト
レージノード電極の実効的な高さを高くすることが要求
される。このために、この後に形成するビット線コンタ
クトを深く形成しなければならず、コンタクトの形成が
困難であった。

【０００８】

【発明が解決しようとする課題】このように従来のＭＯ
ＳＦＥＴの微細化に際しては、ＭＯＳＦＥＴのソースド
レイン間のパンチスルーおよび素子分離におけるパンチ
スルー等により微細化が困難であるという問題があっ
た。

【０００９】また、前述したように、積層型メモリセル
構造のＤＲＡＭにおいても、高集積化に伴う素子の微細
化がさらに進むと、ストレージノード電極の厚さを大き
くしなければならないことから、この後に形成するビッ
ト線コンタクトを深く形成しなければならず、オーバー
エッチングにより下層配線とのショートが起きやすくな
ったり、コンタクト自体は形成できても、何等かの埋め
込み技術を用いないと配線材料の段切れが起きやすいと
いう問題があった。

【００１０】本発明は、前記実情に鑑みてなされたもの
で、微細化に際しても信頼性の高い半導体装置を提供す
るとともに、メモリセル占有面積のさらなる縮小化に際
しても、十分なキャパシタ容量を確保することのできる
メモリセル構造を提供することを目的とする。

【００１１】

【課題を解決するための手段】そこで本発明の第１の方
法では、半導体基板表面の素子分離形成領域とＭＯＳＦ
ＥＴのゲート電極形成領域にそれぞれ第１および第２の
窪みを同時に形成し、この第１の窪み内に素子分離絶縁
膜を形成するとともに第２の窪み内にゲート電極を形成
し、チャネルがこの窪みに沿って形成されるようにＭＯ
ＳＦＥＴを形成している。

【００１２】さらに本発明の第２では、ビット線とこれ
が接続されるソースドレイン領域との間にストレージノ
ード電極と同一工程で形成された導体層からなるパッド
電極を介在させるようにしている。

【００１３】本発明の第３では、ストレージノード電極
を市松状に配列している。

【００１４】また本発明の第４では、第１の層間絶縁膜
に、ストレージノードコンタクトおよび第１のビット線
コンタクトを形成し、ストレージノードコンタクト領域
と第１のビット線コンタクト領域にストレージノード電
極およびパッド電極を形成しこのストレージノード電極
上にキャパシタ絶縁膜およびプレート電極を順次積層し
キャパシタを形成したのち、さらに第２の層間絶縁膜を
形成してパッド電極にコンタクトするように第２のビッ
ト線コンタクトを形成し、この２のビット線コンタクト
内にビット線を形成するようにしている。

【００１５】

【作用】上記第１によれば、同時に素子分離用の窪みと
トランジスタ形成用の窪みとを形成し、このトランジス
タ形成用の窪みにゲート電極を入れるように形成してい
るため、実効的チャネル長を従来に比べて大きくとるこ
とができ、パンチスルー耐圧が向上するとともに微細化
が可能となる。また、ゲート電極全体を窪みの中に入れ
てしまえばゲート電極の高さも低くすることができ、後
工程において段差の低減をはかることができ加工が容易
となる。また、素子分離についても同様に拡散層同士の
実効距離を大きくすることができるため、パンチスルー
耐圧が向上し、微細化をはかることができる。さらに、
素子分離自体の段差を低減することができ後工程の加工
が容易となる。

【００１６】また第２および第４によれば、ストレージ
ノード電極と同一層でビット線コンタクト領域にパッド
電極を形成するようにしているため、キャパシタを高く
しても同時にパッド電極の高さも高く形成することがで
きる。従って、キャパシタを高くしても、ビット線コン
タクトはキャパシタと同程度まで棚上げされたパッド電
極の上に形成すればよいため、ビット線コンタクトの形
成が容易となる。またこのパッド電極はビット線のみな
らず周辺回路部でも用いることができ、これにより周辺
回路のコンタクトもキャパシタと同程度まで棚上げされ
たパッド電極の上に形成すればよいため、コンタクトの
形成が容易となる。

【００１７】本発明の第３によれば、ストレージノード
電極を市松状に配置しパターン同志の距離をデザインル
ール以下に近付けることによってストレージノード電極
のパターンサイズを大きくしているため、キャパシタ容
量を増大することができ、動作マージンが上がると共
に、キャパシタの段差を低減することができ、形成が容
易となる。

【００１８】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１９】実施例１ 図１は、本発明の第１の実施例を説明するためのＭＯＳ
ＦＥＴ集積回路の平面パターンおよびそのＡ−Ａ断面図
である。

【００２０】このＭＯＳＦＥＴ集積回路は、ｐ型シリコ
ン基板１の素子分離領域に相当する領域およびゲート領
域に相当する領域に、それぞれ窪みＲ１，Ｒ２を形成
し、拡散層間の実効的距離を大きくすることによりパン
チスルー耐圧を向上するようにしたことを特徴とする。

【００２１】他は通常のＭＯＳＦＥＴ集積回路と同様に
形成されており、窪みＲ１に形成された素子分離絶縁膜
２で囲まれた領域に、さらに窪みＲ２を形成し、この窪
み領域Ｒ２の表面にゲート絶縁膜４を介してゲート電極
５を形成し、ソースドレイン領域６を形成したものであ
る。ここで７は層間絶縁膜、８はコンタクトホール、９
はソースドレイン電極配線である。

【００２２】次にこのＭＯＳＦＥＴ集積回路の製造方法
について説明する。

【００２３】まず図２(a) および(b) に示すように、Ｐ
型シリコン基板１表面に素子分離領域およびゲート電極
形成領域以外にレジストあるいは薄い熱酸化膜をウエッ
トエッチングで形成したマスクＭ１を形成し、ＣＤＥ
（ケミカルドライエッチング）法により深さ０．１μm
〜０．２μm の窪みＲ１，Ｒ２を形成する。

【００２４】そして図３(a) および(b) に示すようにさ
らに窒化シリコン膜からなるマスクＭ２を形成し通常の
ＬＯＣＯＳ法により、膜厚０．１μm 〜０．２μm の酸
化シリコン層からなる素子分離絶縁膜２を形成する。

【００２５】そして、図４(a) および(b) に示すように
熱酸化法により膜厚１０nmの酸化シリコン層および膜厚
３００nmの多結晶シリコン層を形成し、フォトリソ法お
よび反応性イオンエッチング法によってこれらをパタ−
ニングし、ゲ−ト絶縁膜４およびゲ−ト電極５を形成す
る。そして、このゲ−ト電極５をマスクとしてＡｓイオ
ンをイオン注入し、ｎ型拡散層６からなるソ−ス・ドレ
イン領域を形成し、スィッチングトランジスタとしての
ＭＯＳＦＥＴを形成する。その後、ＬＰＣＶＤ法等によ
り全面にＢＰＳＧ膜からなる層間絶縁膜７を形成する。

【００２６】そしてさらに、フォトリソグラフィと反応
性イオンエッチングによりコンタクトホール８を形成
し、ソースドレイン領域となるｎ型拡散層６を露呈せし
め、アルミニウムなどの電極配線９を形成して図１に示
したようなＭＯＳＦＥＴ集積回路が形成される。

【００２７】かかる構成によれば、窪みに形成された素
子分離絶縁膜２は窪みの深さだけ下に沈むことになり、
エッチング深さとこの膜厚とを調整することによりほと
んど平坦な素子分離領域を得ることができる。実施例に
示した例えばエッチング量を０．１μm 〜０．２μm に
して膜厚も０．１μm 〜０．２μm 程度にするとエッチ
ング量も酸化量が少なくストレスもなく欠陥等の問題も
ない。

【００２８】なお，このときの素子分離絶縁膜形成用の
パターンと窪み形成用マスクのパターンとの位置関係は
重なっていさえすればどのように変更してもよい。

【００２９】なお、必要ならば、閾値制御のための種々
のチャネルイオン注入３等を行ってゲート絶縁膜４を形
成したのち、ゲート電極５を形成するようにしてもよ
い。また、前記実施例では、シングルソースのトランジ
スタを用いたが、何であってもよく、ＬＤＤ構造を用い
ても同様の効果を得ることができる。

【００３０】また、前記実施例では窪み形成にＣＤＥを
用いているためＲＩＥなどを用いた場合に比べ基板のダ
メージを防ぐことができる。

【００３１】また、ＣＤＥを用いて窪みを形成した場合
窪み下は平坦になるため、図５に示すようにゲート電極
５が窪みにすべておちた形になると実効チャネル長の増
大効果はほとんど期待できなくなる。またＣＤＥを用い
て形成した場合、窪みのエッジの曲率が大きいため窪み
形成後の酸化工程等でストレスが集中しやすいという問
題もある。

【００３２】そこで本発明の第２の実施例として図６に
示すように窪みが滑らかな曲線プロファイルをもつよう
にするとなおよい。以下に、この例を説明する。

【００３３】まず、図７(a) および(b) に示すように素
子分離領域とゲート電極形成領域の両方に選択酸化を行
い酸化シリコン膜１２を形成する。図７(a) は選択酸化
のためのマスクＭ１を示す図である。このときバーズビ
ークが形成されるため酸化膜の厚さはエッジにいくほど
薄く形成される。また、この酸化領域の幅が１μm 以下
と小さい場合は酸化膜の膜厚は酸化領域の中心で最も厚
くなりエッジにいくに従って次第に薄くなる。

【００３４】この後この酸化シリコン膜１２をフッ化ア
ンモニウム液等でエッチング除去すると滑らかな曲線プ
ロファイルが形成されることになる。この後第１の実施
例と同様に図８(a) および(b) に示すようにさらに窒化
シリコン膜からなるマスクＭ２を形成し通常のＬＯＣＯ
Ｓ法により、例えば膜厚０．１μm 〜０．３μm の酸化
シリコン層からなる素子分離絶縁膜２を形成する。

【００３５】そして、図９(a) および(b) に示すように
熱酸化法により膜厚１０nmの酸化シリコン層および膜厚
３００nmの多結晶シリコン層を形成し、フォトリソ法お
よび反応性イオンエッチング法によってこれらをパタ−
ニングし、ゲ−ト絶縁膜４およびゲ−ト電極５を形成す
る。そして、このゲ−ト電極５をマスクとしてＡｓイオ
ンをイオン注入し、ｎ型拡散層６からなるソ−ス・ドレ
イン領域を形成し、スィッチングトランジスタとしての
ＭＯＳＦＥＴを形成する。その後、ＬＰＣＶＤ法等によ
り全面にＢＰＳＧ膜からなる層間絶縁膜７を形成する。

【００３６】このようにして図６(a) および(b) に示し
たように滑らかな曲率の窪みを形成することができ、ス
トレスや電界集中を低減しさらなる信頼性の向上をはか
ることができる。

【００３７】なおこの例では、すべてＬＯＣＯＳを用い
て酸化シリコン膜を形成しこれをエッチング除去して窪
みを形成したが、小さな素子分離領域やトランジスタ領
域に対してのみこのような窪みを形成し、大きな素子分
離領域は新たに形成するようにしてもよい。

【００３８】なお、集積回路を形成する場合には素子分
離やトランジスタのサイズも大小さまざまのものが混在
している事が多いが、大きなサイズのものには窪みを形
成せず、小さなものだけに窪みを形成するようにしても
よい。

【００３９】次に本発明の第３の実施例について説明す
る。

【００４０】この例では図１０に示すように、トランジ
スタのゲート電極を酸化シリコン膜７ｓで覆い、トラン
ジスタ分離を行うようにしたものである。

【００４１】すなわち素子分離領域に相当する領域にも
窪み内にトランジスタが形成され、このトランジスタは
ゲート電極５が側壁残しによって形成された酸化シリコ
ン膜７ｓと上部の酸化シリコン膜７ｕとで覆われたこと
を特徴とする。

【００４２】他の部分においては実施例１および２と同
様に形成する。

【００４３】かかる構成によれば素子分離とトランジス
タとが同様に形成される。すなわち例えば０．３μm の
ゲート長のトランジスタと０．３μm 程度のゲート長の
素子分離トランジスタとが同時に実現される。

【００４４】なお、素子分離領域上のトランジスタ分離
のゲート電極上や側面の絶縁膜は酸化シリコン膜に限定
されることなく、窒化シリコン膜等適宜変更可能であ
る。 実施例４ 図１１(a) および(b) は、本発明の第４の実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、そのＡ−Ａ′断面図である。

【００４５】このＤＲＡＭは、キャパシタをビット線１
４の下に形成した構造において、ストレージノード電極
１０の形成と同時にビット線用のパッド電極１０Ｐを形
成しておき、ビット線コンタクトの実質的深さを浅くす
るようにしたことを特徴とするものである。

【００４６】すなわち、比抵抗５Ω・cm程度のｐ型のシ
リコン基板１内に形成された素子分離絶縁膜２によって
分離された活性化領域内に、ソ−ス・ドレイン領域を構
成するｎ- 型拡散層６ａ，６ｂと、これらソ−ス・ドレ
イン領域間にゲ−ト絶縁膜４を介して形成されたゲ−ト
電極５とによってＭＯＳＦＥＴを構成すると共に、スト
レージノードコンタクト８を介してこのｎ- 型拡散層６
ｂにコンタクトするようにストレ−ジノ−ド電極１０が
形成され、上層のプレート電極１２との間にキャパシタ
絶縁膜１１を介在せしめることによりキャパシタを形成
している。そしてストレージノードコンタクト８の形成
と同時に形成された第１のビット線コンタクト１３ａ内
に露呈するｎ- 型拡散層６ａにコンタクトするようにパ
ッド電極１０Ｐが形成されさらに層間絶縁膜７ｂに形成
された２のビット線コンタクト１３ｂを介してビット線
１４が形成されている。

【００４７】そしてゲ−ト電極５はメモリアレイの一方
向に連続的に配列されてワ−ド線を構成している。

【００４８】次に、このＤＲＡＭの製造方法について図
面を参照しつつ説明する。

【００４９】図１２乃至図１４はこのＤＲＡＭの製造工
程を示す図であり、各図において(a) および(b) はそれ
ぞれビット線方向に隣接する２ビット分を示す平面図、
そのＡ−Ａ′断面図である。

【００５０】まず、図１２(a) および(b) に示すよう
に、比抵抗５Ω・cm程度のｐ型のシリコン基板１の表面
に、通常のＬＯＣＯＳ法により素子分離絶縁膜２および
パンチスルーストッパ用のｐ- 型拡散層３を形成した
後、熱酸化法により膜厚１０nm程度の酸化シリコン膜か
らなるゲート絶縁膜４を形成する。この後、ゲート電極
材料としての多結晶シリコン膜を全面に１５０nm程度堆
積し、さらにこの上層にＬＰＣＶＤ法により酸化シリコ
ン膜等の絶縁膜を膜厚１００〜３００nm程度堆積し、フ
ォトリソ技術および異方性エッチング技術を用いてゲー
ト電極５およびゲート上の絶縁膜７ｕを同時にパターニ
ングする。なお、ここでゲート電極上の絶縁膜として、
窒化シリコン膜あるいは窒化シリコン膜と酸化シリコン
膜の複合膜を用いても良い。窒化シリコン膜は、酸化シ
リコン膜に比べ、コンタクト形成および配線形成時に行
われる希ＨＦ溶液を用いた処理に対し強い耐エッチング
性をもつためゲート電極とコンタクトの配線のショート
の防止に対してより有効となる。 そして、このゲ−ト
電極５をマスクとしてＡｓあるいはＰイオンをイオン注
入し、ｎ- 型拡散層からなるソ−ス・ドレイン領域６
ａ，６ｂを形成し、スィッチングトランジスタとしての
ＭＯＳＦＥＴを形成する。この拡散層の深さは、例えば
１５０nm程度とする。この後、ゲート絶縁膜の耐圧を向
上させるために必要であれば熱酸化を行い、さらにＣＶ
Ｄ法により、膜厚１００nm程度以下の酸化シリコン層あ
るいは窒化シリコン層からなる絶縁膜を全面に堆積し、
反応性イオンエッチング法により、全面をエッチング
し、ゲ−ト電極５の側面に自己整合的に側壁絶縁膜７ｓ
を残置せしめる。側壁絶縁膜７ｓとしては、ゲート上絶
縁膜と同様、窒化シリコン膜を用いることにより、より
耐圧の向上をはかることができる。

【００５１】この後、図１３(a) および(b) に示すよう
に、この側壁絶縁膜７ｓおよび上部絶縁膜７ｕから露呈
するｎ- 拡散層６ａおよび６ｂ表面をそれぞれストレ−
ジノ−ドコンタクト８および第１のビット線コンタクト
１３ａを形成する。そしてこれらｎ- 拡散層６ａおよび
６ｂ表面が露呈した状態で、全面に多結晶シリコン膜を
１００〜４００nm程度堆積し、これにリンまたはヒ素を
ドーピングし、フォトリソグラフィと反応性イオンエッ
チングによりパターン形成してストレージノード電極１
０およびパッド電極１０Ｐを形成する。そしてＣＶＤ法
により膜厚１０nm程度以下の窒化シリコン膜堆積した後
８００〜９００℃の水蒸気雰囲気中で３０分程度酸化
し、酸化シリコン膜を形成し、窒化シリコン膜と酸化シ
リコン膜との２層構造のキャパシタ絶縁膜１１を形成す
る。さらにこの上層に多結晶シリコン膜を堆積し、ドー
ピングを行った後、フォトリソグラフィー技術および反
応性イオンエッチング技術によりプレート電極１２をパ
ターニングする。ここでＲはプレート電極のパターニン
グ用のレジストである。そして、レジストＲを除去し、
この上層に酸化シリコン膜からなる層間絶縁膜７ｂを堆
積する。

【００５２】この後、図１４図(a) および(b) に示すよ
うに、パッド電極１０Ｐにコンタクトするように第２の
ビット線コンタクト１３ｂを形成し必要に応じてビット
線とプレート電極とのショートを防止するための酸化シ
リコン膜１５を堆積する。

【００５３】そしてこの酸化シリコン膜１５にさらにコ
ンタクトを開口しあるいは全面ＲＩＥによりコンタクト
１３ｂの側壁に酸化シリコン膜１５を残すようにしてか
らビット線１４を形成して、図１１(a) および図１１
(b) に示したような、ＤＲＡＭが完成する。

【００５４】なお、ショート防止用として酸化シリコン
膜１５の代わりに窒化シリコン膜等を用いるようにして
もよい。

【００５５】このように形成することによりパッド電極
１０Ｐによってストレージノード電極１０の高さまで棚
上げがなされているため、ビット線コンタクトの形成が
極めて容易となる。

【００５６】実施例５ 次に本発明の第５の実施例について説明するこの例で
は、主たる構成は前記第４の実施例と同様であるが、図
１５に示すように、キャパシタ面積の増大のためにスト
レージノード電極を平坦部１０と突出部９で構成すると
ともに、パッド電極も平坦部１０Ｐと突出部９Ｐとで構
成したことを特徴とするもので、ビット線コンタクトは
この突出部９Ｐにコンタクトするように形成されてい
る。

【００５７】次にこのＤＲＡＭの製造方法について説明
する。

【００５８】まず、前記第４の実施例と同様に素子分離
を行うとともにゲート電極を形成しストレージノード電
極の平坦部とパッド電極の平坦部を形成するために１０
０nm程度の多結晶シリコン膜１０を全面に堆積しさらに
７００nm厚さ程度の酸化シリコン膜１７をＣＶＤ法で堆
積した後、ストレージノード電極とパッド電極の形成さ
れる領域に酸化シリコン膜１７を残すようにする。この
とき多結晶シリコン膜１０をエッチングストッパとし異
方性エッチングによって酸化シリコン膜をパターニング
する。そしてさらに突出部となる多結晶シリコン膜９を
膜厚１００nm程度堆積する（図１６(a) および(b) ）。

【００５９】次いで、異方性エッチングにより両多結晶
シリコンをエッチングし、前記酸化シリコン膜１７の底
部および側壁部のみに多結晶シリコン膜９が残るように
する（図１７(a) および(b) ）。

【００６０】次に、フッ化アンモニウム溶液等により、
酸化シリコン膜１７を除去しストレージノード電極およ
びパッド電極を完成させる。

【００６１】この後キャパシタ絶縁膜１１およびプレー
ト電極１２を形成し、さらに層間絶縁膜７を形成してビ
ット線コンタクト１３ｂを形成する。このとき、プレー
ト電極としての多結晶シリコンがエッチングストッパと
して作用する（図１８(a) および(b) ）。

【００６２】この後パッド電極の突出部が露呈するまで
プレート電極１２をＣＤＥ法でエッチングする。このと
きキャパシタ絶縁膜としての窒化シリコン膜と酸化シリ
コン膜とがＣＤＥ法のエッチングストッパとして作用
し、突出部の尖端はエッチングされずに突出したまま残
る。

【００６３】そして表面酸化を行いプレート電極表面に
酸化シリコン膜１８を形成する。このとき突出部はキャ
パシタ絶縁膜で覆われているため酸化されない。従って
突出部表面の薄いキャパシタ絶縁膜をエッチング除去す
ることによち多結晶シリコン膜を露呈させることができ
る。この後ビット線を形成し図１５に示したＤＲＡＭが
完成する。

【００６４】本実施例では、ビット線コンタクト１３ｂ
下のプレート電極をストッパとしたが、実施例４と同様
に、あらかじめパターニング除去しておいて、直接ビッ
ト線コンタクトをパッドに形成するようにしてもよい。

【００６５】このようにしてビット線コンタクトの形成
も極めて容易にキャパシタ容量の大きいＤＲＡＭが形成
される。

【００６６】実施例６ 次に本発明の第６の実施例について説明する。

【００６７】この例では、図１９に示すように、ストレ
ージノード電極１０を箱型に形成し、この内部にもキャ
パシタ絶縁膜１１を形成し内面をもキャパシタとして用
いるようにしている。そしてビット線コンタクトはスト
レージノード電極と同一工程で形成された箱の蓋部にコ
ンタクトするように形成される。

【００６８】次にこのＤＲＡＭの製造方法について説明
する。

【００６９】まず、前記第４および５の実施例と同様に
素子分離を行うとともにゲート電極を形成しストレージ
ノード電極の平坦部とパッド電極の平坦部を形成するた
めに１００nm程度の多結晶シリコン膜１０を全面に堆積
しさらに７００nm厚さ程度の酸化シリコン膜２７をＣＶ
Ｄ法で堆積した後、さらに箱の上面となる多結晶シリコ
ン膜２０を堆積し、この後多結晶シリコン膜５０と酸化
シリコン膜２７とをパターニングする（図２０(a) 及び
(b) ）。

【００７０】この後箱の側面を形成するために多結晶シ
リコン膜３０を堆積し異方性エッチングにより側壁残し
を行うと共に最下部の多結晶シリコン膜をもパターニン
グする（図２１(a) 及び(b) ）。

【００７１】そしてさらに図２２(a) 及び(b) に示すよ
うに、フォトリソグラフィおよびドライエッチングによ
りキャパシタの箱内の酸化シリコン膜２７を除去するた
めの穴を開口する。この例では、穴は１つ１つのキャパ
シタごとに形成するのではなく２つのキャパシタで１つ
としている。この方がリソグラフィ技術が容易である。

【００７２】そしてフッ化アンモニウムを用いたエッチ
ングによりキャパシタ内の酸化シリコン膜２７を選択的
に除去し、キャパシタ絶縁膜１１およびプレート電極１
２を形成する（図２３(a) 及び(b) ）。

【００７３】そして前記第５の実施例と同様にビット線
コンタクト１３を形成しビット線１４を形成する。この
とき、ビット線１４は、箱型のストレージノード電極の
蓋部と同一工程で形成された多結晶シリコン膜２０にコ
ンタクトすれば良いためビット線コンタクトの深さは層
間絶縁膜７ｂ１層分だけである。

【００７４】このようにして、ビット線コンタクトの形
成が極めて容易でキャパシタ容量の大きいＤＲＡＭが形
成される。

【００７５】本実施例においても、実施例４と同様にビ
ット線コンタクト下のプレートはあらかじめ除去してお
くようにしても良い。

【００７６】実施例４〜６については、いずれもパッド
とプレート電極との間はキャパシタ絶縁膜のみで絶縁さ
れた状態となっており両者の耐圧が心配な形である。ま
た、この場合両者間の容量も増大するためＤＲＡＭの動
作にとって好ましくない。そこで個々の構造について改
良例も考えられている。

【００７７】そこで例えば実施例４の構造の場合は、プ
レート電極となる多結晶シリコン膜を薄膜化して、スト
レージノードあるいはパッドの間に埋まってしまわない
ように堆積することである。そしてプレート電極１２の
パターニングを行う際に、エッチングを増やしていくよ
うにすれば、パッドの周りのプレート電極を下方向へエ
ッチング除去することができる（図２４）。

【００７８】このときプレート電極となる多結晶シリコ
ン膜が厚く形成されて、ストレージノードあるいはパッ
ドの間に埋まってしまった場合、エッチング時間を長く
すると横方向へのエッチングが進むため隣接するストレ
ージノードが露出してしまうことになり、また短絡のお
それが出てしまう。このため十分にエッチング量を増大
することができないという問題が生じる。

【００７９】このように図２４に示すようにパッドのま
わりのプレート電極を除去した後、図２５に示すように
コンタクトをパッド上に形成する。

【００８０】また、前記実施例では、ストレージノード
電極と同一工程で形成したパッド電極をビット線コンタ
クトに用いる例についてのみ説明したが、このようにパ
ッド電極を用いることにより周辺のコンタクトの形成に
際してもコンタクト深さが浅くてすむ。以下、この例に
ついて説明する。

【００８１】図２６はビット線先作り型の例であり、ス
トレージノード電極の形成と同時に、周辺コンタクト部
にもストレージノード電極と同一工程でパッド電極１０
Ｐを形成しておくようにし、この上に周辺コンタクトＨ
を形成するようにすればコンタクトの深さが浅くて済み
アルミニウム等の配線層１９の形成も容易となる。

【００８２】さらに図２７はビット線後作りの例であ
り、ストレージノード電極の形成と同時に、周辺コンタ
クト部にもストレージノード電極と同一工程でパッド電
極１０Ｐを形成しておくようにし、さらにビット線の形
成に際しても周辺コンタクト部にもビット線と同一工程
でパッド電極１０ｂを形成しておくようにし、この上に
周辺コンタクトＨを形成するようにすればコンタクトの
深さが浅くて済みアルミニウム等の配線層１９の形成も
容易となる。

【００８３】この場合ストレージノード電極層およびビ
ット線層と同一の層で周辺コンタクト部も埋めているた
め、プレート電極の段差分のみの深さのコンタクトを形
成すれば良く、コンタクトの形成および配線の形成が容
易となる。

【００８４】実施例７ 次にストレージノード電極を市松状に配置した例につい
て説明する。

【００８５】図２８、図２９(a) 乃至(c) は、本発明の
第７の実施例の積層形メモリセル構造のＤＲＡＭのビッ
ト線方向に隣接する２ビット分を示す平面図、そのＡ−
Ａ′断面図，Ｂ−Ｂ´断面図，Ｃ−Ｃ´断面図である。

【００８６】このＤＲＡＭは、キャパシタのストレージ
ノード電極１０を市松状に配列したことを特徴とするも
ので、他部については通常の積層型メモリセル構造のＤ
ＲＡＭと全く同様に形成される。同一箇所には同一符号
を付した。

【００８７】ストレージノード電極のパターン形成に際
しては、例えばポジ型レジストを使用し図３０(a) に説
明図を示すような遮光パターンＰを用いると、光の回り
込みのために遮光パターンＰの角部まで露光され、実際
には図３０(b) に示すように角が点線に示すように丸ま
った形状になり、パターン同志は接触しないようにな
る。

【００８８】このようにして、背中合わせのストレージ
ノード電極間の距離がデザインルール以下に低減されて
おり、ストレージノード電極のパターンサイズを大きく
することができるため、キャパシタ容量を増大すること
ができ、動作マージンが上がると共に、キャパシタの段
差を低減することができ、形成が容易となる。

【００８９】実施例８ 次にキャパシタをビット線１４の下に形成し、ストレー
ジノード電極１０の形成と同時にビット線用のパッド電
極１０Ｐを形成しておき、ビット線コンタクトの実質的
深さを浅くするようにした構造において、ストレージノ
ード電極を市松状に配置した例について説明する。

【００９０】図３１、図３２(a) 乃至(c) は、本発明の
第８の実施例の積層形メモリセル構造のＤＲＡＭのビッ
ト線方向に隣接する２ビット分を示す平面図、そのＡ−
Ａ′断面図，Ｂ−Ｂ´断面図，Ｃ−Ｃ´断面図である。

【００９１】このＤＲＡＭは、キャパシタをビット線１
４の下に形成した構造において、ストレージノード電極
１０の形成と同時にビット線用のパッド電極１０Ｐを形
成しておき、ビット線コンタクト（第２のビット線コン
タクト１３ｂ）の実質的深さを浅くするようにするとと
もに、キャパシタのストレージノード電極１０を市松状
に配列したことを特徴とするもので、他部については通
常の積層型メモリセル構造のＤＲＡＭと全く同様に形成
される。同一箇所には同一符号を付した。

【００９２】この構造ではストレージノード電極をビッ
ト線コンタクト方向へも広げることができる。

【００９３】但し、ビット線コンタクト下のパッド１０
Ｐはワード線方向に交互にずれるため、第２のビット線
コンタクト１３ｂは半分パッドからはずれることにな
る。しかしながらこれは、パッドの側壁でもコンタクト
を形成することになり、パッドを厚くしエッチングを深
くすることにより、この部分の面積を広げることができ
コンタクト抵抗を低減することができる。

【００９４】また、ビット線を斜めに配線したり、途中
でずらしたりしてパッド上にコンタクトできるようにし
てもよい。

【００９５】なお、本発明ではストレージノード電極を
市松状にすることが重要であり、ストレージノードコン
タクトは必ずしも市松状にする必要はなく、適宜変形可
能である。また、市松状のパターン同志はわずかに間隙
を設けても良い。このように間隙を設けることにより、
市松パターン同志のショートに対するマージンを上げる
ことができる。

【００９６】またオープンビットライン方式に限定され
るものでもなく図３３に示すようにスイッチングトラン
ジスタとキャパシタとをカスケード接続したものも有効
である。

【００９７】

【発明の効果】以上説明してきたように、本発明の半導
体装置によれば、微細化に際してもパンチスルーもなく
信頼性の高い半導体装置を得ることができる。

【００９８】また、本発明の半導体装置によれば、製造
が容易でかつ、メモリセル占有面積のさらなる縮小化に
際しても、十分なキャパシタ容量を確保することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＭＯＳＦＥＴ集積回路
を示す図

【図２】同ＭＯＳＦＥＴ集積回路の製造工程図

【図３】同ＭＯＳＦＥＴ集積回路の製造工程図

【図４】本発明の第１の実施例のＭＯＳＦＥＴ集積回路
の変形例を示す図

【図５】ＭＯＳＦＥＴ集積回路の望ましくない例を示す
図

【図６】本発明の第３の実施例のＭＯＳＦＥＴ集積回路
を示す図

【図７】同ＭＯＳＦＥＴ集積回路の製造工程図

【図８】同ＭＯＳＦＥＴ集積回路の製造工程図

【図９】同ＭＯＳＦＥＴ集積回路の製造工程図

【図１０】本発明の第４の実施例のＭＯＳＦＥＴ集積回
路を示す図

【図１１】本発明の第４の実施例の積層形メモリセル構
造のＤＲＡＭを示す図

【図１２】同ＤＲＡＭの製造工程図

【図１３】同ＤＲＡＭの製造工程図

【図１４】同ＤＲＡＭの製造工程図

【図１５】本発明の第５の実施例の積層形メモリセル構
造のＤＲＡＭを示す図

【図１６】同ＤＲＡＭの製造工程図

【図１７】同ＤＲＡＭの製造工程図

【図１８】同ＤＲＡＭの製造工程図

【図１９】本発明の第６の実施例の積層形メモリセル構
造のＤＲＡＭを示す図

【図２０】同ＤＲＡＭの製造工程図

【図２１】同ＤＲＡＭの製造工程図

【図２２】同ＤＲＡＭの製造工程図

【図２３】同ＤＲＡＭの製造工程図

【図２４】本発明の他の実施例のＤＲＡＭの製造工程図

【図２５】同ＤＲＡＭの製造工程図

【図２６】本発明の他の実施例のＤＲＡＭを示す図

【図２７】本発明の他の実施例のＤＲＡＭを示す図

【図２８】本発明の他の実施例のＤＲＡＭを示す図

【図２９】同ＤＲＡＭの断面図

【図３０】同ＤＲＡＭの製造工程の説明図

【図３１】本発明の他の実施例のＤＲＡＭを示す図

【図３２】同ＤＲＡＭの断面図

【図３３】本発明の他の実施例のＤＲＡＭを示す図

【符号の説明】

１ ｐ型のシリコン基板 ２ 素子分離絶縁膜 ３ チャネルストッパ ４ ゲ−ト絶縁膜 ５ ゲ−ト電極 ６ ソ−ス・ドレイン領域 ７ 絶縁膜 ８ ストレージノードコンタクト ９ 突出部（多結晶シリコン膜） １０ ストレージノード電極（多結晶シリコン膜） １０Ｐ パッド電極 １１ キャパシタ絶縁膜 １２ プレート電極電極 １３ ビット線コンタクト １３ｂ 第２のビット線コンタクト １４ ビット線 ２０ 多結晶シリコン膜 ２７ 酸化シリコン膜 ３０ 多結晶シリコン膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀口 文男 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (72)発明者 仁田山 晃寛 神奈川県川崎市幸区小向東芝町 １ 株 式会社 東芝 総合研究所内 (56)参考文献 特開 平３−174766（ＪＰ，Ａ) 特開 平４−45571（ＪＰ，Ａ) 特開 平３−283658（ＪＰ，Ａ) 特開 平３−205866（ＪＰ，Ａ) 特開 平４−335523（ＪＰ，Ａ) 特開 平２−304970（ＪＰ，Ａ) 特開 平３−204969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板内に形成されたＭＯＳＦＥＴ
   と、前記ＭＯＳＦＥＴのソースまたはドレイン領域の一
   方の上に、ストレージノード電極、キャパシタ絶縁膜お
   よびプレート電極を順次積層して形成されたキャパシタ
   と、前記ソースまたはドレイン領域の他方の上に形成さ
   れたビット線とからなる半導体装置において、 前記ストレージノード電極と同一工程で形成されたパッ
   ド電極を介して配線層と周辺回路とが接続されているこ
   とを特徴とする半導体装置。
2. 【請求項２】 半導体基板内に形成されたＭＯＳＦＥＴ
   と、前記ＭＯＳＦＥＴのソースまたはドレイン領域の一
   方の上に、ストレージノード電極、キャパシタ絶縁膜お
   よびプレート電極を順次積層して形成されたキャパシタ
   と、前記ソースまたはドレイン領域の他方の上に形成さ
   れたビット線とからなる半導体装置において、 前記ビット線と同一工程で周辺コンタクト部に形成され
   たパッド電極を介して、配線層と周辺回路とが該周辺コ
   ンタクト部の上下で接続されていることを特徴とする半
   導体装置。
3. 【請求項３】 前記半導体基板表面を覆う絶縁膜が、前
   記キャパシタ及び前記ビット線の形成される領域と前記
   周辺回路が形成される領域との間で平坦化された構造を
   有し、この絶縁膜上に前記配線層が形成されたことを特
   徴とする請求項１または請求項２記載の半導体装置。
4. 【請求項４】 メモリセル部と周辺回路部とを有する半
   導体基板内であって、前記メモリセル部にソース及びド
   レインを有するＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形
   成工程と、 前記ＭＯＳＦＥＴのソースまたはドレイン領域の一方に
   ストレージノード電極、キャパシタ絶縁膜およびプレー
   ト電極を順次積層し、キャパシタを形成するキャパシタ
   形成工程と、 前記ＭＯＳＦＥＴのソースまたはドレイン領域の他方に
   ビット線を形成するビット線形成工程と、 前記ストレージノード電極を形成する工程と同一工程で
   前記周辺回路上にパッド電極を形成するパッド電極形成
   工程と、 前記パッド電極を介して、配線層を形成する配線層形成
   工程とを有することを特徴とする半導体装置の製造方
   法。
5. 【請求項５】 メモリセル部と周辺回路部とを有する半
   導体基板内であって、前記メモリセル部にソース及びド
   レインを有するＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形
   成工程と、 前記ＭＯＳＦＥＴのソースまたはドレイン領域の一方に
   ストレージノード電極、キャパシタ絶縁膜およびプレー
   ト電極を順次積層し、キャパシタを形成するキャパシタ
   形成工程と、 前記ＭＯＳＦＥＴのソースまたはドレイン領域の他方に
   ビット線を形成するビット線形成工程と、 前記ビット線形成工程と同一工程で周辺コンタクト部に
   パッド電極を形成するパッド電極形成工程と、 前記周辺コンタクト部の上下で前記パッド電極を介して
   周辺回路と接続するように、該パッド電極上に前記配線
   層を形成する配線層形成工程とを有することを特徴とす
   る半導体装置の製造方法。
6. 【請求項６】 前記配線層の形成に先立ち、前記半導体
   基板の前記メモリセル部と前記周辺回路部上を表面が平
   坦な絶縁膜で覆う絶縁膜形成工程を備えることを特徴と
   する請求項４または請求項５記載の半導体装置の製造方
   法。