JP2001351837A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001351837A JP2001351837A JP2000166869A JP2000166869A JP2001351837A JP 2001351837 A JP2001351837 A JP 2001351837A JP 2000166869 A JP2000166869 A JP 2000166869A JP 2000166869 A JP2000166869 A JP 2000166869A JP 2001351837 A JP2001351837 A JP 2001351837A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- forming
- insulating film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 目合わせ用マークが不透明性の金属膜で覆わ
れている場合でも、目合わせに制約を受けることなくデ
バイスサイズの縮小化を図る。 【解決手段】 開示される半導体装置の製造方法は、基
板１上に導電膜あるいは絶縁膜から成る薄膜を形成し、
フォトリソグラフィ法による目合わせを繰り返えしてＤ
ＲＡＭを製造する場合、第３フォトレジスト膜３０をマ
スクとしてキャパシタ上部電極膜としての不透明性の窒
化チタン膜１４Ａを除去した後、第１層層間絶縁膜７を
介して基板１上の目合わせ用マーク２６に目合わせして
形成した第４フォトレジスト膜３１を用いてキャパシタ
上部電極１４を形成する。
れている場合でも、目合わせに制約を受けることなくデ
バイスサイズの縮小化を図る。 【解決手段】 開示される半導体装置の製造方法は、基
板１上に導電膜あるいは絶縁膜から成る薄膜を形成し、
フォトリソグラフィ法による目合わせを繰り返えしてＤ
ＲＡＭを製造する場合、第３フォトレジスト膜３０をマ
スクとしてキャパシタ上部電極膜としての不透明性の窒
化チタン膜１４Ａを除去した後、第１層層間絶縁膜７を
介して基板１上の目合わせ用マーク２６に目合わせして
形成した第４フォトレジスト膜３１を用いてキャパシタ
上部電極１４を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、詳しくは、フォトリソグラフィ法を利用
して半導体メモリを製造する場合に、目合わせ精度を向
上させるようにした半導体装置の製造方法に関する。
造方法に係り、詳しくは、フォトリソグラフィ法を利用
して半導体メモリを製造する場合に、目合わせ精度を向
上させるようにした半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。この半導体メ
モリは、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、半導体メモリのほとんどが、集積度の点で優れ
ているＭＯＳ(Metal Oxide Semiconductor)型トランジ
スタによって構成されている。また、ＤＲＡＭはＳＲＡ
Ｍに比較して上述したような高集積化の利点をより大き
く生かせるため、コストダウンが図れるので、情報機器
等における各種の記憶装置に広く適用されている。
【０００３】ＤＲＡＭは、メモリセルトランジスタとこ
れに接続されたキャパシタ（容量素子）とにより１つの
メモリセルを構成して、キャパシタの電荷の有無により
情報を記憶している。ここで、キャパシタは、キャパシ
タ絶縁膜の両側に一対の金属電極を設けた、ＭＩＭ(Met
al Insulator Metal)構造やＭＩＳ(Metal InsulatorSil
icon)構造が広く採用されている。上述のように、ＤＲ
ＡＭはキャパシタを利用して情報を記憶するが、高集積
化による記憶情報の増大に伴って半導体基板上に形成さ
れるメモリセルのサイズ、いわゆるデバイスサイズは縮
小される傾向にあるので、個々のキャパシタの占有面積
も必然的に制約されてきている。したがって、それぞれ
のキャパシタの容量（キャパシタンス）を、制約された
占有面積内で高める工夫が必要になる。もしキャパシタ
の容量が情報を記憶するのに十分な値を有していない
と、外部からのノイズ信号等により容易に誤動作するよ
うになるので、ソフトエラーで代表されるようなエラー
が生じ易くなる。
れに接続されたキャパシタ（容量素子）とにより１つの
メモリセルを構成して、キャパシタの電荷の有無により
情報を記憶している。ここで、キャパシタは、キャパシ
タ絶縁膜の両側に一対の金属電極を設けた、ＭＩＭ(Met
al Insulator Metal)構造やＭＩＳ(Metal InsulatorSil
icon)構造が広く採用されている。上述のように、ＤＲ
ＡＭはキャパシタを利用して情報を記憶するが、高集積
化による記憶情報の増大に伴って半導体基板上に形成さ
れるメモリセルのサイズ、いわゆるデバイスサイズは縮
小される傾向にあるので、個々のキャパシタの占有面積
も必然的に制約されてきている。したがって、それぞれ
のキャパシタの容量（キャパシタンス）を、制約された
占有面積内で高める工夫が必要になる。もしキャパシタ
の容量が情報を記憶するのに十分な値を有していない
と、外部からのノイズ信号等により容易に誤動作するよ
うになるので、ソフトエラーで代表されるようなエラー
が生じ易くなる。
【０００４】図９は、従来から一般的に知られているＤ
ＲＡＭのメモリセルの構成を示す断面図である。同ＤＲ
ＡＭは、図９に示すように、例えばＰ型シリコン基板５
１には、周知のＬＯＣＯＳ(Local Oxidation of Silico
n)法あるいはＳＴＩ(ShallowTrench Isolation)法等に
より選択的に酸化シリコン（Ｓｉ０2）膜からなる素子
分離用絶縁膜（フィールド絶縁膜）５２が形成され、こ
の素子分離用絶縁膜５２により囲まれた素子形成領域に
は酸化シリコン膜から成るゲート絶縁膜５３及び多結晶
シリコン膜から成るゲート電極（ワード線）５４が形成
され、さらに、ゲート絶縁膜５３及びゲート電極５４の
側面は窒化シリコン（Ｓｉ3Ｎ4）膜から成るサイドウォ
ール絶縁膜５５で覆われている。また、ゲート電極５４
の周囲の基板５１の表面にはソース領域又はドレイン領
域を構成するＮ型拡散領域５６が選択的に形成されて、
これら拡散領域５６及びゲート電極５４の表面は酸化シ
リコン膜から成る第１層間絶縁膜５７で覆われている。
ゲート電極５４及び複数の拡散領域５６によりＭＯＳ
（Metal Oxide Semiconductor）型トランジスタから成
るメモリセルトランジスタ６０が構成されている。
ＲＡＭのメモリセルの構成を示す断面図である。同ＤＲ
ＡＭは、図９に示すように、例えばＰ型シリコン基板５
１には、周知のＬＯＣＯＳ(Local Oxidation of Silico
n)法あるいはＳＴＩ(ShallowTrench Isolation)法等に
より選択的に酸化シリコン（Ｓｉ０2）膜からなる素子
分離用絶縁膜（フィールド絶縁膜）５２が形成され、こ
の素子分離用絶縁膜５２により囲まれた素子形成領域に
は酸化シリコン膜から成るゲート絶縁膜５３及び多結晶
シリコン膜から成るゲート電極（ワード線）５４が形成
され、さらに、ゲート絶縁膜５３及びゲート電極５４の
側面は窒化シリコン（Ｓｉ3Ｎ4）膜から成るサイドウォ
ール絶縁膜５５で覆われている。また、ゲート電極５４
の周囲の基板５１の表面にはソース領域又はドレイン領
域を構成するＮ型拡散領域５６が選択的に形成されて、
これら拡散領域５６及びゲート電極５４の表面は酸化シ
リコン膜から成る第１層間絶縁膜５７で覆われている。
ゲート電極５４及び複数の拡散領域５６によりＭＯＳ
（Metal Oxide Semiconductor）型トランジスタから成
るメモリセルトランジスタ６０が構成されている。
【０００５】キャパシタが接続される所望（例えば左右
部）の拡散領域５６の表面の第１層間絶縁膜５７には第
１コンタクトホール５８が形成されて、この第１コンタ
クトホール５８には多結晶シリコンから成るキャパシタ
コンタクト５９が形成されている。このキャパシタコン
タクト５９上には多結晶シリコン膜から成るキャパシタ
下部電極６２が形成され、さらにキャパシタ下部電極６
２上にはキャパシタ絶縁膜６３を介して窒化チタン（Ｔ
ｉＮ）膜から成るキャパシタ上部電極６４が形成されて
いる。キャパシタ絶縁膜６３としては、酸化シリコン
膜、窒化シリコン膜、酸化タンタル（Ｔａ2Ｏ5）膜等の
周知の絶縁膜が用いられる。キャパシタ下部電極６２、
キャパシタ絶縁膜６３及びキャパシタ上部電極６４によ
りキャパシタ６５が構成され、このキャパシタ６５はキ
ャパシタコンタクト５９を介してメモリセルトランジス
タ６０の所望の拡散領域５６に接続されている。
部）の拡散領域５６の表面の第１層間絶縁膜５７には第
１コンタクトホール５８が形成されて、この第１コンタ
クトホール５８には多結晶シリコンから成るキャパシタ
コンタクト５９が形成されている。このキャパシタコン
タクト５９上には多結晶シリコン膜から成るキャパシタ
下部電極６２が形成され、さらにキャパシタ下部電極６
２上にはキャパシタ絶縁膜６３を介して窒化チタン（Ｔ
ｉＮ）膜から成るキャパシタ上部電極６４が形成されて
いる。キャパシタ絶縁膜６３としては、酸化シリコン
膜、窒化シリコン膜、酸化タンタル（Ｔａ2Ｏ5）膜等の
周知の絶縁膜が用いられる。キャパシタ下部電極６２、
キャパシタ絶縁膜６３及びキャパシタ上部電極６４によ
りキャパシタ６５が構成され、このキャパシタ６５はキ
ャパシタコンタクト５９を介してメモリセルトランジス
タ６０の所望の拡散領域５６に接続されている。
【０００６】キャパシタ６５を含む第１層間絶縁膜５７
の表面は酸化シリコン膜から成る第２層間絶縁膜６７で
覆われて、ビット線が接続される所望（例えば中央部）
の拡散領域５６の表面の第１層間絶縁膜５７及び第２層
間絶縁膜６７の表面には第２コンタクトホール６８が形
成されて、この第２コンタクトホール６８には多結晶シ
リコンから成るビットコンタクト６９が形成されてい
る。このビットコンタクト６９上には窒化チタン膜から
成るビット線７１が形成され、このビット線を含む第２
層間絶縁膜６７上には酸化シリコン膜から成る絶縁保護
膜７２が形成されている。以上により、メモリセルトラ
ンジスタ６０とこれに接続されたキャパシタ６５とによ
りメモリセル７０が構成される。
の表面は酸化シリコン膜から成る第２層間絶縁膜６７で
覆われて、ビット線が接続される所望（例えば中央部）
の拡散領域５６の表面の第１層間絶縁膜５７及び第２層
間絶縁膜６７の表面には第２コンタクトホール６８が形
成されて、この第２コンタクトホール６８には多結晶シ
リコンから成るビットコンタクト６９が形成されてい
る。このビットコンタクト６９上には窒化チタン膜から
成るビット線７１が形成され、このビット線を含む第２
層間絶縁膜６７上には酸化シリコン膜から成る絶縁保護
膜７２が形成されている。以上により、メモリセルトラ
ンジスタ６０とこれに接続されたキャパシタ６５とによ
りメモリセル７０が構成される。
【０００７】上述のようなＤＲＡＭの製造においては、
基板５１上に形成した各種の導電膜あるいは絶縁膜から
成る薄膜を所望の形状にパターニングするための工程が
繰り返されるが、各パターニング工程には周知のフォト
リソグラフィ技術が用いられる。そして、各パターニン
グ工程でフォトリソグラフィ法を実施するにあたって
は、予め前の工程で基板５１上に形成した目合わせ（位
置合わせ）用マークあるいは目合わせ用の基準位置を利
用して、当該パターニング工程のフォトリソグラフィ法
で使用するフォトマスクを、その目合わせ用マークある
いは基準位置に合わせる目合わせが必要になる。ここ
で、目合わせにおいては機械的精度の限界から目ずれが
避けられないが、この目ずれをできるだけ小さく抑えて
目合わせ精度を向上させることがデバイスサイズを縮小
させる条件となり、結果としてより高集積化を図ること
ができるようになる。また、一連の製造プロセスにおい
て基板５１上に形成される導電膜あるいは絶縁膜から成
る薄膜の層数が多くなるほど、目合わせの回数は増える
が、目合わせ回数が増えるほどトータルの目ずれは大き
くなる。
基板５１上に形成した各種の導電膜あるいは絶縁膜から
成る薄膜を所望の形状にパターニングするための工程が
繰り返されるが、各パターニング工程には周知のフォト
リソグラフィ技術が用いられる。そして、各パターニン
グ工程でフォトリソグラフィ法を実施するにあたって
は、予め前の工程で基板５１上に形成した目合わせ（位
置合わせ）用マークあるいは目合わせ用の基準位置を利
用して、当該パターニング工程のフォトリソグラフィ法
で使用するフォトマスクを、その目合わせ用マークある
いは基準位置に合わせる目合わせが必要になる。ここ
で、目合わせにおいては機械的精度の限界から目ずれが
避けられないが、この目ずれをできるだけ小さく抑えて
目合わせ精度を向上させることがデバイスサイズを縮小
させる条件となり、結果としてより高集積化を図ること
ができるようになる。また、一連の製造プロセスにおい
て基板５１上に形成される導電膜あるいは絶縁膜から成
る薄膜の層数が多くなるほど、目合わせの回数は増える
が、目合わせ回数が増えるほどトータルの目ずれは大き
くなる。
【０００８】次に、図１１乃至図１５を参照して、従来
のＤＲＡＭの製造方法について工程順に説明する。な
お、この例ではフォトリソグラフィ法による一般的な微
細加工精度のレベルを考慮して、１回の目合わせにおけ
る目合わせマージン（目ずれ最大値）を略０．０６μｍ
に設定し、かつ複数の目合わせを行う場合において最大
の目ずれの発生が考えられる、基板５１の同一方向に沿
って目ずれが生ずる場合について説明する。まず、図１
１（ａ）に示すように、例えばＰ型シリコン基板５１を
用いて、周知のＬＯＣＯＳ法あるいはＳＴＩ法等により
選択的に酸化シリコン膜からなる素子分離用絶縁膜５２
を形成する。次に、基板５１表面に熱酸化法により酸化
シリコン膜を形成した後、ＣＶＤ（Chemical Vapor Dep
osition）法あるいはスパッタ法により酸化シリコン膜
上に多結晶シリコン膜を形成した後、これら酸化シリコ
ン膜及び多結晶シリコン膜をフォトリソグラフィ法によ
り所望の形状にパターニングして、素子形成領域７４に
ゲート絶縁膜５３及びゲート電極５４を形成する。同時
に、スクライブ領域７５に酸化シリコン膜５３Ａ及び多
結晶シリコン膜５４Ａの積層膜から成る目合わせ用マー
ク７６、７７を形成する。次に、基板５１の全面にＣＶ
Ｄ法あるいはスパッタ法により窒化シリコン膜を形成し
た後、エッチバック法により窒化シリコン膜の不要部を
除去してサイドウォール絶縁膜５５を形成する。次に、
ゲート電極５４をマスクとして用いて、基板５１内にＮ
型不純物をイオン注入してソース領域あるいはドレイン
領域となるＮ型拡散領域５６を形成する。
のＤＲＡＭの製造方法について工程順に説明する。な
お、この例ではフォトリソグラフィ法による一般的な微
細加工精度のレベルを考慮して、１回の目合わせにおけ
る目合わせマージン（目ずれ最大値）を略０．０６μｍ
に設定し、かつ複数の目合わせを行う場合において最大
の目ずれの発生が考えられる、基板５１の同一方向に沿
って目ずれが生ずる場合について説明する。まず、図１
１（ａ）に示すように、例えばＰ型シリコン基板５１を
用いて、周知のＬＯＣＯＳ法あるいはＳＴＩ法等により
選択的に酸化シリコン膜からなる素子分離用絶縁膜５２
を形成する。次に、基板５１表面に熱酸化法により酸化
シリコン膜を形成した後、ＣＶＤ（Chemical Vapor Dep
osition）法あるいはスパッタ法により酸化シリコン膜
上に多結晶シリコン膜を形成した後、これら酸化シリコ
ン膜及び多結晶シリコン膜をフォトリソグラフィ法によ
り所望の形状にパターニングして、素子形成領域７４に
ゲート絶縁膜５３及びゲート電極５４を形成する。同時
に、スクライブ領域７５に酸化シリコン膜５３Ａ及び多
結晶シリコン膜５４Ａの積層膜から成る目合わせ用マー
ク７６、７７を形成する。次に、基板５１の全面にＣＶ
Ｄ法あるいはスパッタ法により窒化シリコン膜を形成し
た後、エッチバック法により窒化シリコン膜の不要部を
除去してサイドウォール絶縁膜５５を形成する。次に、
ゲート電極５４をマスクとして用いて、基板５１内にＮ
型不純物をイオン注入してソース領域あるいはドレイン
領域となるＮ型拡散領域５６を形成する。
【０００９】次に、図１１（ｂ）に示すように、基板５
１の全面にＣＶＤ法あるいはスパッタ法により酸化シリ
コン膜から成る第１層間絶縁膜５７を形成した後、この
第１層間絶縁膜５７上にキャパシタコンタクトを形成す
るためのキャパシタコンタクト形成用の第１フォトレジ
スト膜７８を形成する。これには、まず全面にフォトレ
ジストを塗布した後、フォトマスク（図示せず）を透明
性の第１層間絶縁膜５７を介して一方の目合わせマーク
７７に目合わせ（１回目の目合わせ）して、露光、現像
処理を行ってパターニングすることにより、第１フォト
レジスト膜７８を形成する。この第１フォトレジスト膜
７８には、素子形成領域７４に開口７８Ａ、７８Ｂが設
けられると共に、スクライブ領域７５に開口７８Ｃ、７
８Ｄが設けられる。各開口７８Ａ〜７８Ｄの位置は、上
述の設定により目合わせマーク７７から基板５１の右方
向に沿って略０．０６μｍの寸法ｄだけ目ずれしてい
る。符号７３は目ずれなし位置を示している。
１の全面にＣＶＤ法あるいはスパッタ法により酸化シリ
コン膜から成る第１層間絶縁膜５７を形成した後、この
第１層間絶縁膜５７上にキャパシタコンタクトを形成す
るためのキャパシタコンタクト形成用の第１フォトレジ
スト膜７８を形成する。これには、まず全面にフォトレ
ジストを塗布した後、フォトマスク（図示せず）を透明
性の第１層間絶縁膜５７を介して一方の目合わせマーク
７７に目合わせ（１回目の目合わせ）して、露光、現像
処理を行ってパターニングすることにより、第１フォト
レジスト膜７８を形成する。この第１フォトレジスト膜
７８には、素子形成領域７４に開口７８Ａ、７８Ｂが設
けられると共に、スクライブ領域７５に開口７８Ｃ、７
８Ｄが設けられる。各開口７８Ａ〜７８Ｄの位置は、上
述の設定により目合わせマーク７７から基板５１の右方
向に沿って略０．０６μｍの寸法ｄだけ目ずれしてい
る。符号７３は目ずれなし位置を示している。
【００１０】次に、図１２（ｃ）に示すように、第１フ
ォトレジスト膜７８をマスクとして、第１層間絶縁膜５
７を選択的にドライエッチングして素子形成領域７４の
左右部の拡散領域５６を露出する第１コンタクトホール
５８を形成すると同時に、スクライブ領域７５にホール
６１を形成する。
ォトレジスト膜７８をマスクとして、第１層間絶縁膜５
７を選択的にドライエッチングして素子形成領域７４の
左右部の拡散領域５６を露出する第１コンタクトホール
５８を形成すると同時に、スクライブ領域７５にホール
６１を形成する。
【００１１】次に、第１フォトレジスト膜７８を除去し
た後、図１２（ｄ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に多結晶シリコン膜を形成し、エッ
チバック法により多結晶シリコン膜の不要部を除去して
第１コンタクトホール５８にキャパシタコンタクト５９
を形成する。次に、ＣＶＤ法あるいはスパッタ法により
全面に多結晶シリコン膜（下部電極膜）６２Ａを形成し
た後、この多結晶シリコン膜６２Ａ上に下部電極を形成
するための下部電極形成用の第２フォトレジスト膜７９
を形成する。これには、まず全面にフォトレジストを塗
布した後、フォトマスク（図示せず）を第１層間絶縁膜
５７のホール６１に目合わせ（２回目の目合わせ）し
て、露光、現像処理を行ってパターニングすることによ
り、第２フォトレジスト膜７９を形成する。この第２フ
ォトレジスト膜７９の位置は、上述の設定により２回目
の目合わせの基準位置であるホール６１から基板５１の
右方向に沿って略０．０６μｍの寸法ｄだけ目ずれして
いる。
た後、図１２（ｄ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に多結晶シリコン膜を形成し、エッ
チバック法により多結晶シリコン膜の不要部を除去して
第１コンタクトホール５８にキャパシタコンタクト５９
を形成する。次に、ＣＶＤ法あるいはスパッタ法により
全面に多結晶シリコン膜（下部電極膜）６２Ａを形成し
た後、この多結晶シリコン膜６２Ａ上に下部電極を形成
するための下部電極形成用の第２フォトレジスト膜７９
を形成する。これには、まず全面にフォトレジストを塗
布した後、フォトマスク（図示せず）を第１層間絶縁膜
５７のホール６１に目合わせ（２回目の目合わせ）し
て、露光、現像処理を行ってパターニングすることによ
り、第２フォトレジスト膜７９を形成する。この第２フ
ォトレジスト膜７９の位置は、上述の設定により２回目
の目合わせの基準位置であるホール６１から基板５１の
右方向に沿って略０．０６μｍの寸法ｄだけ目ずれして
いる。
【００１２】次に、図１３（ｅ）に示すように、第２フ
ォトレジスト膜７９をマスクとして、多結晶シリコン膜
６２Ａを選択的にドライエッチングして素子形成領域７
４の左右部のキャパシタコンタクト５９上にキャパシタ
下部電極６２を形成すると同時に、スクライブ領域７５
に多結晶シリコン膜６２Ａの一部を残すようにする。
ォトレジスト膜７９をマスクとして、多結晶シリコン膜
６２Ａを選択的にドライエッチングして素子形成領域７
４の左右部のキャパシタコンタクト５９上にキャパシタ
下部電極６２を形成すると同時に、スクライブ領域７５
に多結晶シリコン膜６２Ａの一部を残すようにする。
【００１３】次に、第２フォトレジスト膜７９を除去し
た後、図１３（ｆ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に酸化シリコン膜、窒化シリコン
膜、酸化タンタル膜等のキャパシタ絶縁膜６３を形成
し、このキャパシタ絶縁膜６３をパターニングして不要
部を除去してキャパシタ下部電極６２上に残すようにす
る。次に、ＣＶＤ法あるいはスパッタ法により全面に窒
化チタン膜（キャパシタ上部電極膜）６４Ａを形成した
後、この窒化チタン膜６４Ａ上にキャパシタ上部電極を
形成するためのキャパシタ上部電極形成用の第３フォト
レジスト膜８０を形成する。これには、まず全面にフォ
トレジストを塗布した後、フォトマスク（図示せず）を
多結晶シリコン膜６２Ａに目合わせ（３回目の目合わ
せ）して、露光、現像処理を行ってパターニングするこ
とにより、第３フォトレジスト膜８０を形成する。な
お、この目合わせ時に窒化チタン膜６４Ａは不透明性な
ので、この窒化チタン膜６４Ａを通じて目合わせマーク
７６、７７に目合わせを行うことはできない。第３フォ
トレジスト膜８０の位置は、上述の設定により３回目の
目合わせの基準位置である多結晶シリコン膜６２Ａから
基板５１の右方向に沿って略０．０６μｍの寸法ｄだけ
目ずれしている。
た後、図１３（ｆ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に酸化シリコン膜、窒化シリコン
膜、酸化タンタル膜等のキャパシタ絶縁膜６３を形成
し、このキャパシタ絶縁膜６３をパターニングして不要
部を除去してキャパシタ下部電極６２上に残すようにす
る。次に、ＣＶＤ法あるいはスパッタ法により全面に窒
化チタン膜（キャパシタ上部電極膜）６４Ａを形成した
後、この窒化チタン膜６４Ａ上にキャパシタ上部電極を
形成するためのキャパシタ上部電極形成用の第３フォト
レジスト膜８０を形成する。これには、まず全面にフォ
トレジストを塗布した後、フォトマスク（図示せず）を
多結晶シリコン膜６２Ａに目合わせ（３回目の目合わ
せ）して、露光、現像処理を行ってパターニングするこ
とにより、第３フォトレジスト膜８０を形成する。な
お、この目合わせ時に窒化チタン膜６４Ａは不透明性な
ので、この窒化チタン膜６４Ａを通じて目合わせマーク
７６、７７に目合わせを行うことはできない。第３フォ
トレジスト膜８０の位置は、上述の設定により３回目の
目合わせの基準位置である多結晶シリコン膜６２Ａから
基板５１の右方向に沿って略０．０６μｍの寸法ｄだけ
目ずれしている。
【００１４】次に、図１４（ｇ）に示すように、第３フ
ォトレジスト膜８０をマスクとして、窒化チタン膜６４
Ａを選択的にドライエッチングして素子形成領域７４の
左右部のキャパシタ絶縁膜６３上にキャパシタ上部電極
６４を形成すると同時に、スクライブ領域７５に窒化チ
タン膜６４Ａの一部を残すようにする。
ォトレジスト膜８０をマスクとして、窒化チタン膜６４
Ａを選択的にドライエッチングして素子形成領域７４の
左右部のキャパシタ絶縁膜６３上にキャパシタ上部電極
６４を形成すると同時に、スクライブ領域７５に窒化チ
タン膜６４Ａの一部を残すようにする。
【００１５】次に、第３フォトレジスト膜８０を除去し
た後、図１４（ｈ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に酸化シリコン膜から成る第２層間
絶縁膜６７を形成した後、この第２層間絶縁膜６７上に
ビットコンタクトを形成するためのビットコンタクト形
成用の第４フォトレジスト膜８１を形成する。これに
は、まず全面にフォトレジストを塗布した後、フォトマ
スク（図示せず）を他方の目合わせマーク７６に目合わ
せ（４回目の目合わせ）して、露光、現像処理を行って
パターニングすることにより、第４フォトレジスト膜８
１を形成する。この第４フォトレジスト膜８１には、素
子形成領域７４に開口８１Ａが設けられると共に、スク
ライブ領域７６に開口８１Ｂが設けられる。この工程で
は、各開口８１Ａ、８１Ｂの位置は、目合わせマーク７
６から基板５１の左方向に沿って略０．０６μｍの寸法
ｄだけ目ずれしている。このようにこの工程で左方向へ
の目ずれを考慮する理由は、ビットコンタクトの形成で
は、目ずれが最大となった場合でも後述のビット線と上
部電極６４とが短絡しないことが条件となるので、この
条件を満足させるには第４フォトレジスト膜８１が左方
向に目ずれする場合を考慮することが必要なためであ
る。
た後、図１４（ｈ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に酸化シリコン膜から成る第２層間
絶縁膜６７を形成した後、この第２層間絶縁膜６７上に
ビットコンタクトを形成するためのビットコンタクト形
成用の第４フォトレジスト膜８１を形成する。これに
は、まず全面にフォトレジストを塗布した後、フォトマ
スク（図示せず）を他方の目合わせマーク７６に目合わ
せ（４回目の目合わせ）して、露光、現像処理を行って
パターニングすることにより、第４フォトレジスト膜８
１を形成する。この第４フォトレジスト膜８１には、素
子形成領域７４に開口８１Ａが設けられると共に、スク
ライブ領域７６に開口８１Ｂが設けられる。この工程で
は、各開口８１Ａ、８１Ｂの位置は、目合わせマーク７
６から基板５１の左方向に沿って略０．０６μｍの寸法
ｄだけ目ずれしている。このようにこの工程で左方向へ
の目ずれを考慮する理由は、ビットコンタクトの形成で
は、目ずれが最大となった場合でも後述のビット線と上
部電極６４とが短絡しないことが条件となるので、この
条件を満足させるには第４フォトレジスト膜８１が左方
向に目ずれする場合を考慮することが必要なためであ
る。
【００１６】次に、図１５（ｉ）に示すように、第４フ
ォトレジスト膜８１をマスクとして、第２層間絶縁膜６
７及び第１層間絶縁膜５７を選択的にドライエッチング
して素子形成領域７４の中央部の拡散領域５６を露出す
る第２コンタクトホール６８を形成すると同時に、スク
ライブ領域７５にホール６６を形成する。
ォトレジスト膜８１をマスクとして、第２層間絶縁膜６
７及び第１層間絶縁膜５７を選択的にドライエッチング
して素子形成領域７４の中央部の拡散領域５６を露出す
る第２コンタクトホール６８を形成すると同時に、スク
ライブ領域７５にホール６６を形成する。
【００１７】次に、第４フォトレジスト膜８１を除去し
た後、図１５（ｊ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に多結晶シリコン膜を形成し、エッ
チバック法により多結晶シリコン膜の不要部を除去して
第２コンタクトホール６６にビットコンタクト６９を形
成する。次に、ＣＶＤ法あるいはスパッタ法により全面
に窒化チタン膜から成るビット線７１を形成した後、Ｃ
ＶＤ法あるいはスパッタ法によりビット線７１を含む第
２層間絶縁膜６７上に酸化シリコン膜から成る絶縁保護
膜７２を形成する。次に、基板５１をスクライブ領域７
５に沿って切断して個々のチップ毎に分離することによ
り、図９のＤＲＡＭを完成させる。
た後、図１５（ｊ）に示すように、ＣＶＤ法あるいはス
パッタ法により全面に多結晶シリコン膜を形成し、エッ
チバック法により多結晶シリコン膜の不要部を除去して
第２コンタクトホール６６にビットコンタクト６９を形
成する。次に、ＣＶＤ法あるいはスパッタ法により全面
に窒化チタン膜から成るビット線７１を形成した後、Ｃ
ＶＤ法あるいはスパッタ法によりビット線７１を含む第
２層間絶縁膜６７上に酸化シリコン膜から成る絶縁保護
膜７２を形成する。次に、基板５１をスクライブ領域７
５に沿って切断して個々のチップ毎に分離することによ
り、図９のＤＲＡＭを完成させる。
【００１８】図７は、上述の従来のＤＲＡＭの製造方法
における目合わせ系統図を、この発明におけるそれと比
較して示している。なお、この発明の目合わせ系統図に
ついては後述する。この目合わせ系統図は、ゲート電極
５４と同時に形成された目合わせ用マーク７６、７７を
初めの基準位置として用いて、順次に図示の各工程を実
施する場合に各工程後に目ずれの大きさがどの程度にな
るかの目安を示している。
における目合わせ系統図を、この発明におけるそれと比
較して示している。なお、この発明の目合わせ系統図に
ついては後述する。この目合わせ系統図は、ゲート電極
５４と同時に形成された目合わせ用マーク７６、７７を
初めの基準位置として用いて、順次に図示の各工程を実
施する場合に各工程後に目ずれの大きさがどの程度にな
るかの目安を示している。
【００１９】ところで、上述したような目合わせを繰り
返してＤＲＡＭを製造する場合、従来技術とこの発明
（後述）とのデバイスサイズの差は、キャパシタコンタ
クト５９とビットコンタクト６９との間の距離Ｌにより
決定される。そして、この距離Ｌは、上部電極６４とビ
ットコンタクト６９との間の距離（離す距離）Ｌ１と、
キャパシタコンタクト５９と上部電極６４との間の距離
（重なり距離）Ｌ２との和により示される。ここで、従
来の製造方法において、目ずれが生じないと仮定した場
合、図１０に示したような構成のＤＲＡＭが製造される
ことになって、各距離Ｌ１、Ｌ２はそれぞれ次のように
示される。 距離Ｌ１＝０．０６μｍ×４回（１回目〜４回目の目合
わせ）目ずれ＋０．０２μｍ＝０．２６μｍ ここで、０．０２μｍは、短絡防止マージンとして加味
した＋α分の距離である。 距離Ｌ２＝０．０６μｍ×２回（１回目、２回目の目合
わせ）目ずれ＋０．０２μｍ＝０．１４μｍ したがって、 距離Ｌ＝距離Ｌ１＋距離Ｌ２＝０．４０μｍ すなわち、従来の製造方法によりＤＲＡＭを製造する場
合、目ずれが生じないと仮定した場合、ＤＲＡＭのデバ
イスサイズは、上述の０．４０μｍが反映された値をと
るようになる。ここで、デバイスサイズを縮小するに
は、目合わせにおける目合わせ精度を向上させて上述の
距離Ｌの値を小さくすることが必要となるが、従来の製
造方法では、目合わせ用マーク７６、７７を覆うように
キャパシタ上部電極膜として不透明性の窒化チタン膜６
４Ａが形成されているので、目合わせに制約を受けるた
め、デバイスサイズの縮小化を図るのは困難であった。
返してＤＲＡＭを製造する場合、従来技術とこの発明
（後述）とのデバイスサイズの差は、キャパシタコンタ
クト５９とビットコンタクト６９との間の距離Ｌにより
決定される。そして、この距離Ｌは、上部電極６４とビ
ットコンタクト６９との間の距離（離す距離）Ｌ１と、
キャパシタコンタクト５９と上部電極６４との間の距離
（重なり距離）Ｌ２との和により示される。ここで、従
来の製造方法において、目ずれが生じないと仮定した場
合、図１０に示したような構成のＤＲＡＭが製造される
ことになって、各距離Ｌ１、Ｌ２はそれぞれ次のように
示される。 距離Ｌ１＝０．０６μｍ×４回（１回目〜４回目の目合
わせ）目ずれ＋０．０２μｍ＝０．２６μｍ ここで、０．０２μｍは、短絡防止マージンとして加味
した＋α分の距離である。 距離Ｌ２＝０．０６μｍ×２回（１回目、２回目の目合
わせ）目ずれ＋０．０２μｍ＝０．１４μｍ したがって、 距離Ｌ＝距離Ｌ１＋距離Ｌ２＝０．４０μｍ すなわち、従来の製造方法によりＤＲＡＭを製造する場
合、目ずれが生じないと仮定した場合、ＤＲＡＭのデバ
イスサイズは、上述の０．４０μｍが反映された値をと
るようになる。ここで、デバイスサイズを縮小するに
は、目合わせにおける目合わせ精度を向上させて上述の
距離Ｌの値を小さくすることが必要となるが、従来の製
造方法では、目合わせ用マーク７６、７７を覆うように
キャパシタ上部電極膜として不透明性の窒化チタン膜６
４Ａが形成されているので、目合わせに制約を受けるた
め、デバイスサイズの縮小化を図るのは困難であった。
【００２０】上述のようにフォトリソグラフィ法を利用
してＤＲＡＭを製造する場合に、目合わせ用マークの検
出を正確に行うように構成したＤＲＡＭの製造方法が、
例えば特開平１１−２８９０１５号公報に開示されてい
る。同ＤＲＡＭの製造方法では、特にＣＭＰ（Chemical
Mechanical Polishing；化学的機械研磨)法により導電
膜や絶縁膜から成る薄膜を平坦化する場合の目合わせを
課題として、ＣＭＰ後のフォトリソグラフィ法を容易か
つ確実に行うために、素子形成領域に素子分離用絶縁膜
を形成する工程やトランジスタを形成する工程を利用し
て、スクライブ領域の凹部内に突起状の目合わせ用マー
クを形成している。このような構成によれば、基板全面
を薄膜で覆った後にＣＭＰを施しても、スクライブ領域
の薄膜の表面は目合わせ用マークが反映された形になる
ので、目合わせ用マークの検出を正確に行うことができ
るとされている。
してＤＲＡＭを製造する場合に、目合わせ用マークの検
出を正確に行うように構成したＤＲＡＭの製造方法が、
例えば特開平１１−２８９０１５号公報に開示されてい
る。同ＤＲＡＭの製造方法では、特にＣＭＰ（Chemical
Mechanical Polishing；化学的機械研磨)法により導電
膜や絶縁膜から成る薄膜を平坦化する場合の目合わせを
課題として、ＣＭＰ後のフォトリソグラフィ法を容易か
つ確実に行うために、素子形成領域に素子分離用絶縁膜
を形成する工程やトランジスタを形成する工程を利用し
て、スクライブ領域の凹部内に突起状の目合わせ用マー
クを形成している。このような構成によれば、基板全面
を薄膜で覆った後にＣＭＰを施しても、スクライブ領域
の薄膜の表面は目合わせ用マークが反映された形になる
ので、目合わせ用マークの検出を正確に行うことができ
るとされている。
【００２１】
【発明が解決しようとする課題】しかしながら、特開平
１１−２８９０１５号公報記載の半導体装置の製造方法
では、スクライブ領域の凹部内に目合わせ用マークを形
成した後全面を薄膜で覆ってからＣＭＰを施すと、スク
ライブ領域の表面は平坦化されてしまうので、スクライ
ブ領域の薄膜の表面に目合わせ用マークを反映させるこ
とが困難になる、という問題がある。すなわち、同公報
記載の半導体装置の製造方法では、スクライブ領域の凹
部内に突起状の目合わせ用マークを形成しても、この後
に薄膜で覆ってからＣＭＰを施すと、実際には同公報の
図２（ａ）に示されているように、層間絶縁膜１５の表
面は目合わせ用マーク１４の突起が反映された形状には
ならずに、平坦化されてしまうことになる。
１１−２８９０１５号公報記載の半導体装置の製造方法
では、スクライブ領域の凹部内に目合わせ用マークを形
成した後全面を薄膜で覆ってからＣＭＰを施すと、スク
ライブ領域の表面は平坦化されてしまうので、スクライ
ブ領域の薄膜の表面に目合わせ用マークを反映させるこ
とが困難になる、という問題がある。すなわち、同公報
記載の半導体装置の製造方法では、スクライブ領域の凹
部内に突起状の目合わせ用マークを形成しても、この後
に薄膜で覆ってからＣＭＰを施すと、実際には同公報の
図２（ａ）に示されているように、層間絶縁膜１５の表
面は目合わせ用マーク１４の突起が反映された形状には
ならずに、平坦化されてしまうことになる。
【００２２】したがって、図１１〜図１５を参照して説
明した従来の半導体装置の製造方法と同様に、素子形成
領域にキャパシタ上部電極を形成すべく窒化チタン膜の
ような不透明性の金属膜を形成した場合には、目合わせ
用マークはその不透明性の金属膜で覆われてしまうの
で、目合わせに制約を受けるため、デバイスサイズの縮
小化を図るのは困難となる。
明した従来の半導体装置の製造方法と同様に、素子形成
領域にキャパシタ上部電極を形成すべく窒化チタン膜の
ような不透明性の金属膜を形成した場合には、目合わせ
用マークはその不透明性の金属膜で覆われてしまうの
で、目合わせに制約を受けるため、デバイスサイズの縮
小化を図るのは困難となる。
【００２３】この発明は、上述の事情に鑑みてなされた
もので、目合わせ用マークが不透明性の金属膜で覆われ
ている場合でも、目合わせに制約を受けることなくデバ
イスサイズの縮小化を図ることができるようにした半導
体装置の製造方法を提供することを目的としている。
もので、目合わせ用マークが不透明性の金属膜で覆われ
ている場合でも、目合わせに制約を受けることなくデバ
イスサイズの縮小化を図ることができるようにした半導
体装置の製造方法を提供することを目的としている。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板上に導電膜ある
いは絶縁膜から成る薄膜を形成し、フォトリソグラフィ
法による目合わせを繰り返えすことにより上記薄膜を所
望の形状にパターニングして、上記半導体基板上にメモ
リセルトランジスタとキャパシタとから構成されるメモ
リセルを形成する半導体装置の製造方法に係り、上記半
導体基板上の素子形成領域及びその他の領域にそれぞれ
上記メモリセルトランジスタの主要部及び目合わせ用マ
ークを同時に形成する目合わせ用マーク形成工程と、上
記半導体基板の全面に層間絶縁膜を形成し、上記目合わ
せ用マークに目合わせして形成したフォトレジスト膜で
上記層間絶縁膜を覆った後、該フォトレジスト膜をマス
クとして上記層間絶縁膜を選択的に除去して上記メモリ
セルトランジスタの所望の拡散領域を露出させるコンタ
クトホールを形成し、次に該コンタクトホールにキャパ
シタコンタクトを形成するキャパシタコンタクト形成工
程と、上記キャパシタコンタクトに接続されるキャパシ
タを形成するために上記層間絶縁膜上に、キャパシタ下
部電極膜、キャパシタ絶縁膜及びキャパシタ上部電極膜
を順次に形成する薄膜形成工程と、上記キャパシタ上部
電極膜の上記目合わせ用マークの上部領域を除いて他の
フォトレジスト膜で上記層間絶縁膜を覆った後、該フォ
トレジスト膜をマスクとして上記キャパシタ上部電極膜
を選択的に除去して上記層間絶縁膜を露出させるキャパ
シタ上部電極膜除去工程とを含むことを特徴としてい
る。
に、請求項１記載の発明は、半導体基板上に導電膜ある
いは絶縁膜から成る薄膜を形成し、フォトリソグラフィ
法による目合わせを繰り返えすことにより上記薄膜を所
望の形状にパターニングして、上記半導体基板上にメモ
リセルトランジスタとキャパシタとから構成されるメモ
リセルを形成する半導体装置の製造方法に係り、上記半
導体基板上の素子形成領域及びその他の領域にそれぞれ
上記メモリセルトランジスタの主要部及び目合わせ用マ
ークを同時に形成する目合わせ用マーク形成工程と、上
記半導体基板の全面に層間絶縁膜を形成し、上記目合わ
せ用マークに目合わせして形成したフォトレジスト膜で
上記層間絶縁膜を覆った後、該フォトレジスト膜をマス
クとして上記層間絶縁膜を選択的に除去して上記メモリ
セルトランジスタの所望の拡散領域を露出させるコンタ
クトホールを形成し、次に該コンタクトホールにキャパ
シタコンタクトを形成するキャパシタコンタクト形成工
程と、上記キャパシタコンタクトに接続されるキャパシ
タを形成するために上記層間絶縁膜上に、キャパシタ下
部電極膜、キャパシタ絶縁膜及びキャパシタ上部電極膜
を順次に形成する薄膜形成工程と、上記キャパシタ上部
電極膜の上記目合わせ用マークの上部領域を除いて他の
フォトレジスト膜で上記層間絶縁膜を覆った後、該フォ
トレジスト膜をマスクとして上記キャパシタ上部電極膜
を選択的に除去して上記層間絶縁膜を露出させるキャパ
シタ上部電極膜除去工程とを含むことを特徴としてい
る。
【００２５】請求項２記載の発明は、半導体基板上に導
電膜あるいは絶縁膜から成る薄膜を形成し、フォトリソ
グラフィ法による目合わせを繰り返えすことにより上記
薄膜を所望の形状にパターニングして、上記半導体基板
上にメモリセルトランジスタとキャパシタとから構成さ
れるメモリセルを形成する半導体装置の製造方法に係
り、上記半導体基板上の素子形成領域及びその他の領域
にそれぞれ上記メモリセルトランジスタの主要部及び目
合わせ用マークを同時に形成する目合わせ用マーク形成
工程と、上記半導体基板の全面に第１層間絶縁膜を形成
し、上記目合わせ用マークに目合わせして形成した第１
フォトレジスト膜で上記第１層間絶縁膜を覆った後、該
第１フォトレジスト膜をマスクとして上記第１層間絶縁
膜を開口して上記メモリセルトランジスタの所望の拡散
領域を露出させる第１コンタクトホールを形成し、次に
該第１コンタクトホールにキャパシタコンタクトを形成
するキャパシタコンタクト形成工程と、上記第１層間絶
縁膜上に上記キャパシタコンタクトに接続するようにキ
ャパシタ下部電極膜を形成した後、上記第１層間絶縁膜
の上記開口に目合わせして形成した第２フォトレジスト
膜で上記キャパシタ下部電極膜を覆った後、該第２フォ
トレジスト膜をマスクとして上記キャパシタ下部電極膜
を選択的に除去してキャパシタ下部電極を形成するキャ
パシタ下部電極形成工程と、上記キャパシタ下部電極上
にキャパシタ絶縁膜及びキャパシタ上部電極膜を順次に
形成した後、該キャパシタ上部電極膜の上記目合わせ用
マークの上部領域を除いて第３フォトレジスト膜で上記
層間絶縁膜を覆った後、該第３フォトレジスト膜をマス
クとして上記キャパシタ上部電極膜を選択的に除去して
上記第１層間絶縁膜を露出させるキャパシタ上部電極膜
除去工程と、上記半導体基板上の目合わせ用マークに目
合わせして形成した第４フォトレジスト膜で上記キャパ
シタ上部電極膜を覆った後、該第４フォトレジスト膜を
マスクとして上記キャパシタ上部電極膜を選択的に除去
してキャパシタ上部電極を形成するキャパシタ上部電極
形成工程と、上記第１層間絶縁膜上に第２層間絶縁膜を
形成した後、上記目合わせ用マークに目合わせして形成
した第５フォトレジスト膜で上記第２層間絶縁膜を覆
い、該第５フォトレジスト膜をマスクとして上記第１及
び第２層間絶縁膜を開口して上記メモリセルトランジス
タの所望の拡散領域を露出させる第２コンタクトホール
を形成し、次に該第２コンタクトホールにビットコンタ
クトを形成するビットコンタクト形成工程とを含むこと
を特徴としている。
電膜あるいは絶縁膜から成る薄膜を形成し、フォトリソ
グラフィ法による目合わせを繰り返えすことにより上記
薄膜を所望の形状にパターニングして、上記半導体基板
上にメモリセルトランジスタとキャパシタとから構成さ
れるメモリセルを形成する半導体装置の製造方法に係
り、上記半導体基板上の素子形成領域及びその他の領域
にそれぞれ上記メモリセルトランジスタの主要部及び目
合わせ用マークを同時に形成する目合わせ用マーク形成
工程と、上記半導体基板の全面に第１層間絶縁膜を形成
し、上記目合わせ用マークに目合わせして形成した第１
フォトレジスト膜で上記第１層間絶縁膜を覆った後、該
第１フォトレジスト膜をマスクとして上記第１層間絶縁
膜を開口して上記メモリセルトランジスタの所望の拡散
領域を露出させる第１コンタクトホールを形成し、次に
該第１コンタクトホールにキャパシタコンタクトを形成
するキャパシタコンタクト形成工程と、上記第１層間絶
縁膜上に上記キャパシタコンタクトに接続するようにキ
ャパシタ下部電極膜を形成した後、上記第１層間絶縁膜
の上記開口に目合わせして形成した第２フォトレジスト
膜で上記キャパシタ下部電極膜を覆った後、該第２フォ
トレジスト膜をマスクとして上記キャパシタ下部電極膜
を選択的に除去してキャパシタ下部電極を形成するキャ
パシタ下部電極形成工程と、上記キャパシタ下部電極上
にキャパシタ絶縁膜及びキャパシタ上部電極膜を順次に
形成した後、該キャパシタ上部電極膜の上記目合わせ用
マークの上部領域を除いて第３フォトレジスト膜で上記
層間絶縁膜を覆った後、該第３フォトレジスト膜をマス
クとして上記キャパシタ上部電極膜を選択的に除去して
上記第１層間絶縁膜を露出させるキャパシタ上部電極膜
除去工程と、上記半導体基板上の目合わせ用マークに目
合わせして形成した第４フォトレジスト膜で上記キャパ
シタ上部電極膜を覆った後、該第４フォトレジスト膜を
マスクとして上記キャパシタ上部電極膜を選択的に除去
してキャパシタ上部電極を形成するキャパシタ上部電極
形成工程と、上記第１層間絶縁膜上に第２層間絶縁膜を
形成した後、上記目合わせ用マークに目合わせして形成
した第５フォトレジスト膜で上記第２層間絶縁膜を覆
い、該第５フォトレジスト膜をマスクとして上記第１及
び第２層間絶縁膜を開口して上記メモリセルトランジス
タの所望の拡散領域を露出させる第２コンタクトホール
を形成し、次に該第２コンタクトホールにビットコンタ
クトを形成するビットコンタクト形成工程とを含むこと
を特徴としている。
【００２６】請求項３記載の発明は、請求項１又は２記
載の半導体装置の製造方法に係り、上記メモリセルトラ
ンジスタ及び上記目合わせ用マークをそれぞれ、上記半
導体基板上の素子形成領域及びスクライブ領域に形成す
ることを特徴としている。
載の半導体装置の製造方法に係り、上記メモリセルトラ
ンジスタ及び上記目合わせ用マークをそれぞれ、上記半
導体基板上の素子形成領域及びスクライブ領域に形成す
ることを特徴としている。
【００２７】請求項４記載の発明は、請求項３記載の半
導体装置の製造方法に係り、上記目合わせ用マークの形
成を、上記メモリセルトランジスタのゲート電極の形成
と同時に行うことを特徴としている。
導体装置の製造方法に係り、上記目合わせ用マークの形
成を、上記メモリセルトランジスタのゲート電極の形成
と同時に行うことを特徴としている。
【００２８】請求項５記載の発明は、請求項１乃至４の
いずれか１に記載の半導体装置の製造方法に係り、上記
目合わせ用マークを複数個形成することを特徴としてい
る。
いずれか１に記載の半導体装置の製造方法に係り、上記
目合わせ用マークを複数個形成することを特徴としてい
る。
【００２９】請求項６記載の発明は、請求項２乃至５の
いずれか１に記載の半導体装置の製造方法に係り、上記
ビットコンタクト形成工程の後に、該ビットコンタクト
に接続するようにビット線を形成することを特徴として
いる。
いずれか１に記載の半導体装置の製造方法に係り、上記
ビットコンタクト形成工程の後に、該ビットコンタクト
に接続するようにビット線を形成することを特徴として
いる。
【００３０】請求項７記載の発明は、請求項６記載の半
導体装置の製造方法に係り、上記ビット線を上記キャパ
シタ上部電極の上方に形成することを特徴としている。
導体装置の製造方法に係り、上記ビット線を上記キャパ
シタ上部電極の上方に形成することを特徴としている。
【００３１】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１乃至図６は、この発明の一実施例
である半導体装置の製造方法を工程順に示す工程図であ
る。以下、図１〜図６を参照して同半導体装置の製造方
法について工程順に説明する。なお、この例において
も、従来と同様にフォトリソグラフィ法による一般的な
微細加工精度のレベルを考慮して、１回の目合わせにお
ける目合わせマージン（目ずれ最大値）を略０．０６μ
ｍに設定し、かつ複数の目合わせを行う場合において最
大の目ずれの発生が考えられる、基板１の同一方向に沿
って目ずれが生ずる場合について説明する。まず、図１
（ａ）に示すように、例えばＰ型シリコン基板１を用い
て、周知のＬＯＣＯＳ法あるいはＳＴＩ法等により選択
的に酸化シリコン膜からなる素子分離用絶縁膜２を形成
する。次に、基板１表面に熱酸化法により膜厚が２〜１
２ｎｍの酸化シリコン膜を形成した後、ＣＶＤ法あるい
はスパッタ法により酸化シリコン膜上に膜厚が８０〜３
００ｎｍの多結晶シリコン膜を形成した後、これら酸化
シリコン膜及び多結晶シリコン膜をフォトリソグラフィ
法により所望の形状にパターニングして、素子形成領域
２４にゲート絶縁膜３及びゲート電極４を形成する。同
時に、スクライブ領域２５に酸化シリコン膜３Ａ及び多
結晶シリコン膜４Ａの積層膜から成る３個の目合わせ用
マーク２６、２７、３３を形成する。これらの目合わせ
用マーク２６、２７、３３はいずれも後述するように、
後の工程においての導電膜あるいは絶縁膜のパターニン
グ時の基準として用いられる。次に、基板１の全面にＣ
ＶＤ法あるいはスパッタ法により膜厚が１０〜１５ｎｍ
の窒化シリコン膜を形成した後、エッチバック法により
窒化シリコン膜の不要部を除去してサイドウォール絶縁
膜５を形成する。次に、ゲート電極４をマスクとして用
いて、基板１内にＮ型不純物をイオン注入してソース領
域あるいはドレイン領域となるＮ型拡散領域６を形成す
る。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１乃至図６は、この発明の一実施例
である半導体装置の製造方法を工程順に示す工程図であ
る。以下、図１〜図６を参照して同半導体装置の製造方
法について工程順に説明する。なお、この例において
も、従来と同様にフォトリソグラフィ法による一般的な
微細加工精度のレベルを考慮して、１回の目合わせにお
ける目合わせマージン（目ずれ最大値）を略０．０６μ
ｍに設定し、かつ複数の目合わせを行う場合において最
大の目ずれの発生が考えられる、基板１の同一方向に沿
って目ずれが生ずる場合について説明する。まず、図１
（ａ）に示すように、例えばＰ型シリコン基板１を用い
て、周知のＬＯＣＯＳ法あるいはＳＴＩ法等により選択
的に酸化シリコン膜からなる素子分離用絶縁膜２を形成
する。次に、基板１表面に熱酸化法により膜厚が２〜１
２ｎｍの酸化シリコン膜を形成した後、ＣＶＤ法あるい
はスパッタ法により酸化シリコン膜上に膜厚が８０〜３
００ｎｍの多結晶シリコン膜を形成した後、これら酸化
シリコン膜及び多結晶シリコン膜をフォトリソグラフィ
法により所望の形状にパターニングして、素子形成領域
２４にゲート絶縁膜３及びゲート電極４を形成する。同
時に、スクライブ領域２５に酸化シリコン膜３Ａ及び多
結晶シリコン膜４Ａの積層膜から成る３個の目合わせ用
マーク２６、２７、３３を形成する。これらの目合わせ
用マーク２６、２７、３３はいずれも後述するように、
後の工程においての導電膜あるいは絶縁膜のパターニン
グ時の基準として用いられる。次に、基板１の全面にＣ
ＶＤ法あるいはスパッタ法により膜厚が１０〜１５ｎｍ
の窒化シリコン膜を形成した後、エッチバック法により
窒化シリコン膜の不要部を除去してサイドウォール絶縁
膜５を形成する。次に、ゲート電極４をマスクとして用
いて、基板１内にＮ型不純物をイオン注入してソース領
域あるいはドレイン領域となるＮ型拡散領域６を形成す
る。
【００３２】次に、図１（ｂ）に示すように、基板１の
全面にＣＶＤ法あるいはスパッタ法により酸化シリコン
膜から成る膜厚が０．８〜１．２μｍの第１層間絶縁膜
７を形成した後、この第１層間絶縁膜７上にキャパシタ
コンタクトを形成するためのキャパシタコンタクト形成
用の第１フォトレジスト膜２８を形成する。これには、
まず全面にフォトレジストを塗布した後、フォトマスク
（図示せず）を透明性の第１層間絶縁膜７を介して一方
の目合わせマーク２７に目合わせ（１回目の目合わせ）
して、露光、現像処理を行ってパターニングすることに
より、第１フォトレジスト膜２８を形成する。この第１
フォトレジスト膜２８には、素子形成領域２４に開口２
８Ａ、２８Ｂが設けられると共に、スクライブ領域２５
に開口２８Ｃ、２８Ｄが設けられる。各開口２８Ａ〜２
８Ｄの位置は、上述の設定により目合わせマーク２７か
ら基板１の右方向に沿って略０．０６μｍの寸法ｄだけ
目ずれしている。符号２３は目ずれなし位置を示してい
る。
全面にＣＶＤ法あるいはスパッタ法により酸化シリコン
膜から成る膜厚が０．８〜１．２μｍの第１層間絶縁膜
７を形成した後、この第１層間絶縁膜７上にキャパシタ
コンタクトを形成するためのキャパシタコンタクト形成
用の第１フォトレジスト膜２８を形成する。これには、
まず全面にフォトレジストを塗布した後、フォトマスク
（図示せず）を透明性の第１層間絶縁膜７を介して一方
の目合わせマーク２７に目合わせ（１回目の目合わせ）
して、露光、現像処理を行ってパターニングすることに
より、第１フォトレジスト膜２８を形成する。この第１
フォトレジスト膜２８には、素子形成領域２４に開口２
８Ａ、２８Ｂが設けられると共に、スクライブ領域２５
に開口２８Ｃ、２８Ｄが設けられる。各開口２８Ａ〜２
８Ｄの位置は、上述の設定により目合わせマーク２７か
ら基板１の右方向に沿って略０．０６μｍの寸法ｄだけ
目ずれしている。符号２３は目ずれなし位置を示してい
る。
【００３３】次に、図２（ｃ）に示すように、第１フォ
トレジスト膜２８をマスクとして、第１層間絶縁膜７を
選択的にドライエッチングして素子形成領域２４の左右
部の拡散領域６を露出する第１コンタクトホール８を形
成すると同時に、スクライブ領域２５にホール１１を形
成する。
トレジスト膜２８をマスクとして、第１層間絶縁膜７を
選択的にドライエッチングして素子形成領域２４の左右
部の拡散領域６を露出する第１コンタクトホール８を形
成すると同時に、スクライブ領域２５にホール１１を形
成する。
【００３４】次に、第１フォトレジスト膜２８を除去し
た後、図２（ｄ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に多結晶シリコン膜を形成し、エッチ
バック法により多結晶シリコン膜の不要部を除去して第
１コンタクトホール８にキャパシタコンタクト９を形成
する。次に、ＣＶＤ法あるいはスパッタ法により全面に
多結晶シリコン膜（下部電極膜）１２Ａを形成した後、
この多結晶シリコン膜１２Ａ上に下部電極を形成するた
めの下部電極形成用の第２フォトレジスト膜２９を形成
する。これには、まず全面にフォトレジストを塗布した
後、フォトマスク（図示せず）を第１層間絶縁膜７のホ
ール１１を基準位置として利用して目合わせ（２回目の
目合わせ）して、露光、現像処理を行ってパターニング
することにより、第２フォトレジスト膜２９を形成す
る。この第２フォトレジスト膜２９の位置は、上述の設
定により２回目の目合わせの基準位置であるホール１１
から基板１の右方向に沿って略０．０６μｍの寸法ｄだ
け目ずれしている。
た後、図２（ｄ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に多結晶シリコン膜を形成し、エッチ
バック法により多結晶シリコン膜の不要部を除去して第
１コンタクトホール８にキャパシタコンタクト９を形成
する。次に、ＣＶＤ法あるいはスパッタ法により全面に
多結晶シリコン膜（下部電極膜）１２Ａを形成した後、
この多結晶シリコン膜１２Ａ上に下部電極を形成するた
めの下部電極形成用の第２フォトレジスト膜２９を形成
する。これには、まず全面にフォトレジストを塗布した
後、フォトマスク（図示せず）を第１層間絶縁膜７のホ
ール１１を基準位置として利用して目合わせ（２回目の
目合わせ）して、露光、現像処理を行ってパターニング
することにより、第２フォトレジスト膜２９を形成す
る。この第２フォトレジスト膜２９の位置は、上述の設
定により２回目の目合わせの基準位置であるホール１１
から基板１の右方向に沿って略０．０６μｍの寸法ｄだ
け目ずれしている。
【００３５】次に、図３（ｅ）に示すように、第２フォ
トレジスト膜２９をマスクとして、多結晶シリコン膜１
２Ａを選択的にドライエッチングして素子形成領域２４
の左右部のキャパシタコンタクト９上にキャパシタ下部
電極１２を形成すると同時に、スクライブ領域２５に多
結晶シリコン膜１２Ａの一部を残すようにする。
トレジスト膜２９をマスクとして、多結晶シリコン膜１
２Ａを選択的にドライエッチングして素子形成領域２４
の左右部のキャパシタコンタクト９上にキャパシタ下部
電極１２を形成すると同時に、スクライブ領域２５に多
結晶シリコン膜１２Ａの一部を残すようにする。
【００３６】次に、第２フォトレジスト膜２９を除去し
た後、図３（ｆ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に酸化シリコン膜、窒化シリコン膜、
酸化タンタル膜等のキャパシタ絶縁膜１３を形成し、こ
のキャパシタ絶縁膜１３をパターニングして不要部を除
去してキャパシタ下部電極１２上に残すようにする。次
に、ＣＶＤ法あるいはスパッタ法により全面に窒化チタ
ン膜（キャパシタ上部電極膜）１４Ａを形成した後、こ
の窒化チタン膜１４Ａ上に目合わせ用マークを透過させ
るための目合わせ用マーク透過用の第３フォトレジスト
膜３０を形成する。この第３フォトレジスト膜３０の形
成は、第１層間絶縁膜９を介して基板１上の目合わせ用
マーク２６を透過させるのが目的なので、それほど厳密
な目合わせは不要なので、まず全面にフォトレジストを
塗布した後、フォトマスク（図示せず）の目合わせは不
要にして、露光、現像処理を行ってパターニングするこ
とにより形成する。この第３フォトレジスト膜３０には
スクライブ領域２５に開口３０Ａが設けられ、この第３
フォトレジスト膜３０は、キャパシタ上部電極膜である
窒化チタン膜１４Ａの目合わせ用マーク２６の上部領域
を除くように上記第１層間絶縁膜７を覆っている。
た後、図３（ｆ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に酸化シリコン膜、窒化シリコン膜、
酸化タンタル膜等のキャパシタ絶縁膜１３を形成し、こ
のキャパシタ絶縁膜１３をパターニングして不要部を除
去してキャパシタ下部電極１２上に残すようにする。次
に、ＣＶＤ法あるいはスパッタ法により全面に窒化チタ
ン膜（キャパシタ上部電極膜）１４Ａを形成した後、こ
の窒化チタン膜１４Ａ上に目合わせ用マークを透過させ
るための目合わせ用マーク透過用の第３フォトレジスト
膜３０を形成する。この第３フォトレジスト膜３０の形
成は、第１層間絶縁膜９を介して基板１上の目合わせ用
マーク２６を透過させるのが目的なので、それほど厳密
な目合わせは不要なので、まず全面にフォトレジストを
塗布した後、フォトマスク（図示せず）の目合わせは不
要にして、露光、現像処理を行ってパターニングするこ
とにより形成する。この第３フォトレジスト膜３０には
スクライブ領域２５に開口３０Ａが設けられ、この第３
フォトレジスト膜３０は、キャパシタ上部電極膜である
窒化チタン膜１４Ａの目合わせ用マーク２６の上部領域
を除くように上記第１層間絶縁膜７を覆っている。
【００３７】次に、図４（ｇ）に示すように、第３フォ
トレジスト膜３０をマスクとして、窒化チタン膜１４Ａ
を選択的にドライエッチングしてスクライブ領域２５の
第１層間絶縁膜７を露出する。これにより、目合わせ用
マーク２６は不透明性の金属膜である窒化チタン膜１４
Ａで覆われない状態となる。この工程では、窒化チタン
膜１４Ａのみ除去して、第１層間絶縁膜７は除去しない
ようにする。この理由は、後の工程で第１層間絶縁膜７
上に第２層間絶縁膜を形成する場合、第１層間絶縁膜７
にエッチングによる開口が形成されていると、この上に
形成される第２層間絶縁膜がその開口の影響を受け平坦
度に劣るようになるのを、防止するためである。
トレジスト膜３０をマスクとして、窒化チタン膜１４Ａ
を選択的にドライエッチングしてスクライブ領域２５の
第１層間絶縁膜７を露出する。これにより、目合わせ用
マーク２６は不透明性の金属膜である窒化チタン膜１４
Ａで覆われない状態となる。この工程では、窒化チタン
膜１４Ａのみ除去して、第１層間絶縁膜７は除去しない
ようにする。この理由は、後の工程で第１層間絶縁膜７
上に第２層間絶縁膜を形成する場合、第１層間絶縁膜７
にエッチングによる開口が形成されていると、この上に
形成される第２層間絶縁膜がその開口の影響を受け平坦
度に劣るようになるのを、防止するためである。
【００３８】次に、第３フォトレジスト膜３０を除去し
た後、図４（ｈ）に示すように、窒化チタン膜１４Ａ上
にキャパシタ上部電極を形成するためのキャパシタ上部
電極形成用の第４フォトレジスト膜３１を形成する。こ
れには、まず全面にフォトレジストを塗布した後、フォ
トマスク（図示せず）を第１層間絶縁膜７を介して目合
わせ用マーク２６に目合わせ（３回目の目合わせ）し
て、露光、現像処理を行ってパターニングすることによ
り、第４フォトレジスト膜３１を形成する。この目合わ
せは基板上の目合わせ用マーク２６に対して行うので、
図７の目合わせ系統図からも明らかなように、フォトリ
ソグラフィ工程は追加されるが目ずれを小さく抑えるこ
とができるため、目合わせ精度を向上させることができ
る。第４フォトレジスト膜３１の位置は、上述の設定に
より３回目の目合わせの基準位置である目合わせ用マー
ク２６から基板１の右方向に沿って略０．０６μｍの寸
法ｄだけ目ずれしている。
た後、図４（ｈ）に示すように、窒化チタン膜１４Ａ上
にキャパシタ上部電極を形成するためのキャパシタ上部
電極形成用の第４フォトレジスト膜３１を形成する。こ
れには、まず全面にフォトレジストを塗布した後、フォ
トマスク（図示せず）を第１層間絶縁膜７を介して目合
わせ用マーク２６に目合わせ（３回目の目合わせ）し
て、露光、現像処理を行ってパターニングすることによ
り、第４フォトレジスト膜３１を形成する。この目合わ
せは基板上の目合わせ用マーク２６に対して行うので、
図７の目合わせ系統図からも明らかなように、フォトリ
ソグラフィ工程は追加されるが目ずれを小さく抑えるこ
とができるため、目合わせ精度を向上させることができ
る。第４フォトレジスト膜３１の位置は、上述の設定に
より３回目の目合わせの基準位置である目合わせ用マー
ク２６から基板１の右方向に沿って略０．０６μｍの寸
法ｄだけ目ずれしている。
【００３９】次に、図５（ｉ）に示すように、第４フォ
トレジスト膜３１をマスクとして、窒化チタン膜１４Ａ
を選択的にドライエッチングして素子形成領域２４の左
右部のキャパシタ絶縁膜１３上にキャパシタ上部電極１
４を形成すると同時に、スクライブ領域２５に窒化チタ
ン膜１４Ａの一部を残すようにする。
トレジスト膜３１をマスクとして、窒化チタン膜１４Ａ
を選択的にドライエッチングして素子形成領域２４の左
右部のキャパシタ絶縁膜１３上にキャパシタ上部電極１
４を形成すると同時に、スクライブ領域２５に窒化チタ
ン膜１４Ａの一部を残すようにする。
【００４０】次に、第４フォトレジスト膜３１を除去し
た後、図５（ｊ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に酸化シリコン膜から成る第２層間絶
縁膜１７を形成した後、この第２層間絶縁膜１７上にビ
ットコンタクトを形成するためのビットコンタクト形成
用の第５フォトレジスト膜３２を形成する。これには、
まず全面にフォトレジストを塗布した後、フォトマスク
（図示せず）を他方の目合わせマーク３３に目合わせ
（４回目の目合わせ）して、露光、現像処理を行ってパ
ターニングすることにより、第５フォトレジスト膜３２
を形成する。この第５フォトレジスト膜３２には、素子
形成領域２４に開口３２Ａが設けられると共に、スクラ
イブ領域２５に開口３２Ｂが設けられる。この工程で
は、各開口３２Ａ、３２Ｂの位置は、目合わせマーク３
３から基板１の左方向に沿って略０．０６μｍの寸法ｄ
だけ目ずれしている。このようにこの工程で左方向への
目ずれを考慮する理由は、従来と同様にビットコンタク
トの形成では、目ずれが最大となった場合でも後述のビ
ット線と上部電極１４とが短絡しないことが条件となる
ので、この条件を満足させるには第５フォトレジスト膜
３２が左方向に目ずれする場合を考慮することが必要な
ためである。
た後、図５（ｊ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に酸化シリコン膜から成る第２層間絶
縁膜１７を形成した後、この第２層間絶縁膜１７上にビ
ットコンタクトを形成するためのビットコンタクト形成
用の第５フォトレジスト膜３２を形成する。これには、
まず全面にフォトレジストを塗布した後、フォトマスク
（図示せず）を他方の目合わせマーク３３に目合わせ
（４回目の目合わせ）して、露光、現像処理を行ってパ
ターニングすることにより、第５フォトレジスト膜３２
を形成する。この第５フォトレジスト膜３２には、素子
形成領域２４に開口３２Ａが設けられると共に、スクラ
イブ領域２５に開口３２Ｂが設けられる。この工程で
は、各開口３２Ａ、３２Ｂの位置は、目合わせマーク３
３から基板１の左方向に沿って略０．０６μｍの寸法ｄ
だけ目ずれしている。このようにこの工程で左方向への
目ずれを考慮する理由は、従来と同様にビットコンタク
トの形成では、目ずれが最大となった場合でも後述のビ
ット線と上部電極１４とが短絡しないことが条件となる
ので、この条件を満足させるには第５フォトレジスト膜
３２が左方向に目ずれする場合を考慮することが必要な
ためである。
【００４１】次に、図６（ｋ）に示すように、第５フォ
トレジスト膜３２をマスクとして、第２層間絶縁膜１７
及び第１層間絶縁膜７を選択的にドライエッチングして
素子形成領域２４の中央部の拡散領域６を露出する第２
コンタクトホール１８を形成すると同時に、スクライブ
領域２５にホール１６を形成する。
トレジスト膜３２をマスクとして、第２層間絶縁膜１７
及び第１層間絶縁膜７を選択的にドライエッチングして
素子形成領域２４の中央部の拡散領域６を露出する第２
コンタクトホール１８を形成すると同時に、スクライブ
領域２５にホール１６を形成する。
【００４２】次に、第５フォトレジスト膜３２を除去し
た後、図６（ｌ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に多結晶シリコン膜を形成し、エッチ
バック法により多結晶シリコン膜の不要部を除去して第
２コンタクトホール１８にビットコンタクト１９を形成
する。次に、ＣＶＤ法あるいはスパッタ法により全面に
窒化チタン膜から成るビット線２１を形成した後、ＣＶ
Ｄ法あるいはスパッタ法によりビット線２１を含む第２
層間絶縁膜１７上に酸化シリコン膜から成る絶縁保護膜
２２を形成する。次に、基板１をスクライブ領域２５に
沿って切断して個々のチップ毎に分離することにより、
ＤＲＡＭを完成させる。
た後、図６（ｌ）に示すように、ＣＶＤ法あるいはスパ
ッタ法により全面に多結晶シリコン膜を形成し、エッチ
バック法により多結晶シリコン膜の不要部を除去して第
２コンタクトホール１８にビットコンタクト１９を形成
する。次に、ＣＶＤ法あるいはスパッタ法により全面に
窒化チタン膜から成るビット線２１を形成した後、ＣＶ
Ｄ法あるいはスパッタ法によりビット線２１を含む第２
層間絶縁膜１７上に酸化シリコン膜から成る絶縁保護膜
２２を形成する。次に、基板１をスクライブ領域２５に
沿って切断して個々のチップ毎に分離することにより、
ＤＲＡＭを完成させる。
【００４３】図７の目合わせ系統図から明らかなよう
に、この例では新たに目合わせ用マーク開口工程を設け
ることによりフォトリソグラフィ工程は増加するが、キ
ャパシタ上部電極１４を形成する際の第４フォトレジス
ト膜３１を、第１層間絶縁膜７を介して目合わせ用マー
ク２６に目合わせして形成するので、目ずれを小さく抑
えることができるため、目合わせ精度を向上させること
ができる。
に、この例では新たに目合わせ用マーク開口工程を設け
ることによりフォトリソグラフィ工程は増加するが、キ
ャパシタ上部電極１４を形成する際の第４フォトレジス
ト膜３１を、第１層間絶縁膜７を介して目合わせ用マー
ク２６に目合わせして形成するので、目ずれを小さく抑
えることができるため、目合わせ精度を向上させること
ができる。
【００４４】図８は、この例の半導体装置の製造方法に
より製造されたＤＲＡＭにおいて、目ずれが生じないと
仮定した場合の構成を示している。ここで、従来技術と
この発明とのデバイスサイズの差は、キャパシタコンタ
クト９とビットコンタクト１９との間の距離Ｌにより決
定されるが、この距離Ｌは、上部電極１４とビットコン
タクト１９との間の距離（離す距離）Ｌ３と、キャパシ
タコンタクト９と上部電極１４との間の距離（重なり距
離）Ｌ４との和により示される。各距離Ｌ３、Ｌ４はそ
れぞれ次のように示される。 距離Ｌ３＝０．０６μｍ×２回（３回目、４回目の目合
わせ）目ずれ＋０．０２μｍ＝０．１４μｍ 距離Ｌ４＝０．０６μｍ×３回（１回目〜３回目の目合
わせ）目ずれ＋０．０２μｍ＝０．２０μｍ したがって、 距離Ｌ＝距離Ｌ３＋距離Ｌ４＝０．３４μｍ すなわち、この例の製造方法によりＤＲＡＭを製造する
場合、目ずれが生じないと仮定した場合、目ずれの回数
は５回となって従来の目ずれの回数（６回）よりも少な
くなるので、ＤＲＡＭのデバイスサイズは、上述の０．
３４μｍが反映された値をとるようになる。この値は従
来の値の８５％に相当しており、この分デバイスサイズ
の縮小が可能になることを示している。この理由は、こ
の例によれば、第３フォトレジスト膜３０をマスクとし
てキャパシタ上部電極膜としての不透明性の窒化チタン
膜１４Ａを除去するので、目合わせ用マーク２６、２
７、３３が不透明性の窒化チタン膜１４Ａにより覆われ
ていないためである。
より製造されたＤＲＡＭにおいて、目ずれが生じないと
仮定した場合の構成を示している。ここで、従来技術と
この発明とのデバイスサイズの差は、キャパシタコンタ
クト９とビットコンタクト１９との間の距離Ｌにより決
定されるが、この距離Ｌは、上部電極１４とビットコン
タクト１９との間の距離（離す距離）Ｌ３と、キャパシ
タコンタクト９と上部電極１４との間の距離（重なり距
離）Ｌ４との和により示される。各距離Ｌ３、Ｌ４はそ
れぞれ次のように示される。 距離Ｌ３＝０．０６μｍ×２回（３回目、４回目の目合
わせ）目ずれ＋０．０２μｍ＝０．１４μｍ 距離Ｌ４＝０．０６μｍ×３回（１回目〜３回目の目合
わせ）目ずれ＋０．０２μｍ＝０．２０μｍ したがって、 距離Ｌ＝距離Ｌ３＋距離Ｌ４＝０．３４μｍ すなわち、この例の製造方法によりＤＲＡＭを製造する
場合、目ずれが生じないと仮定した場合、目ずれの回数
は５回となって従来の目ずれの回数（６回）よりも少な
くなるので、ＤＲＡＭのデバイスサイズは、上述の０．
３４μｍが反映された値をとるようになる。この値は従
来の値の８５％に相当しており、この分デバイスサイズ
の縮小が可能になることを示している。この理由は、こ
の例によれば、第３フォトレジスト膜３０をマスクとし
てキャパシタ上部電極膜としての不透明性の窒化チタン
膜１４Ａを除去するので、目合わせ用マーク２６、２
７、３３が不透明性の窒化チタン膜１４Ａにより覆われ
ていないためである。
【００４５】このように、この例によれば、基板１上に
導電膜あるいは絶縁膜から成る薄膜を形成し、フォトリ
ソグラフィ法による目合わせを繰り返えしてＤＲＡＭを
製造する場合、第３フォトレジスト膜３０をマスクとし
てキャパシタ上部電極膜としての不透明性の窒化チタン
膜１４Ａを除去した後、第１層層間絶縁膜７を介して基
板１上の目合わせ用マーク２６に目合わせして形成した
第４フォトレジスト膜３１を用いてキャパシタ上部電極
１４を形成するので、目ずれを少なくすることができ
る。したがって、目合わせ用マークが不透明性の金属膜
で覆われている場合でも、目合わせに制約を受けること
なくデバイスサイズの縮小化を図ることができる。
導電膜あるいは絶縁膜から成る薄膜を形成し、フォトリ
ソグラフィ法による目合わせを繰り返えしてＤＲＡＭを
製造する場合、第３フォトレジスト膜３０をマスクとし
てキャパシタ上部電極膜としての不透明性の窒化チタン
膜１４Ａを除去した後、第１層層間絶縁膜７を介して基
板１上の目合わせ用マーク２６に目合わせして形成した
第４フォトレジスト膜３１を用いてキャパシタ上部電極
１４を形成するので、目ずれを少なくすることができ
る。したがって、目合わせ用マークが不透明性の金属膜
で覆われている場合でも、目合わせに制約を受けること
なくデバイスサイズの縮小化を図ることができる。
【００４６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えばゲート絶
縁膜、第１及び第２層間絶縁膜等に用いる材料は酸化シ
リコン膜を用いる例で説明したが、これに限らず、窒化
シリコン膜、ＢＳＧ（Boro-Silicate Glass）、ＰＳＢ
（Phospho-Silicate Glass）、ＢＰＳＧ（Boro-Phospho
-Silicate Glass）等の他の材料を用いることができ
る。また、サイドウォール絶縁膜は窒化シリコン膜に限
らずに、室化シリコン膜と酸化シリコン膜との積層膜等
の他の材料を用いることができる。また、ゲート電極の
材料は、多結晶シリコン膜に適当な不純物をドープして
用いることができ、またタングステン、モリブデン等の
高融点金属を含めた他の材料を用いるようにしてもよ
い。また、各半導体領域はＰ型とＮ型とを入れ替えるよ
うにしてもよい。また、キャパシタ下部電極、キャパシ
タ絶縁膜及びキャパシタ上部電極等の各材料も、実施例
で示した材料に限ることなく他の材料を用いることがで
きる。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えばゲート絶
縁膜、第１及び第２層間絶縁膜等に用いる材料は酸化シ
リコン膜を用いる例で説明したが、これに限らず、窒化
シリコン膜、ＢＳＧ（Boro-Silicate Glass）、ＰＳＢ
（Phospho-Silicate Glass）、ＢＰＳＧ（Boro-Phospho
-Silicate Glass）等の他の材料を用いることができ
る。また、サイドウォール絶縁膜は窒化シリコン膜に限
らずに、室化シリコン膜と酸化シリコン膜との積層膜等
の他の材料を用いることができる。また、ゲート電極の
材料は、多結晶シリコン膜に適当な不純物をドープして
用いることができ、またタングステン、モリブデン等の
高融点金属を含めた他の材料を用いるようにしてもよ
い。また、各半導体領域はＰ型とＮ型とを入れ替えるよ
うにしてもよい。また、キャパシタ下部電極、キャパシ
タ絶縁膜及びキャパシタ上部電極等の各材料も、実施例
で示した材料に限ることなく他の材料を用いることがで
きる。
【００４７】また、実施例では、キャパシタをビット線
の下部に配置したＣＵＢ(CapacitorUnder Bitline)構造
のＤＲＡＭに例をあげて説明したが、これに限らずにキ
ャパシタをビット線の上部に配置したＣＯＢ(Capacitor
Over Bitline)構造のＤＲＡＭに適用することもでき
る。また、ＤＲＡＭは単体の場合に限らず、ロジックと
混載して集積されるＬＳＩにも適用することができる。
また、不透明性の金属膜は室化チタン膜に限らずに、他
の金属膜（金属膜は一般に不透明性）を用いる場合にも
適用することができる。また、各絶縁膜及び導電膜の種
類、膜厚、形成方法等の条件は一例を示したものであ
り、目的、用途等に応じて任意に変更することができ
る。
の下部に配置したＣＵＢ(CapacitorUnder Bitline)構造
のＤＲＡＭに例をあげて説明したが、これに限らずにキ
ャパシタをビット線の上部に配置したＣＯＢ(Capacitor
Over Bitline)構造のＤＲＡＭに適用することもでき
る。また、ＤＲＡＭは単体の場合に限らず、ロジックと
混載して集積されるＬＳＩにも適用することができる。
また、不透明性の金属膜は室化チタン膜に限らずに、他
の金属膜（金属膜は一般に不透明性）を用いる場合にも
適用することができる。また、各絶縁膜及び導電膜の種
類、膜厚、形成方法等の条件は一例を示したものであ
り、目的、用途等に応じて任意に変更することができ
る。
【００４８】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、基板上に導電膜あるいは絶縁
膜から成る薄膜を形成し、フォトリソグラフィ法による
目合わせを繰り返えして半導体装置を製造する場合、フ
ォトレジスト膜をマスクとしてキャパシタ上部電極膜と
しての不透明性の金属膜を除去した後、層間絶縁膜を介
して基板上の目合わせ用マークに目合わせして形成した
他のフォトレジスト膜を用いてキャパシタ上部電極を形
成するので、目ずれを少なくすることができる。したが
って、目合わせ用マークが不透明性の金属膜で覆われて
いる場合でも、目合わせに制約を受けることなくデバイ
スサイズの縮小化を図ることができる。
装置の製造方法によれば、基板上に導電膜あるいは絶縁
膜から成る薄膜を形成し、フォトリソグラフィ法による
目合わせを繰り返えして半導体装置を製造する場合、フ
ォトレジスト膜をマスクとしてキャパシタ上部電極膜と
しての不透明性の金属膜を除去した後、層間絶縁膜を介
して基板上の目合わせ用マークに目合わせして形成した
他のフォトレジスト膜を用いてキャパシタ上部電極を形
成するので、目ずれを少なくすることができる。したが
って、目合わせ用マークが不透明性の金属膜で覆われて
いる場合でも、目合わせに制約を受けることなくデバイ
スサイズの縮小化を図ることができる。
【図１】この発明の一実施例である半導体装置の製造方
法の構成を工程順に示す工程図である。
法の構成を工程順に示す工程図である。
【図２】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図３】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図４】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図５】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図６】同半導体装置の製造方法の構成を工程順に示す
工程図である。
工程図である。
【図７】この発明の原理を示す目合わせ系統図である。
【図８】同半導体装置の製造方法により製造された半導
体装置を示す断面図である。
体装置を示す断面図である。
【図９】従来の半導体装置の構成を示す断面図である。
【図１０】従来の半導体装置の構成を示す断面図であ
る。
る。
【図１１】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
【図１２】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
【図１３】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
【図１４】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
【図１５】従来の半導体装置の製造方法を工程順に示す
工程図である。
工程図である。
１ Ｐ型シリコン基板 ２ 素子分離用絶縁膜（フィールド絶縁膜） ３ ゲート絶縁膜 ３Ａ 酸化シリコン膜 ４ ゲート電極（ワード線） ４Ａ 多結晶シリコン膜 ５ サイドウォール絶縁膜 ６ Ｎ型拡散領域 ７ 第１層間絶縁膜 ８ 第１コンタクトホール ９ キャパシタコンタクト １０ メモリセルトランジスタ １１、１６ ホール １２ キャパシタ下部電極 １２Ａ 多結晶シリコン膜（下部電極膜） １３ キャパシタ絶縁膜 １４ キャパシタ上部電極 １４Ａ 窒化チタン膜（上部電極膜） １５ キャパシタ １７ 第２層間絶縁膜 １８ 第２コンタクトホール １９ ビットコンタクト ２０ メモリセル ２１ ビット線 ２２ 絶縁保護膜 ２３ 目ずれなし位置 ２４ 素子形成領域 ２５ スクライブ領域 ２６、２７、３３ 目合わせ用マーク ２８ 第１フォトレジスト膜（キャパシタコンタク
ト形成用） ２８Ａ〜２８Ｄ 開口 ２９ 第２フォトレジスト膜（キャパシタ下部電極
形成用） ３０ 第３フォトレジスト膜（目合わせ用マーク透
過用） ３０Ａ 開口 ３１ 第４フォトレジスト膜（キャパシタ上部電極
形成用） ３２ 第５フォトレジスト膜（ビットコンタクト形
成用）
ト形成用） ２８Ａ〜２８Ｄ 開口 ２９ 第２フォトレジスト膜（キャパシタ下部電極
形成用） ３０ 第３フォトレジスト膜（目合わせ用マーク透
過用） ３０Ａ 開口 ３１ 第４フォトレジスト膜（キャパシタ上部電極
形成用） ３２ 第５フォトレジスト膜（ビットコンタクト形
成用）
Claims (7)
- 【請求項１】 半導体基板上に導電膜あるいは絶縁膜か
ら成る薄膜を形成し、フォトリソグラフィ法による目合
わせを繰り返えすことにより前記薄膜を所望の形状にパ
ターニングして、前記半導体基板上にメモリセルトラン
ジスタとキャパシタとから構成されるメモリセルを形成
する半導体装置の製造方法であって、 前記半導体基板上の素子形成領域及びその他の領域にそ
れぞれ前記メモリセルトランジスタの主要部及び目合わ
せ用マークを同時に形成する目合わせ用マーク形成工程
と、 前記半導体基板の全面に層間絶縁膜を形成し、前記目合
わせ用マークに目合わせして形成したフォトレジスト膜
で前記層間絶縁膜を覆った後、該フォトレジスト膜をマ
スクとして前記層間絶縁膜を選択的に除去して前記メモ
リセルトランジスタの所望の拡散領域を露出させるコン
タクトホールを形成し、次に該コンタクトホールにキャ
パシタコンタクトを形成するキャパシタコンタクト形成
工程と、 前記キャパシタコンタクトに接続されるキャパシタを形
成するために前記層間絶縁膜上に、キャパシタ下部電極
膜、キャパシタ絶縁膜及びキャパシタ上部電極膜を順次
に形成する薄膜形成工程と、 前記キャパシタ上部電極膜の前記目合わせ用マークの上
部領域を除いて他のフォトレジスト膜で前記層間絶縁膜
を覆った後、該フォトレジスト膜をマスクとして前記キ
ャパシタ上部電極膜を選択的に除去して前記層間絶縁膜
を露出させるキャパシタ上部電極膜除去工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上に導電膜あるいは絶縁膜か
ら成る薄膜を形成し、フォトリソグラフィ法による目合
わせを繰り返えすことにより前記薄膜を所望の形状にパ
ターニングして、前記半導体基板上にメモリセルトラン
ジスタとキャパシタとから構成されるメモリセルを形成
する半導体装置の製造方法であって、 前記半導体基板上の素子形成領域及びその他の領域にそ
れぞれ前記メモリセルトランジスタの主要部及び目合わ
せ用マークを同時に形成する目合わせ用マーク形成工程
と、 前記半導体基板の全面に第１層間絶縁膜を形成し、前記
目合わせ用マークに目合わせして形成した第１フォトレ
ジスト膜で前記第１層間絶縁膜を覆った後、該第１フォ
トレジスト膜をマスクとして前記第１層間絶縁膜を開口
して前記メモリセルトランジスタの所望の拡散領域を露
出させる第１コンタクトホールを形成し、次に該第１コ
ンタクトホールにキャパシタコンタクトを形成するキャ
パシタコンタクト形成工程と、 前記第１層間絶縁膜上に前記キャパシタコンタクトに接
続するようにキャパシタ下部電極膜を形成した後、前記
第１層間絶縁膜の前記開口に目合わせして形成した第２
フォトレジスト膜で前記キャパシタ下部電極膜を覆った
後、該第２フォトレジスト膜をマスクとして前記キャパ
シタ下部電極膜を選択的に除去してキャパシタ下部電極
を形成するキャパシタ下部電極形成工程と、 前記キャパシタ下部電極上にキャパシタ絶縁膜及びキャ
パシタ上部電極膜を順次に形成した後、該キャパシタ上
部電極膜の前記目合わせ用マークの上部領域を除いて第
３フォトレジスト膜で前記層間絶縁膜を覆った後、該第
３フォトレジスト膜をマスクとして前記キャパシタ上部
電極膜を選択的に除去して前記第１層間絶縁膜を露出さ
せるキャパシタ上部電極膜除去工程と、 前記半導体基板上の目合わせ用マークに目合わせして形
成した第４フォトレジスト膜で前記キャパシタ上部電極
膜を覆った後、該第４フォトレジスト膜をマスクとして
前記キャパシタ上部電極膜を選択的に除去してキャパシ
タ上部電極を形成するキャパシタ上部電極形成工程と、 前記第１層間絶縁膜上に第２層間絶縁膜を形成した後、
前記目合わせ用マークに目合わせして形成した第５フォ
トレジスト膜で前記第２層間絶縁膜を覆い、該第５フォ
トレジスト膜をマスクとして前記第１及び第２層間絶縁
膜を開口して前記メモリセルトランジスタの所望の拡散
領域を露出させる第２コンタクトホールを形成し、次に
該第２コンタクトホールにビットコンタクトを形成する
ビットコンタクト形成工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記メモリセルトランジスタ及び前記目
合わせ用マークをそれぞれ、前記半導体基板上の素子形
成領域及びスクライブ領域に形成することを特徴とする
請求項１又は２記載の半導体装置の製造方法。 - 【請求項４】 前記目合わせ用マークの形成を、前記メ
モリセルトランジスタのゲート電極の形成と同時に行う
ことを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記目合わせ用マークを複数個形成する
ことを特徴とする請求項１乃至４のいずれか１に記載の
半導体装置の製造方法。 - 【請求項６】 前記ビットコンタクト形成工程の後に、
該ビットコンタクトに接続するようにビット線を形成す
ることを特徴とする請求項２乃至５のいずれか１に記載
の半導体装置の製造方法。 - 【請求項７】 前記ビット線を前記キャパシタ上部電極
の上方に形成することを特徴とする請求項６記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166869A JP2001351837A (ja) | 2000-06-02 | 2000-06-02 | 半導体装置の製造方法 |
| TW090113440A TW498543B (en) | 2000-06-02 | 2001-06-01 | Method for manufacturing semiconductor devices |
| US09/872,683 US20010049177A1 (en) | 2000-06-02 | 2001-06-01 | Method for manufacturing semiconductor devices |
| KR1020010031010A KR20010110186A (ko) | 2000-06-02 | 2001-06-02 | 반도체장치들의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000166869A JP2001351837A (ja) | 2000-06-02 | 2000-06-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351837A true JP2001351837A (ja) | 2001-12-21 |
Family
ID=18670120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000166869A Pending JP2001351837A (ja) | 2000-06-02 | 2000-06-02 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20010049177A1 (ja) |
| JP (1) | JP2001351837A (ja) |
| KR (1) | KR20010110186A (ja) |
| TW (1) | TW498543B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079924A (ja) * | 2002-08-22 | 2004-03-11 | Renesas Technology Corp | 半導体装置 |
| US7241668B2 (en) * | 2003-06-24 | 2007-07-10 | International Business Machines Corporation | Planar magnetic tunnel junction substrate having recessed alignment marks |
| US9202788B2 (en) | 2013-10-02 | 2015-12-01 | Taiwan Semiconductor Manufacturing Company Limited | Multi-layer semiconductor device structure |
| EP3633718A1 (en) * | 2018-10-01 | 2020-04-08 | Infineon Technologies AG | Detection of adhesive residue on a wafer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3198343B2 (ja) * | 1990-12-07 | 2001-08-13 | 富士通株式会社 | 三次元集積回路装置の製造方法 |
| JPH09232220A (ja) * | 1996-02-28 | 1997-09-05 | Hitachi Ltd | レジストパタ−ン形成方法 |
| JP3230725B2 (ja) * | 1996-03-08 | 2001-11-19 | 日本電信電話株式会社 | 位置合せ用マークを用いた半導体装置の製法 |
| JP3519579B2 (ja) * | 1997-09-09 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
-
2000
- 2000-06-02 JP JP2000166869A patent/JP2001351837A/ja active Pending
-
2001
- 2001-06-01 TW TW090113440A patent/TW498543B/zh active
- 2001-06-01 US US09/872,683 patent/US20010049177A1/en not_active Abandoned
- 2001-06-02 KR KR1020010031010A patent/KR20010110186A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7265021B2 (en) | 2004-01-21 | 2007-09-04 | Seiko Epson Corporation | Alignment method, method for manufacturing a semiconductor device, substrate for a semiconductor device, electronic equipment |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010110186A (ko) | 2001-12-12 |
| US20010049177A1 (en) | 2001-12-06 |
| TW498543B (en) | 2002-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4378167B2 (ja) | 半導体装置及びこれの製造方法 | |
| US7807569B2 (en) | Method of manufacturing a contact structure for a semiconductor device | |
| US7214572B2 (en) | Semiconductor memory device and manufacturing method thereof | |
| JP2008034865A (ja) | 半導体デバイスの製造方法。 | |
| JP5073157B2 (ja) | 半導体装置 | |
| US20050272251A1 (en) | Methods of fabricating integrated circuit devices including self-aligned contacts with increased alignment margin | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0982912A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3885860B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH03171663A (ja) | 半導体記憶装置およびその製造方法 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| US20080251824A1 (en) | Semiconductor memory device and manufacturing method thereof | |
| JPH06104397A (ja) | ダイナミック・ランダム・アクセス・メモリーセル及びその製造方法 | |
| JPH0864778A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2001351837A (ja) | 半導体装置の製造方法 | |
| US6479355B2 (en) | Method for forming landing pad | |
| JP3241789B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2969764B2 (ja) | 半導体装置及びその製造方法 | |
| CN115223945B (zh) | 半导体结构的制造方法、半导体结构与存储器 | |
| US20240188277A1 (en) | Semiconductor structure and manufacturing method thereof | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| EP4311387A1 (en) | Semiconductor device | |
| JPH1084091A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH01119053A (ja) | 半導体メモリ装置 |