JP2004079924A - 半導体装置 - Google Patents
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Abstract
【課題】銅配線を下部電極とする容量素子を有する半導体装置において、容量素子と下部電極とのアライメントを正確に行う。
【解決手段】第２の層間絶縁膜３の上面と銅を材料とする第１の配線１１の上面との高さが互いに異なるので、その上のＭＩＭ容量素子１３を構成する３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成される。よって、当該３層膜のパターンニングの際、段差の位置を光学的に検出できるため、結果として第１の配線１１の位置を検出することができる。従って、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【選択図】 図１
【解決手段】第２の層間絶縁膜３の上面と銅を材料とする第１の配線１１の上面との高さが互いに異なるので、その上のＭＩＭ容量素子１３を構成する３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成される。よって、当該３層膜のパターンニングの際、段差の位置を光学的に検出できるため、結果として第１の配線１１の位置を検出することができる。従って、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、配線を電極とする容量素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年におけるクォーターミクロン以下のデザインルールの半導体装置では、配線構造の微細化並びに信号遅延抑制のための配線の低抵抗化の重要性は高まっている。それらを両立させるために、金属配線材料として従来のアルミ（Ａｌ）配線に代わり、銅（Ｃｕ）が多く用いられるようになっている。
【０００３】
その一方で、半導体装置の多機能化に伴い、配線部分にＭＩＭ容量素子（ＭＩＭ Ｃａｐａｃｉｔｏｒ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ Ｃａｐａｃｉｔｏｒ）を付加することが望まれている。図２１は、ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。ここでは説明の便宜上、配線間にＭＩＭ容量素子を有する配線構造と、配線間がコンタクトホールを介して接続する通常の配線構造の両方を示す。
【０００４】
この半導体装置はシリコン基板１上に第１の層間絶縁膜２を備え、その上に第２の層間絶縁膜３を有している。層間絶縁膜３には銅を材料とする第１の配線層１１および１０１が形成されている。第２の層間絶縁膜３の上には第３の層間絶縁膜４が形成されている。また、第３の層間絶縁膜４上および当該第３の層間絶縁膜４に形成されたコンタクトホール内には、アルミを材料とする第２の配線１２および１０２が形成されている。また、第１の配線１１の上にはＭＩＭ容量素子１３が形成され、第２の配線１２はＭＩＭ容量素子１３上にコンタクトホールを介して接続している。即ち、ＭＩＭ容量素子１３は、第１の配線１１を下部電極とし、第２の配線１２を上部電極としている。一方、第２の配線１０２は、第３の層間絶縁膜４に形成されたコンタクトホールを介して、第１の配線１０１に接続している。即ち同図において、左側は第１の配線１１と第２の配線１２との間にＭＩＭ容量素子１３を有する配線構造を示しており、右側は第１の配線１０１と第２の配線１０２とが、コンタクトホールを介して接続する通常の配線構造を示している。また、第３の層間絶縁膜４および第２の配線１２および１０２の上にはパッシベーション膜５が形成されている。
【０００５】
以下、図２１に示した従来の半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および銅を材料とする第１の配線１１，１０１を形成する。ここで、銅はアルミと異なりドライエッチングによる加工が困難であるので、第１の配線１１，１０１の材料が銅である場合、それらはダマシン法で形成するのが一般的である。即ち、第１の層間絶縁膜２および第２の層間絶縁膜３をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、次いで第２の層間絶縁膜３に第１の配線１１，１０１を形成するための溝をフォトリソグラフィーおよびドライエッチングにより形成する。そして、銅のバリア膜（拡散防止膜）となるＴａＮ膜やＴｉＮ膜をスパッタ法で成膜した上で、銅をめっき法やＣＶＤ法で当該溝を埋めるように形成する。その後、第２の層間絶縁膜３上面の余分な銅およびバリア膜を、ＣＭＰ法による研磨により除去することで、当該溝内に第１の配線１１，１０１が形成される。このとき、第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。即ち、第１の配線１１，１０１の上面と第２の層間絶縁膜３の上面は共に高さが一定であり、且つ、第１の配線１１，１０１の上面の高さと第２の層間絶縁膜３の上面の高さは同じ高さとなる。
【０００６】
次に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、スパッタ法やＣＶＤ法により、ＭＩＭ容量素子１３を構成する３層膜を形成する。この３層膜は、誘電体膜１３ｂの上下を高融点金属膜１３ａ，１３ｃで挟む構成が一般的で、例えば高融点金属膜１３ａ，１３ｃとしてはＴｉＮやＴａＮ等、誘電体膜１３ｂとしてはＳｉＯやＳｉＮ、ＳｉＯＮ等が挙げられる。図２２は、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ（以下「３層膜」と称する）を形成した状態を示す図である。上記したように、第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットであるので、その上に形成された３層膜の上面もフラットになる。
【０００７】
そして、上記３層膜をパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。
【０００８】
さらに、第３の層間絶縁膜４をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、フォトリソグラフィーおよびドライエッチングにより、第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。
【０００９】
なお、図２１では第２の配線１２，１０２はアルミを材料とする配線として説明したが、第１の配線と同様に銅を材料とするものであってもよい。図２３は、その場合の構成を示す図である。上記したように、銅はアルミと異なりドライエッチングによる加工が困難であるので、銅を材料とする第２の配線１２ａ，１０２ａもダマシン法で形成する。その場合、第３の層間絶縁膜４を形成した後に、当該第３の層間絶縁膜４にコンタクトホールを形成し、続いて第２の配線１２ａ，１２ｂを形成するための溝を形成する。そして、銅のバリア膜を成膜した上で、銅をコンタクトホールおよび溝を埋めるように形成する。その後、第３の層間絶縁膜４上面の余分な銅およびバリア膜を除去することで、第２の配線１２ａ，１０２ａが形成される。このように、コンタクトホールと配線溝を連続して形成し、それらを同時に配線材料で埋める（即ち、コンタクトと配線を同時に形成する）手法はデュアルダマシン法と呼ばれる。
【００１０】
【発明が解決しようとする課題】
ＭＩＭ容量素子１３を構成する３層膜をパターンニングする際には、パターンニングにより形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成する必要がある。即ちＭＩＭ容量素子１３と第１の配線１１との位置合わせ（アライメント）を正確に行わなければならない。そのためには、パターンニングの際のフォトリソグラフィー工程で第１の配線１１の位置を光学的に検出する必要がある。しかし、高融点金属膜１３ａ，１３ｂを光が透過せず、さらに、上記した従来の製造工程では３層膜の上面はフラットに形成されるので、第１の配線１１の位置を光学的に検出することは不可能である。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが困難になるという問題が生じる。
【００１１】
例えば、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことができないためにＭＩＭ容量素子１３が第１の配線１１を踏み外した場合、ＭＩＭ容量素子１３のエッジ部でのリーク電流の増大などの問題が生じてしまう。そのことは、半導体装置の特性劣化や、動作信頼性の低下を招いてしまう。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、銅配線を下部電極とする容量素子を有する半導体装置において、容量素子と下部電極とのアライメントを正確に行うことができる半導体装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板上に形成され、上面の高さが一定な層間絶縁膜と、前記層間絶縁膜内に形成された配線と、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記配線の上面と前記層間絶縁膜の上面との高さが互いに異なることを特徴とする。
【００１４】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記配線の上面の高さは、前記層間絶縁膜の上面の高さよりも高く、前記配線は、前記層間絶縁膜の上面の高さよりも下の第１層と、前記層間絶縁膜の上面の高さよりも上の第２層とから成る２層構造であることを特徴とする。
【００１５】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記配線の上面と前記層間絶縁膜の上面との高さの差は、５０ｎｍ以上であることを特徴とする。
【００１６】
請求項４に記載の半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された配線と、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記配線は、上面に凹み部を有することを特徴とする。
【００１７】
請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、前記凹み部の深さは、５０ｎｍ以上であることを特徴とする。
【００１８】
請求項６に記載の半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された配線および前記配線と材料を同じくするアライメントマークと、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記アライメントマークは、上面に凹み部を有することを特徴とする。
【００１９】
請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、前記凹み部の深さは、５０ｎｍ以上であることを特徴とする。
【００２０】
請求項８に記載の半導体装置は、請求項１から請求項７のいずれかに記載の半導体装置であって、前記配線は、銅を材料とすることを特徴とする。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。ここでも図の左側は第１の配線１１と第２の配線１２との間にＭＩＭ容量素子１３を有する配線構造を示しており、右側は第１の配線１０１と第２の配線１０２とがコンタクトホールを介して接続する通常の配線構造を示している。
【００２２】
同図に示すように、第２の層間絶縁膜３の上面の高さは一定であり、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも高い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００２３】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、上記した従来の半導体装置の製造工程と同様の工程で、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および第１の配線１１，１０１を形成する。第１の配線１１，１０１の材料は銅であるので、ダマシン法で形成する。よって、図２に示すように第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。
【００２４】
次に、第１の配線１１，１０１と第２の層間絶縁膜３との間でのエッチング選択性をとることができ、第２の層間絶縁膜３のみを選択的にエッチング可能な例えばドライエッチング法を用いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面をエッチバックする。それにより、第２の層間絶縁膜３のみがエッチバックされ、第２の層間絶縁膜３の上面の高さは、第１の配線１１，１０１の上面の高さよりも低くなる。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との段差は、５０ｎｍ以上あることが望ましい。
【００２５】
続いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、スパッタ法やＣＶＤ法により、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。即ち、まず高融点金属膜１３ａ、次いで誘電体膜１３ｂ、その後高融点金属膜１３ｃを成膜する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１，１０１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図３に示すように第１の配線１１，１０１の位置に対応した位置に段差が形成される。
【００２６】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。当該パターンニングの際にはフォトリソグラフィー工程が行われるが、このとき３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１，１０１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００２７】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００２８】
その後、従来と同様に第３の層間絶縁膜４を形成し、第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図１に示した半導体装置が形成される。
【００２９】
なお、上記説明では第２の配線１２，１０２はアルミを材料とするものとして説明したが、第１の配線と同様に銅を材料とするものであってもよい。図４は、その場合の構成を示す図である。上記したように、銅はアルミと異なりドライエッチングによる加工が困難であるので、銅を材料とする第２の配線１２ａ，１０２ａはダマシン法で形成する。その場合、第３の層間絶縁膜４を形成した後に、デュアルダマシン法により第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを形成し、次いで第２の配線１２ａ，１２ｂを形成するための溝を形成する。そして、銅のバリア膜を成膜した上で、銅を当該コンタクトホールおよび溝を埋めるように形成する。その後、第３の層間絶縁膜４上面の余分な銅およびバリア膜を除去することで、第２の配線１２ａ，１０２ａが形成される。
【００３０】
また、銅を材料とする第２の配線１２ａ，１０２ａの形成手法は、デュアルダマシン法に限定されるものではなく、例えば、コンタクトと配線を別々に形成するシングルダマシン法を用いてもよいことは言うまでもない。
【００３１】
＜実施の形態２＞
図５は、実施の形態２に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。
【００３２】
同図に示すように、第２の層間絶縁膜３の上面の高さは一定であり、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さはよりも低い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００３３】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態１と同様の工程で、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および第１の配線１１，１０１を形成する。第１の配線１１，１０１の材料は銅であるので、ダマシン法で形成する。よって、図６に示すように第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。
【００３４】
次に、第１の配線１１，１０１と第２の層間絶縁膜３との間でのエッチング選択性をとることができ、第１の配線１１，１０１のみを選択的にエッチング可能な例えばウェットエッチング法を用いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面をエッチバックする。それにより、第１の配線１１，１０１のみがエッチバックされ、第１の配線１１，１０１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも低くなる。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２の層間絶縁膜３の上面と第１の第１の配線１１，１０１の上面との段差は、５０ｎｍ以上あることが望ましい。
【００３５】
続いて、実施の形態１と同様に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１，１０１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図７に示すように第１の配線１１，１０１の位置に対応した位置に段差が形成される。
【００３６】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１，１０１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００３７】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００３８】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図５に示した半導体装置が形成される。
【００３９】
なお、本実施の形態においても、第２の配線１２，１０２は銅を材料とするものであってもよい。図８は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００４０】
＜実施の形態３＞
図９は、実施の形態３に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。
【００４１】
同図に示すように、第１の配線１１は、第２の層間絶縁膜３内に形成された第１層１１ａと、その上の第２層１１ｂとから成る２層構造である。つまり、第１層１１ａは、第２の層間絶縁膜３の上面の高さよりも下に位置し、第２層１１ｂは第２の層間絶縁膜３の上面の高さよりも上に位置する。よって、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも高い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００４２】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３、第１の配線１１の第１層１１ａおよび第１の配線１０１をダマシン法により形成する。このとき、図１０に示すように第１の配線１１の第１層１１ａ，第１の配線１０１および第２の層間絶縁膜３の上面はフラットになる。
【００４３】
次に、第１の配線１１の第１層１１ａ、第１の配線１０１および第２の層間絶縁膜３の上の上にダミー絶縁膜６を形成する。そして、ダマシン法を用いて、ダミー絶縁膜６内の第１層１１ａ上に第２層１１ｂを形成することで、図１１に示すように２層構造の第１の配線１１が形成される。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２層１１ｂの厚さは、５０ｎｍ以上あることが望ましい。
【００４４】
続いて、ドライエッチングによりダミー絶縁膜６を除去し、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図１２に示すように第１の配線１１の位置に対応した位置に段差が形成される。
【００４５】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００４６】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００４７】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図９に示した半導体装置が形成される。
【００４８】
なお、本実施の形態においても、第２の配線１２，１０２は銅を材料とするものであってもよい。図１３および図１４は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法によって形成される。なお、図１３は第２の配線１２ａ，１０２ａの両方をデュアルダマシン法を用いて形成した場合の構成を示しており、図１４は第２の配線１２ａにシングルダマシン法、１０２ａにデュアルダマシン法をそれぞれ用いて形成した場合の構成を示している。
【００４９】
第２の配線１２ａ，１０２ａの両方をデュアルダマシン法を用いて形成した場合、第１の配線１０１上面とＭＩＭ容量素子１３上面との高さが大きく異なるため、コンタクトホール形成のエッチングの際にＭＩＭ容量素子１３の上面が不要に削られてしまうという問題が生じる恐れがある。それに対し、第２の配線１２ａにシングルダマシン法を用いる場合、即ち配線形成工程のみを用いる場合は、コンタクトホール形成のためのエッチングを伴わないため、その問題を防止できるという利点がある。
【００５０】
＜実施の形態４＞
図１５は、実施の形態４に係る半導体装置の構成を説明するための図であり、配線を下部電極とするＭＩＭ容量素子を有する半導体装置におけるアライメントマークが形成された部分の断面図である。この図において、図２１と同様の要素には同一符号を付してある。同図に示すように、アライメントマーク２０は、その上面に凹み部２０ａを有する。また、アライメントマーク２０および第１の配線１０１は銅を材料としており、第２の配線１０２はアルミ配線である。
【００５１】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２および第２の層間絶縁膜３をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、次いで第２の層間絶縁膜３にアライメントマーク２０および第１の配線１０１を形成するための溝をフォトリソグラフィーおよびドライエッチングにより形成する。このときアライメントマーク２０の溝は、第１の配線１０１の溝よりも深く形成する。
【００５２】
そして、第２の層間絶縁膜３に銅のバリア膜を成膜した上で、銅をめっき法やＣＶＤ法で堆積させる。このとき、堆積させる銅の膜厚をアライメントマーク２０が完全に埋まらない程度に設定する。その後、第２の層間絶縁膜３上面の余分な銅およびバリア膜を、ＣＭＰ法による研磨により除去することで、当該溝内にアライメントマーク２０および第１の配線１０１が形成される。上記銅を堆積する工程において堆積させる銅の膜厚をアライメントマーク２０が完全に埋まらない程度としているので、図１６に示すように、アライメントマーク２０の上面には凹み部２０ａが形成される。
【００５３】
次に、アライメントマーク２０、第１の配線１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。即ち、まず高融点金属膜１３ａ、次いで誘電体膜１３ｂ、その後高融点金属膜１３ｃを成膜する。このとき、アライメントマーク２０の上面には凹み部２０ａが形成されているため、３層膜の上面には図１７に示すようにアライメントマーク２０の位置に対応した位置に段差が形成される。
【００５４】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１０１上の３層膜を除去すると共に、所定のパターンにパターンニングすることで不図示の下部電極（第１の配線）上にＭＩＭ容量素子を形成する。当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、アライメントマーク２０の位置に対応した位置に形成されているので、段差の位置からアライメントマーク２０の位置を検出することができる。そのため、３層膜をパターンニングして形成されるＭＩＭ容量素子とその下部電極とのアライメントを正確に行うことが可能になる。
【００５５】
その結果、ＭＩＭ容量素子を正確に下部電極上に形成することができる。つまり、ＭＩＭ容量素子の下部電極に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００５６】
その後、従来と同様に第３の層間絶縁膜４を形成し、第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１０２を形成する。そして最後に、パッシベーション膜５を形成することで、図１５に示した半導体装置が形成される。
【００５７】
なお、本実施の形態においても、第２の配線１０２は銅を材料とするものであってもよい。図１８は、その場合の構成を示す図である。銅を材料とする第２の配線１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００５８】
＜実施の形態５＞
実施の形態４に示したアライメントマーク２０は、第１の配線１１即ちＭＩＭ容量素子１３の下部電極に転用してもよい。言い換えれば、第１の配線１１自身がアライメントマークとしての機能を有する構成であってもよい。
【００５９】
図１９は、実施の形態５に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅を材料としており、第２の配線１２，１０２はアルミ配線である。本実施の形態においては、第１の配線１１はアライメントマークとしての機能も有しており、その上面に凹み部１１ｃを有する。
【００６０】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３を形成し、ダマシン法を用いて第２の層間絶縁膜３内に第１の配線１１，１０１を形成する。このとき第１の配線１１を形成するための溝は、第１の配線１０１を形成するための溝よりも深く形成し、堆積させる銅の膜厚を第１の配線１１が完全に埋まらない程度に設定する。その結果、上面に凹み部１１ｃを有する第１の配線１１が形成される。
【００６１】
続いて、実施の形態１と同様に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第１の配線１１の上面には凹み部１１ｃが形成されているため、３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成される。
【００６２】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、第１の配線１１はアライメントマークとして機能する。３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成されているので、当該パターンニングの際のフォトリソグラフィー工程において、段差の位置から第１の配線１１（即ちアライメントマーク）の位置を検出することができる。よって、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００６３】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００６４】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図１９に示した半導体装置が形成される。
【００６５】
なお、本実施の形態においても第２の配線１２，１０２は、銅を材料とするものであってもよい。図２０は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００６６】
【発明の効果】
請求項１に記載の半導体装置によれば、配線の上面と層間絶縁膜の上面との高さが互いに異なるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、段差の位置を光学的に検出でき、配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００６７】
請求項２に記載の半導体装置によれば、請求項１に記載の半導体装置において、配線は、層間絶縁膜の上面の高さよりも下の第１層と、層間絶縁膜の上面の高さよりも上の第２層とから成る２層構造であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。
【００６８】
請求項３に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、配線の上面と層間絶縁膜の上面との高さの差は、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００６９】
請求項４に記載の半導体装置によれば、配線は上面に凹み部を有するので、配線を下部電極とする容量素子の形成工程において、配線上に形成された当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、その段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００７０】
請求項５に記載の半導体装置によれば、請求項４に記載の半導体装置において、凹み部の深さは、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００７１】
請求項６に記載の半導体装置によれば、アライメントマークは上面に凹み部を有するので、配線を下部電極とするので、配線を下部電極とする容量素子形成の際、アライメントマーク上に形成された当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、容量素子を構成する膜のパターンニングの際、その段差の位置を光学的に検出でき、それによってアライメントマークの位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００７２】
請求項７に記載の半導体装置によれば、請求項６に記載の半導体装置において、凹み部の深さは、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００７３】
請求項８に記載の半導体装置によれば、請求項１から請求項７のいずれかに記載の半導体装置において、配線は、銅を材料とするので、配線の低抵抗化を図ることができる。また、配線上び容量素子形成の際、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、容量素子を構成する膜のパターンニングの際、段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を説明するための図である。
【図２】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図３】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図４】実施の形態１に係る半導体装置の変形例の構成を説明するための図である。
【図５】実施の形態２に係る半導体装置の構成を説明するための図である。
【図６】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図７】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図８】実施の形態２に係る半導体装置の変形例の構成を説明するための図である。
【図９】実施の形態３に係る半導体装置の構成を説明するための図である。
【図１０】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１１】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１２】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１３】実施の形態３に係る半導体装置の構成を説明するための図である。
【図１４】実施の形態３に係る半導体装置の変形例の構成を説明するための図である。
【図１５】実施の形態４に係る半導体装置の構成を説明するための図である。
【図１６】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１７】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１８】実施の形態４に係る半導体装置の構成を説明するための図である。
【図１９】実施の形態５に係る半導体装置の構成を説明するための図である。
【図２０】実施の形態５に係る半導体装置の変形例の構成を説明するための図である。
【図２１】ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。
【図２２】従来の半導体装置における課題を説明するための図である。
【図２３】ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。
【符号の説明】
１ シリコン基板、２ 第１の層間絶縁膜、３ 第２の層間絶縁膜、４ 第３の層間絶縁膜、５ パッシベーション膜、６ ダミー絶縁膜、１１，１０１ 第１の配線、１２，１０２ 第２の配線、１３ ＭＩＭ容量素子、２０ アライメントマーク。
【発明の属する技術分野】
本発明は、配線を電極とする容量素子を有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年におけるクォーターミクロン以下のデザインルールの半導体装置では、配線構造の微細化並びに信号遅延抑制のための配線の低抵抗化の重要性は高まっている。それらを両立させるために、金属配線材料として従来のアルミ（Ａｌ）配線に代わり、銅（Ｃｕ）が多く用いられるようになっている。
【０００３】
その一方で、半導体装置の多機能化に伴い、配線部分にＭＩＭ容量素子（ＭＩＭ Ｃａｐａｃｉｔｏｒ：Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ Ｃａｐａｃｉｔｏｒ）を付加することが望まれている。図２１は、ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。ここでは説明の便宜上、配線間にＭＩＭ容量素子を有する配線構造と、配線間がコンタクトホールを介して接続する通常の配線構造の両方を示す。
【０００４】
この半導体装置はシリコン基板１上に第１の層間絶縁膜２を備え、その上に第２の層間絶縁膜３を有している。層間絶縁膜３には銅を材料とする第１の配線層１１および１０１が形成されている。第２の層間絶縁膜３の上には第３の層間絶縁膜４が形成されている。また、第３の層間絶縁膜４上および当該第３の層間絶縁膜４に形成されたコンタクトホール内には、アルミを材料とする第２の配線１２および１０２が形成されている。また、第１の配線１１の上にはＭＩＭ容量素子１３が形成され、第２の配線１２はＭＩＭ容量素子１３上にコンタクトホールを介して接続している。即ち、ＭＩＭ容量素子１３は、第１の配線１１を下部電極とし、第２の配線１２を上部電極としている。一方、第２の配線１０２は、第３の層間絶縁膜４に形成されたコンタクトホールを介して、第１の配線１０１に接続している。即ち同図において、左側は第１の配線１１と第２の配線１２との間にＭＩＭ容量素子１３を有する配線構造を示しており、右側は第１の配線１０１と第２の配線１０２とが、コンタクトホールを介して接続する通常の配線構造を示している。また、第３の層間絶縁膜４および第２の配線１２および１０２の上にはパッシベーション膜５が形成されている。
【０００５】
以下、図２１に示した従来の半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および銅を材料とする第１の配線１１，１０１を形成する。ここで、銅はアルミと異なりドライエッチングによる加工が困難であるので、第１の配線１１，１０１の材料が銅である場合、それらはダマシン法で形成するのが一般的である。即ち、第１の層間絶縁膜２および第２の層間絶縁膜３をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、次いで第２の層間絶縁膜３に第１の配線１１，１０１を形成するための溝をフォトリソグラフィーおよびドライエッチングにより形成する。そして、銅のバリア膜（拡散防止膜）となるＴａＮ膜やＴｉＮ膜をスパッタ法で成膜した上で、銅をめっき法やＣＶＤ法で当該溝を埋めるように形成する。その後、第２の層間絶縁膜３上面の余分な銅およびバリア膜を、ＣＭＰ法による研磨により除去することで、当該溝内に第１の配線１１，１０１が形成される。このとき、第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。即ち、第１の配線１１，１０１の上面と第２の層間絶縁膜３の上面は共に高さが一定であり、且つ、第１の配線１１，１０１の上面の高さと第２の層間絶縁膜３の上面の高さは同じ高さとなる。
【０００６】
次に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、スパッタ法やＣＶＤ法により、ＭＩＭ容量素子１３を構成する３層膜を形成する。この３層膜は、誘電体膜１３ｂの上下を高融点金属膜１３ａ，１３ｃで挟む構成が一般的で、例えば高融点金属膜１３ａ，１３ｃとしてはＴｉＮやＴａＮ等、誘電体膜１３ｂとしてはＳｉＯやＳｉＮ、ＳｉＯＮ等が挙げられる。図２２は、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ（以下「３層膜」と称する）を形成した状態を示す図である。上記したように、第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットであるので、その上に形成された３層膜の上面もフラットになる。
【０００７】
そして、上記３層膜をパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。
【０００８】
さらに、第３の層間絶縁膜４をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、フォトリソグラフィーおよびドライエッチングにより、第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。
【０００９】
なお、図２１では第２の配線１２，１０２はアルミを材料とする配線として説明したが、第１の配線と同様に銅を材料とするものであってもよい。図２３は、その場合の構成を示す図である。上記したように、銅はアルミと異なりドライエッチングによる加工が困難であるので、銅を材料とする第２の配線１２ａ，１０２ａもダマシン法で形成する。その場合、第３の層間絶縁膜４を形成した後に、当該第３の層間絶縁膜４にコンタクトホールを形成し、続いて第２の配線１２ａ，１２ｂを形成するための溝を形成する。そして、銅のバリア膜を成膜した上で、銅をコンタクトホールおよび溝を埋めるように形成する。その後、第３の層間絶縁膜４上面の余分な銅およびバリア膜を除去することで、第２の配線１２ａ，１０２ａが形成される。このように、コンタクトホールと配線溝を連続して形成し、それらを同時に配線材料で埋める（即ち、コンタクトと配線を同時に形成する）手法はデュアルダマシン法と呼ばれる。
【００１０】
【発明が解決しようとする課題】
ＭＩＭ容量素子１３を構成する３層膜をパターンニングする際には、パターンニングにより形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成する必要がある。即ちＭＩＭ容量素子１３と第１の配線１１との位置合わせ（アライメント）を正確に行わなければならない。そのためには、パターンニングの際のフォトリソグラフィー工程で第１の配線１１の位置を光学的に検出する必要がある。しかし、高融点金属膜１３ａ，１３ｂを光が透過せず、さらに、上記した従来の製造工程では３層膜の上面はフラットに形成されるので、第１の配線１１の位置を光学的に検出することは不可能である。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが困難になるという問題が生じる。
【００１１】
例えば、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことができないためにＭＩＭ容量素子１３が第１の配線１１を踏み外した場合、ＭＩＭ容量素子１３のエッジ部でのリーク電流の増大などの問題が生じてしまう。そのことは、半導体装置の特性劣化や、動作信頼性の低下を招いてしまう。
【００１２】
本発明は以上のような課題を解決するためになされたものであり、銅配線を下部電極とする容量素子を有する半導体装置において、容量素子と下部電極とのアライメントを正確に行うことができる半導体装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の半導体装置は、半導体基板上に形成され、上面の高さが一定な層間絶縁膜と、前記層間絶縁膜内に形成された配線と、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記配線の上面と前記層間絶縁膜の上面との高さが互いに異なることを特徴とする。
【００１４】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置であって、前記配線の上面の高さは、前記層間絶縁膜の上面の高さよりも高く、前記配線は、前記層間絶縁膜の上面の高さよりも下の第１層と、前記層間絶縁膜の上面の高さよりも上の第２層とから成る２層構造であることを特徴とする。
【００１５】
請求項３に記載の半導体装置は、請求項１または請求項２に記載の半導体装置であって、前記配線の上面と前記層間絶縁膜の上面との高さの差は、５０ｎｍ以上であることを特徴とする。
【００１６】
請求項４に記載の半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された配線と、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記配線は、上面に凹み部を有することを特徴とする。
【００１７】
請求項５に記載の半導体装置は、請求項４に記載の半導体装置であって、前記凹み部の深さは、５０ｎｍ以上であることを特徴とする。
【００１８】
請求項６に記載の半導体装置は、半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された配線および前記配線と材料を同じくするアライメントマークと、前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、前記アライメントマークは、上面に凹み部を有することを特徴とする。
【００１９】
請求項７に記載の半導体装置は、請求項６に記載の半導体装置であって、前記凹み部の深さは、５０ｎｍ以上であることを特徴とする。
【００２０】
請求項８に記載の半導体装置は、請求項１から請求項７のいずれかに記載の半導体装置であって、前記配線は、銅を材料とすることを特徴とする。
【００２１】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。ここでも図の左側は第１の配線１１と第２の配線１２との間にＭＩＭ容量素子１３を有する配線構造を示しており、右側は第１の配線１０１と第２の配線１０２とがコンタクトホールを介して接続する通常の配線構造を示している。
【００２２】
同図に示すように、第２の層間絶縁膜３の上面の高さは一定であり、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも高い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００２３】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、上記した従来の半導体装置の製造工程と同様の工程で、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および第１の配線１１，１０１を形成する。第１の配線１１，１０１の材料は銅であるので、ダマシン法で形成する。よって、図２に示すように第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。
【００２４】
次に、第１の配線１１，１０１と第２の層間絶縁膜３との間でのエッチング選択性をとることができ、第２の層間絶縁膜３のみを選択的にエッチング可能な例えばドライエッチング法を用いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面をエッチバックする。それにより、第２の層間絶縁膜３のみがエッチバックされ、第２の層間絶縁膜３の上面の高さは、第１の配線１１，１０１の上面の高さよりも低くなる。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との段差は、５０ｎｍ以上あることが望ましい。
【００２５】
続いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、スパッタ法やＣＶＤ法により、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。即ち、まず高融点金属膜１３ａ、次いで誘電体膜１３ｂ、その後高融点金属膜１３ｃを成膜する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１，１０１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図３に示すように第１の配線１１，１０１の位置に対応した位置に段差が形成される。
【００２６】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。当該パターンニングの際にはフォトリソグラフィー工程が行われるが、このとき３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１，１０１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００２７】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００２８】
その後、従来と同様に第３の層間絶縁膜４を形成し、第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図１に示した半導体装置が形成される。
【００２９】
なお、上記説明では第２の配線１２，１０２はアルミを材料とするものとして説明したが、第１の配線と同様に銅を材料とするものであってもよい。図４は、その場合の構成を示す図である。上記したように、銅はアルミと異なりドライエッチングによる加工が困難であるので、銅を材料とする第２の配線１２ａ，１０２ａはダマシン法で形成する。その場合、第３の層間絶縁膜４を形成した後に、デュアルダマシン法により第１の配線１１の上方（ＭＩＭ容量素子１３の上方）および第１の配線１０１の上方にコンタクトホールを形成し、次いで第２の配線１２ａ，１２ｂを形成するための溝を形成する。そして、銅のバリア膜を成膜した上で、銅を当該コンタクトホールおよび溝を埋めるように形成する。その後、第３の層間絶縁膜４上面の余分な銅およびバリア膜を除去することで、第２の配線１２ａ，１０２ａが形成される。
【００３０】
また、銅を材料とする第２の配線１２ａ，１０２ａの形成手法は、デュアルダマシン法に限定されるものではなく、例えば、コンタクトと配線を別々に形成するシングルダマシン法を用いてもよいことは言うまでもない。
【００３１】
＜実施の形態２＞
図５は、実施の形態２に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。
【００３２】
同図に示すように、第２の層間絶縁膜３の上面の高さは一定であり、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さはよりも低い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００３３】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、実施の形態１と同様の工程で、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３および第１の配線１１，１０１を形成する。第１の配線１１，１０１の材料は銅であるので、ダマシン法で形成する。よって、図６に示すように第１の配線１１，１０１および第２の層間絶縁膜３の上面はフラットになる。
【００３４】
次に、第１の配線１１，１０１と第２の層間絶縁膜３との間でのエッチング選択性をとることができ、第１の配線１１，１０１のみを選択的にエッチング可能な例えばウェットエッチング法を用いて、第１の配線１１，１０１および第２の層間絶縁膜３の上面をエッチバックする。それにより、第１の配線１１，１０１のみがエッチバックされ、第１の配線１１，１０１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも低くなる。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２の層間絶縁膜３の上面と第１の第１の配線１１，１０１の上面との段差は、５０ｎｍ以上あることが望ましい。
【００３５】
続いて、実施の形態１と同様に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１，１０１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図７に示すように第１の配線１１，１０１の位置に対応した位置に段差が形成される。
【００３６】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１，１０１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００３７】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００３８】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図５に示した半導体装置が形成される。
【００３９】
なお、本実施の形態においても、第２の配線１２，１０２は銅を材料とするものであってもよい。図８は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００４０】
＜実施の形態３＞
図９は、実施の形態３に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅配線であり、第２の配線１２，１０２はアルミ配線である。
【００４１】
同図に示すように、第１の配線１１は、第２の層間絶縁膜３内に形成された第１層１１ａと、その上の第２層１１ｂとから成る２層構造である。つまり、第１層１１ａは、第２の層間絶縁膜３の上面の高さよりも下に位置し、第２層１１ｂは第２の層間絶縁膜３の上面の高さよりも上に位置する。よって、第１の配線１１の上面の高さは、第２の層間絶縁膜３の上面の高さよりも高い。即ち、第１の配線１１の上面と第２の層間絶縁膜３の上面との高さが互いに異なる。
【００４２】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３、第１の配線１１の第１層１１ａおよび第１の配線１０１をダマシン法により形成する。このとき、図１０に示すように第１の配線１１の第１層１１ａ，第１の配線１０１および第２の層間絶縁膜３の上面はフラットになる。
【００４３】
次に、第１の配線１１の第１層１１ａ、第１の配線１０１および第２の層間絶縁膜３の上の上にダミー絶縁膜６を形成する。そして、ダマシン法を用いて、ダミー絶縁膜６内の第１層１１ａ上に第２層１１ｂを形成することで、図１１に示すように２層構造の第１の配線１１が形成される。このとき、第２の層間絶縁膜３の上面と第１の配線１１，１０１の上面との高さの差、即ち第２層１１ｂの厚さは、５０ｎｍ以上あることが望ましい。
【００４４】
続いて、ドライエッチングによりダミー絶縁膜６を除去し、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第２の層間絶縁膜３の上面の高さと、第１の配線１１の上面の高さとは異なるため、その上に形成された３層膜の上面には、図１２に示すように第１の配線１１の位置に対応した位置に段差が形成される。
【００４５】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、第１の配線１１の位置に対応した位置に形成されているので、段差の位置から第１の配線１１の位置を検出することができる。そのため、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００４６】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００４７】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図９に示した半導体装置が形成される。
【００４８】
なお、本実施の形態においても、第２の配線１２，１０２は銅を材料とするものであってもよい。図１３および図１４は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法によって形成される。なお、図１３は第２の配線１２ａ，１０２ａの両方をデュアルダマシン法を用いて形成した場合の構成を示しており、図１４は第２の配線１２ａにシングルダマシン法、１０２ａにデュアルダマシン法をそれぞれ用いて形成した場合の構成を示している。
【００４９】
第２の配線１２ａ，１０２ａの両方をデュアルダマシン法を用いて形成した場合、第１の配線１０１上面とＭＩＭ容量素子１３上面との高さが大きく異なるため、コンタクトホール形成のエッチングの際にＭＩＭ容量素子１３の上面が不要に削られてしまうという問題が生じる恐れがある。それに対し、第２の配線１２ａにシングルダマシン法を用いる場合、即ち配線形成工程のみを用いる場合は、コンタクトホール形成のためのエッチングを伴わないため、その問題を防止できるという利点がある。
【００５０】
＜実施の形態４＞
図１５は、実施の形態４に係る半導体装置の構成を説明するための図であり、配線を下部電極とするＭＩＭ容量素子を有する半導体装置におけるアライメントマークが形成された部分の断面図である。この図において、図２１と同様の要素には同一符号を付してある。同図に示すように、アライメントマーク２０は、その上面に凹み部２０ａを有する。また、アライメントマーク２０および第１の配線１０１は銅を材料としており、第２の配線１０２はアルミ配線である。
【００５１】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２および第２の層間絶縁膜３をＣＶＤ法やエッチバック法、ＣＭＰ法等を組み合わせて形成し、次いで第２の層間絶縁膜３にアライメントマーク２０および第１の配線１０１を形成するための溝をフォトリソグラフィーおよびドライエッチングにより形成する。このときアライメントマーク２０の溝は、第１の配線１０１の溝よりも深く形成する。
【００５２】
そして、第２の層間絶縁膜３に銅のバリア膜を成膜した上で、銅をめっき法やＣＶＤ法で堆積させる。このとき、堆積させる銅の膜厚をアライメントマーク２０が完全に埋まらない程度に設定する。その後、第２の層間絶縁膜３上面の余分な銅およびバリア膜を、ＣＭＰ法による研磨により除去することで、当該溝内にアライメントマーク２０および第１の配線１０１が形成される。上記銅を堆積する工程において堆積させる銅の膜厚をアライメントマーク２０が完全に埋まらない程度としているので、図１６に示すように、アライメントマーク２０の上面には凹み部２０ａが形成される。
【００５３】
次に、アライメントマーク２０、第１の配線１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。即ち、まず高融点金属膜１３ａ、次いで誘電体膜１３ｂ、その後高融点金属膜１３ｃを成膜する。このとき、アライメントマーク２０の上面には凹み部２０ａが形成されているため、３層膜の上面には図１７に示すようにアライメントマーク２０の位置に対応した位置に段差が形成される。
【００５４】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１０１上の３層膜を除去すると共に、所定のパターンにパターンニングすることで不図示の下部電極（第１の配線）上にＭＩＭ容量素子を形成する。当該パターンニングの際のフォトリソグラフィー工程において、３層膜の段差の位置を光学的に検出することが可能である。当該段差は、アライメントマーク２０の位置に対応した位置に形成されているので、段差の位置からアライメントマーク２０の位置を検出することができる。そのため、３層膜をパターンニングして形成されるＭＩＭ容量素子とその下部電極とのアライメントを正確に行うことが可能になる。
【００５５】
その結果、ＭＩＭ容量素子を正確に下部電極上に形成することができる。つまり、ＭＩＭ容量素子の下部電極に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００５６】
その後、従来と同様に第３の層間絶縁膜４を形成し、第１の配線１０１の上方にコンタクトホールを開口する。そして、当該コンタクトホール内および第３の層間絶縁膜４の上にアルミニウム膜を成膜し、パターンニングすることで第２の配線１０２を形成する。そして最後に、パッシベーション膜５を形成することで、図１５に示した半導体装置が形成される。
【００５７】
なお、本実施の形態においても、第２の配線１０２は銅を材料とするものであってもよい。図１８は、その場合の構成を示す図である。銅を材料とする第２の配線１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００５８】
＜実施の形態５＞
実施の形態４に示したアライメントマーク２０は、第１の配線１１即ちＭＩＭ容量素子１３の下部電極に転用してもよい。言い換えれば、第１の配線１１自身がアライメントマークとしての機能を有する構成であってもよい。
【００５９】
図１９は、実施の形態５に係る半導体装置の構成を説明するための図である。この図において、図２１と同様の要素には同一符号を付してある。また、第１の配線１１，１０１は銅を材料としており、第２の配線１２，１０２はアルミ配線である。本実施の形態においては、第１の配線１１はアライメントマークとしての機能も有しており、その上面に凹み部１１ｃを有する。
【００６０】
以下、本実施の形態に係る半導体装置の製造工程を説明する。まず、シリコン基板１上に第１の層間絶縁膜２、第２の層間絶縁膜３を形成し、ダマシン法を用いて第２の層間絶縁膜３内に第１の配線１１，１０１を形成する。このとき第１の配線１１を形成するための溝は、第１の配線１０１を形成するための溝よりも深く形成し、堆積させる銅の膜厚を第１の配線１１が完全に埋まらない程度に設定する。その結果、上面に凹み部１１ｃを有する第１の配線１１が形成される。
【００６１】
続いて、実施の形態１と同様に、第１の配線１１，１０１および第２の層間絶縁膜３の上面に、ＭＩＭ容量素子１３を構成する３層膜（高融点金属膜１３ａ，１３ｃおよび誘電体膜１３ｂ）を形成する。このとき、第１の配線１１の上面には凹み部１１ｃが形成されているため、３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成される。
【００６２】
そして、上記３層膜をドライエッチングによりパターンニングすることで、第１の配線１１の上にＭＩＭ容量素子１３を形成する。このとき、第１の配線１１はアライメントマークとして機能する。３層膜の上面には、第１の配線１１の位置に対応した位置に段差が形成されているので、当該パターンニングの際のフォトリソグラフィー工程において、段差の位置から第１の配線１１（即ちアライメントマーク）の位置を検出することができる。よって、ＭＩＭ容量素子１３と第１の配線１１とのアライメントを正確に行うことが可能になる。
【００６３】
その結果、３層膜をパターンニングして形成されるＭＩＭ容量素子１３を正確に第１の配線１１の上に形成することができる。つまり、ＭＩＭ容量素子１３の第１の配線１１に対する踏み外しを防止することができ、半導体装置の特性劣化や動作信頼性の低下を抑えることができる。
【００６４】
その後、実施の形態１と同様に、第３の層間絶縁膜４および第２の配線１２，１０２を形成する。そして最後に、第３の層間絶縁膜４および第２の配線１２，１０２を覆うようにパッシベーション膜５を形成する。以上の工程により、図１９に示した半導体装置が形成される。
【００６５】
なお、本実施の形態においても第２の配線１２，１０２は、銅を材料とするものであってもよい。図２０は、その場合の構成を示す図である。銅を材料とする第２の配線１２ａ，１０２ａはダマシン法（デュアルダマシン法あるいはシングルダマシン法）によって形成される。
【００６６】
【発明の効果】
請求項１に記載の半導体装置によれば、配線の上面と層間絶縁膜の上面との高さが互いに異なるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、段差の位置を光学的に検出でき、配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００６７】
請求項２に記載の半導体装置によれば、請求項１に記載の半導体装置において、配線は、層間絶縁膜の上面の高さよりも下の第１層と、層間絶縁膜の上面の高さよりも上の第２層とから成る２層構造であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。
【００６８】
請求項３に記載の半導体装置によれば、請求項１または請求項２に記載の半導体装置において、配線の上面と層間絶縁膜の上面との高さの差は、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００６９】
請求項４に記載の半導体装置によれば、配線は上面に凹み部を有するので、配線を下部電極とする容量素子の形成工程において、配線上に形成された当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、その膜のパターンニングの際、その段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００７０】
請求項５に記載の半導体装置によれば、請求項４に記載の半導体装置において、凹み部の深さは、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００７１】
請求項６に記載の半導体装置によれば、アライメントマークは上面に凹み部を有するので、配線を下部電極とするので、配線を下部電極とする容量素子形成の際、アライメントマーク上に形成された当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、容量素子を構成する膜のパターンニングの際、その段差の位置を光学的に検出でき、それによってアライメントマークの位置を検出することができる。従って、容量素子と配線（下部電極）とのアライメントを正確に行うことが可能になる。その結果、半導体素子における容量素子の配線からの踏み外しを防止することができ、半導体装置の信頼性向上に寄与できる。
【００７２】
請求項７に記載の半導体装置によれば、請求項６に記載の半導体装置において、凹み部の深さは、５０ｎｍ以上であるので、配線を下部電極とする容量素子の形成工程において、当該容量素子を構成する膜の上面の段差の位置を光学的に容易に検出できる。
【００７３】
請求項８に記載の半導体装置によれば、請求項１から請求項７のいずれかに記載の半導体装置において、配線は、銅を材料とするので、配線の低抵抗化を図ることができる。また、配線上び容量素子形成の際、当該容量素子を構成する膜の上面には、配線の位置に対応した位置に段差が形成される。よって、容量素子を構成する膜のパターンニングの際、段差の位置を光学的に検出でき、それによって配線の位置を検出することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置の構成を説明するための図である。
【図２】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図３】実施の形態１に係る半導体装置の製造工程を説明するための図である。
【図４】実施の形態１に係る半導体装置の変形例の構成を説明するための図である。
【図５】実施の形態２に係る半導体装置の構成を説明するための図である。
【図６】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図７】実施の形態２に係る半導体装置の製造工程を説明するための図である。
【図８】実施の形態２に係る半導体装置の変形例の構成を説明するための図である。
【図９】実施の形態３に係る半導体装置の構成を説明するための図である。
【図１０】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１１】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１２】実施の形態３に係る半導体装置の製造工程を説明するための図である。
【図１３】実施の形態３に係る半導体装置の構成を説明するための図である。
【図１４】実施の形態３に係る半導体装置の変形例の構成を説明するための図である。
【図１５】実施の形態４に係る半導体装置の構成を説明するための図である。
【図１６】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１７】実施の形態４に係る半導体装置の製造工程を説明するための図である。
【図１８】実施の形態４に係る半導体装置の構成を説明するための図である。
【図１９】実施の形態５に係る半導体装置の構成を説明するための図である。
【図２０】実施の形態５に係る半導体装置の変形例の構成を説明するための図である。
【図２１】ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。
【図２２】従来の半導体装置における課題を説明するための図である。
【図２３】ＭＩＭ容量素子を有する従来の半導体装置の構成の一例を示す図である。
【符号の説明】
１ シリコン基板、２ 第１の層間絶縁膜、３ 第２の層間絶縁膜、４ 第３の層間絶縁膜、５ パッシベーション膜、６ ダミー絶縁膜、１１，１０１ 第１の配線、１２，１０２ 第２の配線、１３ ＭＩＭ容量素子、２０ アライメントマーク。
Claims (8)
- 半導体基板上に形成され、上面の高さが一定な層間絶縁膜と、
前記層間絶縁膜内に形成された配線と、
前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、
前記配線の上面と前記層間絶縁膜の上面との高さが互いに異なる
ことを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記配線の上面の高さは、前記層間絶縁膜の上面の高さよりも高く、
前記配線は、前記層間絶縁膜の上面の高さよりも下の第１層と、前記層間絶縁膜の上面の高さよりも上の第２層とから成る２層構造である
ことを特徴とする半導体装置。 - 請求項１または請求項２に記載の半導体装置であって、
前記配線の上面と前記層間絶縁膜の上面との高さの差は、５０ｎｍ以上であることを特徴とする半導体装置。 - 半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された配線と、
前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、
前記配線は、上面に凹み部を有する
ことを特徴とする半導体装置。 - 請求項４に記載の半導体装置であって、
前記凹み部の深さは、５０ｎｍ以上である
ことを特徴とする半導体装置。 - 半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された配線および前記配線と材料を同じくするアライメントマークと、
前記配線の上に形成され、前記配線を下部電極とする容量素子とを有し、
前記アライメントマークは、上面に凹み部を有する
ことを特徴とする半導体装置。 - 請求項６に記載の半導体装置であって、
前記凹み部の深さは、５０ｎｍ以上である
ことを特徴とする半導体装置。 - 請求項１から請求項７のいずれかに記載の半導体装置であって、
前記配線は、銅を材料とする
ことを特徴とする半導体装置。
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