KR100687556B1 - 반도체 장치 - Google Patents

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KR100687556B1 KR1020060013548A KR20060013548A KR100687556B1 KR 100687556 B1 KR100687556 B1 KR 100687556B1 KR 1020060013548 A KR1020060013548 A KR 1020060013548A KR 20060013548 A KR20060013548 A KR 20060013548A KR 100687556 B1 KR100687556 B1 KR 100687556B1
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겐이치 와타나베
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 기생 저항, 기생 용량을 저감시키는 것을 과제로 한다. 기판에 제 1 배선층(111)과, 상기 제 1 배선층(111)의 상층에 층간 절연막(132)과, 상기 층간 절연막(132)의 상면에 개구부를 갖고, 상기 층간 절연막에 홀(hole)(112A)과, 상기 홀(112A) 내벽면을 피복하는 제 1 금속층(112)과, 상기 제 1 금속층(112)에 의해 피복된 홀(112A) 내에 제 2 금속층(113)과, 상기 제 1 금속층(112)의 상층에 유전 절연막(135)과, 상기 유전 절연막(135)의 상층에 제 2 배선층(114-116)을 구비하고, 상기 홀(112A) 내벽면을 피복하는 제 1 금속층(112)이 상기 유전 절연막(135) 하층의 하부 전극의 적어도 일부를 형성하고, 상기 제 2 배선층(114-116)의 상기 하부 전극에 대향하는 부분이 상기 유전 절연막 상층의 상부 전극(P1)을 형성하고, 상기 하부 전극, 유전 절연막(135) 및 상부 전극(P1)에 의해 콘덴서(160)가 형성되어 있다.
고주파 아날로그 집적 회로, 기생 저항, 기생 용량, 고주파 특성, MIM 소자.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 반도체 장치의 기본 구조예를 나타내는 도면.
도 2는 MIM 구조를 다마신 구조 내에 매립 형성한 반도체 장치의 제 2 예를 나타내는 도면.
도 3은 기본적인 위치 맞춤 계열을 나타내는 도면.
도 4a는 금속(Cu)의 다마신 배선을 형성하기 위해, 층간막과 스토퍼막을 성막하고, 패터닝하는 공정을 나타내는 도면(MIM부, 통상부).
도 4b는 금속(Cu)의 다마신 배선을 형성하기 위해, 층간막과 스토퍼막을 성막하고, 패터닝하는 공정을 나타내는 도면(마크부).
도 5a는 홈 내에 스퍼터링과 도금으로 금속층(Cu)과 배리어 메탈막(Ta)을 성막하는 공정을 나타내는 도면(MIM부, 통상부).
도 5b는 홈 내에 스퍼터링과 도금으로 금속층(Cu)과 배리어 메탈막(Ta)을 성막하는 공정을 나타내는 도면(마크부).
도 6a는 다마신 배선상의 홀 형성 공정을 나타내는 도면(MIM부, 통상부).
도 6b는 다마신 배선상의 홀 형성 공정을 나타내는 도면(마크부).
도 7a는 층간 절연막(132)의 패턴 형성 및 확산 방지막(131)의 제거 처리 공정을 나타내는 도면(MIM부, 통상부).
도 7b는 층간 절연막(132)의 패턴 형성 및 확산 방지막(131)의 제거 처리 공정을 나타내는 도면(마크부).
도 8a는 금속층의 성막 공정을 나타내는 도면(MIM부, 통상부).
도 8b는 금속층의 성막 공정을 나타내는 도면(통상부).
도 9a는 금속층의 CMP 공정을 나타내는 도면(MIM부, 통상부).
도 9b는 금속층의 CMP 공정을 나타내는 도면(마크부).
도 10a는 MIM부의 하부 전극으로 되는 패턴을 형성하는 공정을 나타내는 도면(MIM부, 통상부).
도 10b는 MIM부의 하부 전극으로 되는 패턴을 형성하는 공정에서의 마크부의 구성을 나타내는 도면.
도 11a는 MIM부의 용량부로 되는 유전 절연막(135)을 성막하는 공정을 나타내는 도면(MIM부, 통상부).
도 11b는 MIM부의 용량부에서의 유전 절연막(135)을 성막하는 공정에서의 마크부의 구성을 나타내는 도면.
도 12a는 MIM부의 용량부를 패터닝하기 위한 포토레지스트(204)가 도포, 노광, 현상되는 공정을 나타내는 도면(MIM부, 통상부).
도 12b는 MIM부의 용량부를 패터닝하기 위한 포토레지스트(204)가 도포, 노광, 현상되는 공정에서의 마크부의 구성을 나타내는 도면.
도 13a는 상부 전극의 패턴 형성 공정을 나타내는 도면(MIM부, 통상부).
도 13b는 상부 전극의 패턴 형성 공정에서의 마크부의 구성을 나타내는 도 면.
도 14a는 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)의 에칭 공정을 나타내는 도면(MIM부, 통상부).
도 14b는 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)의 에칭 공정을 나타내는 도면(마크부).
도 15a는 커버 구조의 성막 공정을 나타내는 도면(MIM부, 통상부).
도 15b는 커버 구조의 성막 공정을 나타내는 도면(마크부).
도 15c는 커버 구조의 성막 공정을 나타내는 도면(변형예).
도 16a는 본 발명의 제 1 실시예에서 설명한 공정에 의해 만들어지는 단면 구조에 대한 평면도(MIM부, 통상부).
도 16b는 본 발명의 제 1 실시예에서 설명한 공정에 의해 만들어지는 단면 구조에 대한 평면도(마크부).
도 16c는 본 발명의 제 1 실시예에서 설명한 공정에 의해 만들어지는 단면 구조에 대한 평면도(변형예).
도 17a는 본 발명의 제 2 실시예에 따른 반도체 장치의 MIM부 및 통상부의 단면도.
도 17b는 본 발명의 제 2 실시예에 따른 반도체 장치의 마크부의 단면도.
도 18a는 본 발명의 제 2 실시예에 따른 반도체 장치의 MIM부 및 통상부의 평면도.
도 18b는 본 발명의 제 2 실시예에 따른 반도체 장치의 마크부의 평면도.
도 19는 홀의 단면 형상이 세로 방향과 가로 방향으로 길이가 다른 직사각형 형상인 변형예를 나타내는 도면.
도 20은 다마신 배선부의 폭을 넓힌 변형예를 나타내는 도면.
도 21은 홀의 수를 증가시킨 변형예를 나타내는 도면.
도 22는 단면 형상의 세로 방향과 가로 방향으로 길이가 다른 홈 형상의 홀과 통상의 대략 정사각형에 가까운 직사각형의 홀을 조합시킨 변형예를 나타내는 도면.
도 23은 다마신 배선부의 폭을 넓히는 동시에, 홀의 단면 형상이 세로 방향과 가로 방향으로 길이가 다른 직사각형 형상으로 한 변형예.
도 24는 MIM 구조의 하부 전극으로부터 다마신 배선에 인출되는 홀이 상부 전극(P1) 아래에 배치되지 않는 반도체 장치를 나타내는 단면도.
도 25는 MIM 구조의 하부 전극으로부터 다마신 배선에 인출되는 홀이 상부 전극(P1) 아래에 배치되지 않는 반도체 장치를 나타내는 평면도.
도 26은 홀의 단면 형상이 세로 방향과 가로 방향으로 길이가 다른 직사각형 형상인 변형예를 나타내는 도면.
도 27은 유전 절연층이 복수층 적층된 반도체 장치를 나타내는 단면도.
도 28은 유전 절연층의 단부가 상부 전극의 단부와 부분적으로 구비되는 반도체 장치를 나타내는 단면도.
도 29는 더미 절연층을 이용한 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 30은 더미 절연층을 이용한 반도체 장치의 제조 공정을 나타내는 단면도(2).
도 31은 더미 절연층을 이용한 반도체 장치의 제조 공정을 나타내는 단면도(3).
도 32는 더미 절연층을 이용한 반도체 장치의 제조 공정을 나타내는 단면도(4).
도 33은 더미 절연층을 이용한 반도체 장치의 제조 공정을 나타내는 단면도(5).
도 34는 보조 금속층 위에 레지스트 패턴을 형성하는 공정을 나타내는 단면도.
도 35는 플라즈마 CVD법을 이용하여 유전 절연막이 성막되는 공정을 나타내는 단면도.
도 36은 유전 절연층 위에 포토레지스트가 도포, 노광, 현상되는 공정을 나타내는 단면도.
도 37은 배리어 메탈, 금속층, 배리어 메탈로 이루어지는 알루미늄 배선 위에 포토레지스트가 도포, 노광, 현상되는 공정을 나타내는 단면도.
도 38은 알루미늄 배선을 에칭하는 공정을 나타내는 단면도.
도 39는 유전 절연막을 에칭하는 공정을 나타내는 단면도.
도 40은 층간 절연막 위의 글루층을 제거하여 보조 금속층을 성막한 반도체 장치의 제조 공정을 나타내는 단면도(1).
도 41은 층간 절연막 위의 글루층을 제거하여 보조 금속층을 성막한 반도체 장치의 제조 공정을 나타내는 단면도(2).
도 42는 다마신 배선을 상부 전극(P1)의 주위를 따른 형태로 배치한 구조의 반도체 장치를 나타내는 평면도.
도 43은 전극 하부에 홀 패턴(112A)은 배치하지 않고, 다마신 배선(113A)을 배치한 반도체 장치의 평면도.
도 44는 다마신 배선이 상부 전극의 인출 부분 바로 아래의 영역에 형성되어 있지 않은 반도체 장치의 평면도.
도 45는 MIM 내부에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 구성한 반도체 장치의 예 1을 나타내는 평면도.
도 46은 MIM 내부에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 구성한 반도체 장치의 예 2를 나타내는 평면도.
도 47은 MIM 내부에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 구성한 반도체 장치의 예 3을 나타내는 평면도.
도 48은 MIM 내부에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 구성한 반도체 장치의 예 4를 나타내는 평면도.
도 49는 본 발명의 제 1 실시예 내지 제 8 실시예에서의 얼라인먼트 마크에 의한 위치 맞춤 계열을 나타내는 도면.
도 50은 본 발명의 제 1 실시예 내지 제 8 실시예를 적용하는 반도체 장치를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
100, 300 ; 반도체 기판
101, 103, 132, 301, 303, 333, 335 ; 층간 절연막(실리콘 산화막)
102, 302 ; 실리콘 질화막(스토퍼막)
110, 114, 116, 338 ; 배리어 메탈막
110A ; 홈부
111 ; 금속층(Cu)
112 ; 글루층
112A ; 홀
113 ; 금속층(W)
113A ; 플러그층
115 ; 금속층(AlCu)
120 ; 보조 금속
135 ; 유전 절연막
136, 137 ; 절연막
150, 35O ; 얼라인먼트 마크
201-205 ; 포토레지스트
331, 334 ; 실리콘 질화막
336 ; 금속(Cu)
337A-337A ; 홀
본 발명은 MIM(Metal-Insulator-Metal) 구조를 갖는 반도체 장치에 관한 것이다.
이동체 통신 분야 등에 사용되는 고주파 아날로그 집적 회로에서는, 고속 동작하는 능동 소자(트랜지스터 소자 등)에 부가하여, 저항, 용량, 인덕터(inductor) 등의 수동 소자가 필요해진다. 그리고, 이것들의 회로에서는 동작 속도 향상, 소비 전력 저감을 위해, 기생 저항, 기생 용량의 저감이 필요해진다. 이 중, 용량 소자에서는 종래의 M0S형 용량보다도 기생 저항, 기생 용량을 저감시킬 수 있는 MIM(Metal-Insulator-Metal) 소자가 이용되고 있다(예를 들어, 하기 특허문헌 1).
또한, 기생 저항, 기생 용량을 삭감하고, 소자의 고속 동작을 달성하는 관점으로부터 구리(Cu) 등의 금속 배선을 집적 회로에 적용하는 것이 검토되고 있다(하기 특허문헌 2 참조).
[특허문헌 1]일본국 공개특허공보 특개 2001-237375호 공보
[특허문헌 2]일본국 공개특허공보 특개 2003-264235호 공보
[특허문헌 3]일본국 공개특허공보 특개 2004-63990호 공보
상술한 기술에서는, MIM 구조 및 Cu 배선을 반도체 장치에 일체로 구성하기 위한 다양한 제안이 이루어지고 있다. 그러나, 반드시 구조적인 관점으로부터 기 생 저항, 기생 용량을 저감시키기 위한 배려가 충분하지 않았다. 본 발명의 목적은 종래보다도 더 기생 저항, 기생 용량을 저감시켜 고주파 특성을 개선하는 기술을 제공하는 것에 있다.
본 발명은 상기 과제를 해결하기 위해, 이하의 수단을 채용했다. 즉, 본 발명은 기판에 형성되는 제 1 배선층과, 상기 제 1 배선층의 상층에 형성되는 층간 절연막과, 상기 층간 절연막의 상면에 개구부를 갖고 상기 층간 절연막에 형성되는 홀과, 상기 홀 내벽면을 피복하는 제 1 금속층과, 상기 제 1 금속층에 의해 피복된 홀 내에 매립되는 제 2 금속층과, 상기 제 1 금속층의 상층에 형성되는 유전 절연막과, 상기 유전 절연막의 상층에 형성되는 제 2 배선층을 구비하고, 상기 홀 내벽면을 피복하는 제 1 금속층이 상기 유전 절연막 하층의 하부 전극의 적어도 일부를 형성하고, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분이 상기 유전 절연막 상층의 상부 전극을 형성하고, 상기 하부 전극, 유전 절연막 및 상부 전극에 의해 콘덴서가 형성된 반도체 장치이다.
또한, 본 발명은 상기 제 1 금속층 대신에 상기 층간 절연막 위에 형성되고, 상기 제 1 금속층 및 제 2 금속층에 접속되는 제 3 금속층을 구비하고, 상기 제 3 금속층이 상기 유전 절연막 하층의 하부 전극을 형성하는 것일 수도 있다.
이하, 도면을 참조하여 본 발명을 실시하기 위한 최선의 형태(이하, 실시예라고 함)에 따른 반도체 장치에 대해서 설명한다. 이하의 실시예의 구성은 예시로서, 본 발명은 실시예의 구성에 한정되지 않는다.
《발명의 골자》
도 1에, 본 반도체 장치의 기본 구조예를 나타낸다. 도 1은 MIM 구조를 포함하는 반도체 장치의 단면도이다. 도 1과 같이, 이 반도체 장치는 반도체 기판(300)과, 반도체 기판(300) 위에 형성된 실리콘 산화막(SiO2)(301)과, 실리콘 산화막(301) 위에 형성된 실리콘 질화막(SiN)(302)과, 실리콘 질화막(302) 위에 형성된 실리콘 산화막(303)과, 실리콘 산화막(303)에 형성된 홈부(309)와, 홈부(309)의 저면(底面) 및 측면을 피복하는 배리어 메탈막(barrier metal film)(310)과, 배리어 메탈막(310) 내의 홈 형상 부분에 충전된 금속 배선(311)(Cu)과, 금속 배선(311)(및 실리콘 산화막(303))의 상층에 형성된 실리콘 질화막(331)과, 실리콘 질화막(331) 위에 형성된 MIM 구조(360)와, MIM 구조(360)(및 실리콘 질화막(331)) 위에 형성된 실리콘 산화막(333)과, 실리콘 산화막(333) 위에 형성된 실리콘 질화막(334)과, 실리콘 질화막(334) 위에 형성된 실리콘 산화막(335)과, 실리콘 산화막(335)에 형성된 홈부(339)와, 홈부(339)에 매립된 금속 배선(336)과, 금속 배선(336)과 동종의 금속(Cu)이 충전되어 금속 배선(336)을 MIM 구조에 접속하는 홀(337A, 337B)과, 마찬가지로 금속 배선(336)을 금속 배선(311)에 접속하는 홀(337C)과, 금속 배선(336)과 동종의금속(Cu)이 충전된 홈부(339) 및 홀(337A-337C)을 포함하는 구조의 내면을 피복하는 배리어 메탈막(338)을 갖고 있다.
여기서, 홈부(309)와, 홈부(309)의 저면 및 측면을 피복하는 배리어 메탈막(310)과, 배리어 메탈막(310) 내의 홈 형상 부분에 충전된 금속 배선(311)을 포함 하는 구조가 다마신(demascene) 구조를 구성한다. 또한, 금속 배선(336)이 매립된 홈부(309)와, 금속 배선(336)과 동종의 금속(Cu)이 매립된 홀(337A, 337B, 337C)을 포함하는 구조를 듀얼다마신(dual-damascene) 구조라고 부른다. 듀얼다마신 구조는 홈부 및 홀 양쪽을 포함하는 다마신 구조라고 하는 의미이다.
도 1에 나타낸 바와 같이, MIM 구조(360)는 예를 들어 상층으로부터 질화티탄(TiN)/실리콘 산화막(SiO2)/질화티탄(TiN)의 3층 구조로 구성되고, 그 상층에 또한 실리콘 질화물(SiN) 또는 실리콘 탄화물(SiC)의 층이 형성되어 있다.
홀(337A)에 충전된 금속(Cu) 및 홀(337A) 내벽을 피복하는 배리어 메탈막(338)은 금속 배선(336)을 MIM 구조의 하부 전극(TiN)까지 접속한다. 또한, 홀(337B)에 충전된 금속(Cu) 및 홀(337B) 내벽을 피복하는 배리어 메탈막(338)은 금속 배선(336)을 MIM 구조의 상부 전극(TiN)까지 접속한다. 또한, 홀(337C)에 충전된 금속(Cu) 및 홀(337C) 내벽을 피복하는 배리어 메탈막(338)은 금속 배선(336)을 금속 배선(311)까지 접속한다. 또한, 홀(337-338C), 배리어 메탈막(338) 및 배선(336)을 포함하는 실리콘 산화막(333)의 층을 비어층(via layer), 홀층, 플러그층 또는 간단히 층간 절연막층이라고도 한다.
이와 같이, 도 1에서는, MIM 소자는 듀얼다마신 구조의 비어층(층간 절연막층)에 매립 형성되어 있다.
또한, 본 반도체 장치에서는, 도 1의 우측 부분에 층간의 패턴을 중첩시키기 위한 얼라인먼트 마크(alignment mark)(350)가 형성되어 있다. 다마신 구조(홈부 (309)에 배리어 메탈막(310) 또는 금속 배선(311)을 매립하여 평탄화한 구조)에서는, 금속(Cu)을 연마한 후의 표면이 평탄화되어 있다. 그 때문에, 그 표면에 또한 금속막(예를 들어, MIM 소자의 TiN)을 성막한 경우, 금속막 표면에 단차가 남지 않아 전층(前層), 예를 들어 금속 배선(311) 등의 위치를 확인할 수 없게 된다. 그래서, MIM 소자의 하부 전극을 이루는 TiN을 성막 전에 얼라인먼트 마크(350)를 형성해 두고, TiN 성막 후의 위치 맞춤에 사용한다.
일반적으로, 층간의 위치 맞춤에는 단차를 이용하는 것, 절연막을 투과하는 광(光)을 이용한 반사율의 차이를 이용하는 것이 있다. 그런데, 도 1과 같은 다마신 구조의 상층에 MIM 소자 형성의 목적으로 금속층을 성막하는 경우에는, 전층의 위치를 검출하기 위한 단차를 이용할 필요가 있다.
상기 다마신 구조 형성 후에 그 단차를 미리 형성하기 위해서는, 금속 배선(311) 상층의 실리콘 질화막(331) 또는 실리콘 산화막의 성막 후에, 얼라인먼트 마크(350)의 패턴을 포토레지스트(photoresist)로 패턴 형성하고, 에칭에 의해 단차를 형성할 필요가 있다. 따라서, 얼라인먼트 마크(350) 형성을 위해 1매의 마스크 패턴을 필요로 한다. 또한, 얼라인먼트 마크(350)의 형성을 다마신 구조의 금속 배선(311)보다 하층에서 행했다고 해도 금속 배선(311)의 매립과 CMP에 의해 단차가 소멸되어 버린다.
이하, 도 1의 반도체 장치의 제조 공정을 설명한다. 우선, 절연막 성막(SiO2→SiN→SiO2), 포토레지스트의 패터닝, 홈부(309)의 에칭 형성, 레지스트 박리 가 이루어진다(이때, 패터닝으로 사용되는 마스크를 예를 들어 MxL이라고 칭함). 또한, 배리어 메탈막(310), 금속 배선(311)의 층이 매립 성막되고, CMP(화학적 기계적 평탄화 : Chemical Mechanical Planarization)에 의해 잉여 배리어 메탈막(310) 및 금속 배선(311)의 층이 제거되고, 도 1 아래쪽 부분의 제 1 층째 다마신 구조가 형성된다. 이와 같이, 다마신 구조는 홈부(309)에 배리어 메탈막(310) 및 금속 배선(311)이 매립되어 평탄화된 구조를 말한다. 여기서, 배리어 메탈막(310)은 예를 들어 질화탄탈(TaN)이다. 또한, 금속 배선(311)은 예를 들어 구리(Cu)이다.
계속하여, 금속 배선(311)에 포함되는 금속(Cu)의 확산 방지막 및 다음 층을 에칭할 때에 스토퍼막(stopper film)으로 되는 실리콘 질화막(SiN)(331)을 성막한다. 이어서, SiO2을 얇게 성막한다. 이 SiO2은 없을 수도 있다. 이어서, 얼라인먼트 마크(350) 형성의 목적으로 패터닝, 에칭을 행한다(이하, 본 실시예에서는, 이 패터닝으로 사용하는 마스크를 CAL이라고 칭함). 이때 형성된 얼라인먼트 마크(350)를 이용하여 이어지는 MIM 구조로 되는 금속층(하부 전극) 성막 후의 패턴 형성을 할 때, 하지층과의 위치 맞춤이 실시된다.
계속하여, MIM 소자로 되는 TiN(하부 전극), SiO2(유전 절연층), TiN(상부 전극), SiN을 스퍼터링, 플라즈마 CVD 등에 의해 성막한다.
다음에, 앞서 형성한 얼라인먼트 마크(350)를 이용하여 MIM의 하부 전극에 상당하는 마스크 패턴을 포토레지스트로 형성하고, SiN/TiN/SiO2/TiN의 MIM 소자부 를 에칭하고, 레지스트를 박리한다(이하, 본 실시예에서는, 이 패턴 형성에서 사용하는 마스크를 CAP1이라고 칭함).
또한, 상부 전극에 상당하는 마스크 패턴을 포토레지스트로 형성하고, SiN/T iN/SiO2의 부분을 에칭하고, 레지스트를 박리한다(이하, 본 실시예에서는, 이 패턴 형성에서 사용하는 마스크를 CAP2라고 칭함). 이때의 얼라인먼트 마크는 하부 전극에 상당하는 마스크 패턴을 형성할 때에 다른 장소에 레이아웃상(도시 생략)에서 미리 준비해 두면 된다. 이 하부 전극 형성시의 마크에 의해, 상부 전극 형성시에 정확한 위치 맞춤을 행하는 것이 가능해진다.
이어서, 후에 형성되는 듀얼다마신 구조의 비어층에 상당하는 절연막층(SiO2)(333)을 최종 목표 막두께보다도 두껍게 성막한다. 이 이유는, MIM 소자에 의해 만들어진 단차에 의해, 후의 듀얼다마신층의 배선에서 Cu 잔사(殘渣) 등의 문제를 일으키지 않도록 층간막 단차를 CMP에 의해 해소하기 위해서이다. 그리고, 성막한 층간 절연막(333)을 CMP에 의해 평탄화를 포함하여 연마한다. 이러한 공정에 의해, 평탄한 목표 막두께에 일치하는 비어층(층간 절연막(333))이 형성된다.
계속하여, 듀얼다마신 구조 형성을 위한 에칭 스토퍼막으로서 실리콘 질화막(334)을 성막한다. 또한, 금속 배선(336)의 절연막으로 되는 실리콘 산화막(335)을 성막한다.
이후는 일반적인 듀얼다마신 구조 형성 방법에 의한다. 구조 형성 방법에는 몇 개의 방법이 제안되고 있다. 본 실시예에서는, 선(先)비어 방식이라고 불리는 수법에 따라 설명한다.
배선의 절연층으로 되는 실리콘 산화막(335) 위에 포토레지스트로 홀(337A, 337B, 337C)을 형성한다. 이때에는, 적층 층간막을 통한 광의 반사율 차이로 앞서 형성한 다마신 배선의 금속을 검출하여 위치 맞춤을 행한다(이하, 본 실시예에서는, 이 패턴 형성에서 사용하는 마스크를 예를 들어 Mx+1C와 같이 부른다. 여기서, Mx+1C은 다마신 배선 형성용의 마스크 MxL보다 1층 상위층에 있는 콘택트층이라는 의미임).
또한, 실리콘 산화막(335)/실리콘 질화막(334)/층간 절연막(333)을 금속 배선(311) 위의 실리콘 질화막(331)이 노출될 때까지 에칭하고, 레지스트를 박리한다. 이때, 상부 전극 상부의 홀(373B)은 상부 전극에 상당하는 TiN막 위의 SiN으로 에칭 오버(etching-over)에 견디는 형태로 정지되어 있다(SiN의 막두께는 미리 적정한 두께로 성막하여 둠). 하부 전극 상부의 홀(373A)은 하부 전극(TiN) 위에서 재료의 차이에 의한 선택비에 의해 정지되어 있다.
계속하여, 홀(337A-337C) 내에 수지(계속되는 레지스트와 믹싱 등을 일으키지 않는 재료)를 도포하고, 용해로 홀(337A-337C) 내부에만 수지를 남겨 배선층(336)(홈부(339))에 상당하는 마스크 패턴을 포토레지스트로 형성한다(이하, 본 실시예에서는, 이 패턴 형성에서 사용하는 마스크를 예를 들어 Mx+1L이라고 칭함). 이때에는, 앞서 형성한 홀 패턴 내의 레이아웃상에서 얼라인먼트 마크로 되는 마크 패턴을 미리 형성해 둔다. 배선 패턴 형성시에 그 마크 패턴의 단차를 이용하여 얼라인먼트를 행함으로써, 홀 패턴(홀(337A-337C)을 포함하는 층)과 배선 패턴의 위치 맞춤을 정확하게 행할 수 있다.
또한, 배선 패턴(금속 배선(336)의 패턴)을 포함하는 포토레지스트를 마스크로서 배선의 절연막(335)을 바로 아래의 실리콘 질화막(334)이 노출될 때까지 에칭한다. 계속하여, 레지스트를 박리한다. 이때, 홀 내부에 매립된 수지도 동시에 제거된다.
계속하여, 배선 패턴에서 형성된 SiO2의 홈부(339) 및 홀 패턴에서 형성된SiO2의 홀(337A-337C)을 마스크로서 홈부(339) 하층의 실리콘 질화막(334) 및 홀(337C) 하층의 실리콘 질화막(331)을 동시에 에칭으로 제거하여 다마신 배선과의 콘택트부(홀(337C))를 형성한다. 이때, 동시에 MIM 구조상의 SiN도 제거되고, 상부 전극과의 콘택트부(홀(337B))도 형성된다.
이 상태에서, 표면으로부터는 다마신 배선(Cu), MIM 상부 전극(TiN), MIM 하부 전극(TiN)이 노출되어 있고, MIM 구조 및 배선 구조 형성을 행할 수 있는 상태로 되어 있다. 마지막으로, 홈부(339), 홀(337A-337C)을 동시에 매립하도록 배리어 메탈막(338) 및 금속 배선(336)(Cu)이 성막되고, CMP에 의해 잉여 배리어 메탈막(338) 및 금속 배선(336)의 부분이 제거된다. 이상에 의해, MIM 구조 및 듀얼다마신 구조의 형성이 완료된다. 이상의 공정에 의해, MIM 구조를 듀얼다머신 구조 내(층간 절연막인 실리콘 산화막(333) 내)에 매립 형성하는 것이 가능해진다.
도 2에, MIM 구조를 다마신 구조 내에 매립 형성한 반도체 장치의 제 2 예를 나타낸다. 이 예에서는, 다마신층을 구성하는 배리어 메탈막(310)과 금속 배선 (311)이 MIM 구조의 바로 아래 영역의 외측에 구성되어 있다.
이 예에서는, 금속 배선(311)이 MIM 구조(360)의 하층에 형성되어 있지 않은 점에서, 도 1의 경우와 상이하다. 또한, 도 1에서는, 홈부(339)에 매립된 금속 배선(336)과, 금속 배선(336)을 MIM 구조 및 다마신 배선에 접속하는 홀(337A, 337B) 및 홀(337C)에 의해 듀얼다마신 구조가 형성되어 있는 것에 대해, 도 2의 예에서는, 홀(337A, 337B, 337C)의 상층에는 RIE(Reactive Ion Etching)에 의한 알루미늄 배선(340)이 형성되어 있는 점에서, 도 2의 경우와 상이하다.
도 2의 반도체 장치의 제작은 MIM 구조(360) 및 층간 절연막(333)의 형성까지는 도 1의 경우와 동일하다. 도 1과 마찬가지로, 비어층에 상당하는 층간 절연막(333)이 후의 평탄화를 위해 충분한 막두께로 형성된다.
그 후, 홀(347A-347C) 형성을 위한 레지스트 패턴이 도포, 현상된다(이 패턴 형성에서 사용하는 마스크도 예를 들어 Mx+1C라고 칭함). 또한, 홀(347A)이 에칭에 의해 하부 전극을 구성하는 TiN까지 개구(開口)되고, TiN 표면에서 에칭이 정지된다. 또한, 홀(347B)이 에칭에 의해 MIM부(360) 상층의 SiN까지 개구되고, SiN 표면에서 에칭이 정지된다. 또한, 홀(347C)이 에칭에 의해 금속 배선(311) 상층의 실리콘 질화막(331)까지 개구되고, 실리콘 질화막(331)의 표면에서 에칭이 정지된다.
다음에, 산소 가스를 포함하는 플라즈마 애싱(ashing)에 의해 레지스트 패턴이 박리된다. 또한, 층간 절연막(333)을 마스크로서 MIM부(360) 상층의 SiN 및 실리콘 질화막(331)이 에칭된다. 그 결과, 홀(347B)이 MIM 구조의 상부 전극(TiN) 표면까지, 또한 홀(347C)이 금속 배선(311) 표면까지 개구된다.
그 후, 글루층(glue layer)(TiN)(312) 및 금속(텅스텐)(313)이 성막된다. 또한, 글루층(TiN)(312) 및 금속(텅스텐)(313)이 CMP에 의해 평탄화된다.
또한, 확산 방지막(353), 금속층(351)(Al(Cu)) 및 확산 방지막(352)이 순차적으로 성막된다. 그리고, 알루미늄 배선(340) 형성을 위한 레지스트가 도포, 노광, 현상된다. 이때, 하지(下地)와의 맞춤을 위해 홀(347A-347C) 형성과 함께 형성된 단차(마스크 Mx+1C에 구성되어 있던 단차 패턴)가 맞춤 마크로서 사용된다. 그 후, RIE에 의해 알루미늄 배선(340)이 형성된다.
도 3에, 기본적인 위치 맞춤 계열을 나타낸다. 도 3에서, 실선 화살표의 좌측(화살표 후부)은 하지를 형성하는 마스크를 나타내고, 실선 화살표의 우측(화살표 끝)은 그 하지에 대한 상층을 형성하는 마스크를 나타낸다. 예를 들어, MxL이란, 메탈 제 x 층의 라인이라는 의미이다. MxL은 예를 들어 도 1의 다마신 배선의 홈부(309)를 패턴 형성할 때의 마스크를 나타내고 있다.
또한, 점선은 간접적으로 위치 맞춤이 이루어지는 마스크간의 관계를 나타낸다. 예를 들어, Mx+1C와 CAL은 MxL의 마스크에 의해 형성된 패턴의 금속 반사 마크에 의해 간접적으로 위치 맞춤이 이루어진다.
또한, Mx+1C는 메탈 제 x+1 층(x층보다 1개 상층)의 콘택트라는 의미이다. Mx+1C는 예를 들어 도 1의 홀(337A-337C)을 형성할 때의 마스크이다. 또한, CAL은 커패시터(capacitor) 얼라인먼트 마크의 의미로, 본 실시예에서는, 발굴층이라고 부른다. 또한, CAP은 커패시터층의 의미로, MIM 구조에 상당한다. CAP1은 하부 전극의 패턴 형성에 사용되는 마스크이다. 또한, CAP2는 상부 전극의 패턴 형성에 사용되는 마스크이다.
또한, 도 3에서, 실선 화살표의 상하에는 위치 맞춤의 대상의 검지 방법이 기재되어 있다. 예를 들어, MxL에 의해 나타나는 메탈 배선층에 대하여, Mx+1C에 의해 나타나는 콘택트층을 위치 맞춤하기 위해서는 다마신 금속층에서의 광의 금속으로부터의 반사와, 층간 절연막으로부터의 반사의 상이에 의해 위치가 검지된다.
또한, Mx+1C에 의해 나타나는 콘택트층에 대하여, Mx+1L에 의해 나타나는 메탈 배선층을 위치 맞춤하기 위해서는 다마신 배선 위의 층간 절연막에 형성된 단차를 이용한다. 이 단차는 Mx+1C에 의해 나타나는 콘택트층 형성시에 형성된다.
또한, CAL에 의해 나타나는 발굴층 형성시는 역시 다마신 금속층에서의 광의 금속으로부터의 반사와, 층간 절연막으로부터의 반사의 상이에 의해 위치가 검지된다. 다음에, CAL에 의해 나타나는 발굴층에서 형성된 단차를 이용하여 CAP1의 마스크의 패턴이 위치 맞춤되고, MIM 구조의 하부 전극이 형성된다. 도 3에서는, 이 단차를 HM/Metal/유전 절연층/Metal 층간막내 단차로서 설명하고 있다. 여기서, HM(하드마스크)은 도 1의 MIM 구조(360)의 최상부의 질화막 또는 탄화막(SiN or SiC)을 나타낸다. 또한, 층간막내 단차란, 도 1의 우측 부분에서 층간 절연막(303)에 형성된 마크(350)의 의미이다.
CAP1의 마스크에 매립된 단차를 사용하여 CAP2의 마스크의 패턴이 위치 맞춤되고, MIM 구조의 상부 전극이 형성된다. 도 3에서는, 이 단차를 HM/Metal/유전 절연층/Metal 단차로서 설명하고 있다.
그러나, 이상의 공정에서는, 마스크 패턴은 MIM 소자 형성의 이외에 얼라인먼트 마크 형성을 위해 1매 필요해지고, 패턴 형성, 에칭 등에 의한 공정 증가가 생긴다. 또한, MIM 소자 형성을 위해 금속층 형성(예를 들어, TiN에 하부 전극과 상부 전극)에 대해서도 통상의 소자 형성 공정 또는 배선 공정은 별도로 공정이 필요해지고, 통상의 구조 형성에 대하여 공정 증가가 생긴다.
그런데, 다마신 배선층(금속 배선(311)) 바로 위에 MIM 구조를 형성하고, MIM 구조의 하부 전극을 다마신 배선에 의해 지지함으로써 기생 저항 저감을 행하여 고주파 회로에서의 Q값을 개선하는 것도 가능하다(예를 들어, 일본국 특개2003-264235호 공보 참조).
그러나, 이 기술에서 나타난 공정에서도 도 1에 나타낸 것과 마찬가지로, 전극을 형성할 때에 하부 전극, 유전 절연층, 상부 전극을 각각 성막하는 공정이 있고, 성막 공정이 많다.
또한, MIM 구조의 특성 개선으로는 소자를 가능한 한 기판으로부터 먼 개소에 배치하여 기생 용량을 저감시키는 것도 필요하다.
또한, MIM 구조의 하부 전극을 다마신 배선에 의해 지지하는 경우에는, 다마신 배선을 구성하는 금속(Cu)을 에칭 가스에 노출되지 않도록 하기 위해, 다마신 배선을 확산 방지막으로 피복할 필요가 있다. 또는, 다마신 배선을 MIM 구조 전극의 평면 영역에 포함시킬 필요가 있고, 배선의 레이아웃 패턴의 자유도가 낮아진다. 즉, MIM 구조의 전극의 평면 영역의 경계선을 넘어 배선을 레이아웃할 수 없으므로, 하층 배선에 인출(引出)하는 것이 필요해진다. 따라서, 기판에 가까운 층 에 전극의 인출 배선이 존재하게 된다. 용량 소자는 기판으로부터 가능한 한 먼 개소에 배치되는 것이 기생 용량의 저감에 연결되므로, 이러한 구성에서는 기생 저항의 저감의 효과가 있지만, 기생 용량의 점에서 문제가 생긴다.
또한, 이 기술에 의해 이용되고 있는 상기 다마신 배선을 피복하기 위한 확산 방지막의 단차를 검출함으로써, MIM 구조의 패턴 형성을 위한 위치 맞춤을 행하는 것도 고려된다. 그러나, 이 단차는 약 70㎚로 저단차이기 때문에 단차를 검출하는 데에는 곤란함이 발생한다.
그래서, 이하의 실시예에서, 마스크 패턴 추가에 의한 공정수 및 전극 형성에 따른 공정수를 최소한으로 억제하는 동시에, 한층 더한 기생 저항 및 기생 용량의 효과적인 저감을 도모한다.
즉, 본 실시예에서는, 배선층으로의 MIM 구조의 매립에 의해 마스크 패턴의 증가를 억제하면서, 통상 프로세스 공정을 부분적으로 공유함으로써 공정수의 증가를 억제한다. 또한, MIM 구조를 보다 배선층의 상층으로 이동하는 것에 의한 기판과의 기생 용량의 저감 및 그때의 전극 저항의 저감을 도모한다.
그 때문에, 이하의 실시예에서는, MIM 구조를 금속 배선 내부(예를 들어, 도 1의 층간 절연막인 실리콘 산화막(333))가 아니라, 도 1의 듀얼다마신 구조(층간 절연막(335))의 더 상층에 접속되는 플러그층(텅스텐층) 상부와 알루미늄 배선층 이후에 배치한다. 또한, 플러그층을 구성하는 텅스텐을 피복하는 글루층을 MIM 구조의 하부 전극으로서 이용한다. 한편, 플러그층 상층의 알루미늄 배선층을 상부 전극에 이용한다. 또한, 그때에 전극이나 유전 절연막의 마스크 패턴의 위치 맞춤 에는 플러그층의 마크 패턴을 이용한다.
이러한 구성에 의해, (1) MIM 구조의 전극 형성 공정과 플러그층 또는 알루미늄 배선층의 패턴 형성 공정이 공용되고, (2) 발굴층 형성을 위한 마스크(CAL)가 사용되지 않고, 플러그층 내에 단차 패턴이 매립된다. 그 결과로서, 도 1 내지 3에 나타낸 바와 같이, 다마신층에 매립되는 MIM 구조에 대하여 공정수의 삭감, 마스크 패턴수의 삭감, 기판과의 기생 용량의 저감, 전극 저항의 저감이 가능해진다.
《제 1 실시예》
이하, 도 4a 내지 도 16c의 도면에 의거하여, 본 발명의 제 1 실시예에 따른 반도체 장치를 설명한다. 본 반도체 장치에서는, 다마신 구조의 상층에 금속(Al) 배선 및 텅스텐의 플러그층이 형성되는 동시에, 공정수의 추가를 매우 적게 하여 MIM 소자가 형성된다. 이하, 반도체 장치의 제조 공정을 설명한다.
여기서, 도 4a 내지 도 15b로서, 도 4a, 도 4b와 같이 각각의 한 쌍의 도면이 포함된다. 이 중, 도 na(n=4 내지 15)는 1매의 반도체 기판 위의 MIM부 및 통상부의 구조를 나타내고 있다. 또한, 도 nb(n=4 내지 15)는 동일한 반도체 기판 위의 다른 영역에 형성되는 마크부의 구조를 나타낸다. 여기서, MIM부란, MIM 구조를 형성하는 영역을 말하고, 통상부는 반도체 장치의 본래의 소자 또는 배선을 형성하는 영역을 말하며, 마크부는 위치 맞춤을 위한 얼라인먼트 마크를 형성하는 영역을 말한다. 단, 도 nb는 도 na의 도면에 의해 나타나는 공정과 기본적으로 동일한 공정을 나타내고 있다.
도 4a는 금속(Cu)의 다마신 배선을 형성하기 위해, 층간막과 스토퍼막을 성 막하고, 패터닝하는 공정을 나타내고 있다. 또한, 도 4b는 마크부에서의 동일한 공정을 나타내고 있다.
도 4a(및 도 4b)에 나타낸 바와 같이, 우선, 반도체 기판(100) 위에 층간 절연막(예를 들어, SiO2)(1O1)이 성막된다. 또한, 본원 명세서에서 말하는 기판(100)은 반도체 기판 그 자체뿐만 아니라, 트랜지스터(transistor) 등의 반도체 소자가 형성된 반도체 기판도 포함하는 것이다. 기판 위에 또한 1층 이상의 배선층이 형성된 것이어도 상관없다.
계속하여, 배선을 에칭할 때의 스토퍼막으로서 기능하는 실리콘 질화막(102)(SiN 50㎚)이 성막된다. 이하, 이러한 실리콘 질화막을 스토퍼막이라고도 한다. 계속하여, 배선을 절연하는 층간 절연막(103)(예를 들어, SiO2 400㎚)이 성막된다. 다음에, 배선 패턴의 마스크로 되는 포토레지스트(201)가 도포, 노광, 현상되어 배선 패턴이 형성된다. 이와 같이 하여, MIM부, 통상부에 원하는 패턴이 형성된다(도 4a). 또한, 마크부에도 MIM부, 통상부와 동일한 패턴이 형성된다(도 4b).
또한, 포토레지스트(201)를 마스크로서 층간 절연막(103)이 예를 들어 플루오로카본(CF)계의 에칭 가스를 이용한 플라즈마 에칭법에 의해 에칭된다(이하, 플루오로카본계의 가스를 CF, CHF, CF4, C4F8, C4F6 등의 화학식으로 나타냄). 에칭 스토퍼막으로서 기능하는 실리콘 질화막(102)이 노출된 상태에서 에칭은 정지한다. 이것에 의해, 다마신 배선의 홈부(110A)(도 5a 참조)가 실리콘 질화막(102)까지 개 구된다.
계속하여, 산소(O2) 가스 등을 이용한 플라즈마 애싱에 의해 포토레지스트(201)가 제거된다. 계속하여, 앞서 형성된 층간 절연막(102)의 홈 패턴을 마스크의 윈도(window)로서, 에칭 스토퍼막(102)이 CF 또는 CHF 등의 혼합 가스 등을 이용한 에칭에 의해 제거된다. 이것에 의해, 다마신 배선의 홈부(110A)가 층간 절연막(101)까지 개구된다.
도 5a(및 도 5b)는 홈 내에 스퍼터링과 도금으로 금속층(111)(Cu)과 배리어 메탈막(110)(Ta)을 성막하는 공정을 나타내는 도면이다(또한, 도 5a에서는 반도체 기판(100)을 생략함(이하, 동일)). 즉, 스퍼터링법을 이용하여, 예를 들어 배리어 메탈막(110)이 성막되고, 계속하여 도금법으로 금속층(111)(본 발명의 제 1 배선층에 상당, 예를 들어 Cu막 10OO㎚)이 성막된다. 이때, 배리어 메탈막(110)의 성막에 이어 동일한 스퍼터링법에 의해 시드막(seed film)(도시 생략)을 예를 들어 금속층(111)과 동일 재료로 100㎚ 정도 성막해 두고, 시드막을 전극층으로서 도금법에 의해 금속층(111)을 원하는 막두께에 달하도록 성막할 수 있다.
도 6a(및 도 6b)는 다마신 배선 위의 홀 형성 공정을 나타내는 도면이다. 우선, 화학기계적연마법(Chemical-Mechanical-Polishing:CMP법)에 의해 금속층(111) 및 배리어 메탈막(110)의 층간 절연막(103) 위에 있는 잉여 막이 제거된다. 그 결과, 층간 절연막(103), 에칭 스토퍼막(102)에 형성된 홈부(110A) 내에만 금속층(111), 배리어 메탈막(110)이 남도록 평탄화 처리된다. 이것에 의해, MIM부와 통상부(도 5a), 마크 영역(도 5b)에 각각 금속층(111)과 배리어 메탈막(110)을 갖는 다마신 배선(111A)이 형성된다(도 6a 참조).
계속하여, 층간 절연막(103)에 금속층(111)과 배리어 메탈막(110)을 매립한 다마신 배선층 위에 확산 방지막(131)이 형성된다. 확산 방지막(131)은 후의 에칭 공정에서의 에칭 스토퍼막으로서의 기능과 금속층(111)으로부터의 금속의 확산 방지 기능을 갖는다. 확산 방지막(131)은 예를 들어 질화실리콘(SiN)으로서, 플라즈마 CVD법에 의해 70㎚ 성막된다. 계속하여, 층간 절연막(예를 들어, SiO2 600㎚)(132)(도 6a 참조)이 성막된다.
계속하여, 도 6a에 나타낸 바와 같이, 포토레지스트(202)가 도포, 노광, 현상되어 홀 패턴이 형성된다(예를 들어, 개구 치수 50O㎚). 도 6b에 나타낸 바와 같이, 본 실시예에서는, 이 홀 패턴 형성시에 마크 영역에서, 비교적 넓은 폭의 홈 또는 홀을 형성한다. 이 마크 영역의 홈 또는 홀은 얼라인먼트 마크(150)로서 상위의 층에서의 위치 맞춤에 사용된다. 이하, 얼라인먼트 마크(150)를 간단히 마크(150)라고도 한다.
여기서, 홀 패턴과 전층(前層)의 위치 맞춤에 대해서는 하층의 다마신 배선(111A)의 패턴을 이용한다. 이때는 층간 절연막(132)을 통하여 보이는 금속층(111)과 층간 절연막(103)의 광에 대한 반사율의 차이를 이용하여 하지의 다마신 배선(111A) 내의 소정 패턴의 위치를 검출하여 홀 패턴을 위치 맞춤하면 된다.
도 7a(도 7b)는 층간 절연막(132)의 패턴 형성 및 확산 방지막(131)의 제거 처리 공정을 나타내는 도면이다. 우선, 도 6a에 나타낸 바와 같이, 포토레지스트(202)를 마스크로서 층간 절연막(132)이 예를 들어 CF계의 에칭 가스를 이용하여 플라즈마 에칭된다. 이 에칭은 스토퍼막으로서 기능하는 확산 방지막(131) 위에서 정지된다. 이것에 의해, 층간 절연막(132)에 홀(112A)이 형성된다.
계속하여, 산소(O2) 가스를 이용한 플라즈마 애싱에 의해 포토레지스트(202)가 제거된다. 계속하여, 층간 절연막(132)을 마스크로서 확산 방지막(131)이 예를 들어 CF계 또는 CHF계의 혼합 가스에 의해 플라즈마 에칭을 이용하여 제거된다. 이것에 의해, 다마신 배선(금속층(111))이 노출된다. 즉, 홀(112A)이 금속층(111)까지 개구된다. 또한, 이때, 도 7b에 나타낸 바와 같이, 마크 영역에도 동시에 넓은 홈 또는 홀 등의 단차 패턴(이하, 마크(150)라고 함)이 형성되어 있다.
도 8a(도 8b)는 금속층의 성막 공정을 나타내는 도면이다. 우선, 스퍼터링법을 이용하여 글루층(112)(본 발명의 제 1 금속층에 상당한다. 예를 들어, TiN 150㎚)을 성막한다. 계속하여, CVD법에 의해 금속층(113)(예를 들어, W 300㎚로, 본 발명의 제 2 금속층에 상당함)을 성막한다. 도 8a에 나타낸 바와 같이, MIM부, 통상부에는 폭 약 500㎚ 폭의 홀(112A)의 패턴이 형성되고, 글루층(112)이 성막된 후에, CVD법에 의해 금속(텅스텐)이 매립된 형상으로 된다.
도 8b에 나타낸 바와 같이, 마크부에는 위치 맞춤을 위한 비교적 넓은 마크(150)의 패턴(예를 들어, 두께보다 개구 치수가 2미크론 내지 5미크론 정도)의 개구 치수로 형성되어 있다. 이 개구 치수는 상층의 패턴이 등방적으로 균일하게 성 막되어도 개구가 완전히 메워지지 않는 치수로 한다. 따라서, 예를 들어, 금속층(113)이 300㎚, 글루층(112)이 150㎚ 성막되어도 한쪽 측에서 450나노미터(㎚), 개구의 양측에서 900나노미터(㎚)만큼 폭이 좁아질 가능성이 있지만, 개구 치수가 2미크론 내지 5미크론 정도 확보되면, 마크부가 완전히 메워지는 일은 없다. 또한, 층간 절연막(132)이 두께 600㎚, 확산 방지막(131)이 70㎚ 성막되어 있으므로, 마크부의 단차가 완전히는 메워지지 않고 단차가 잔존하고 있다. 이 단차는 이후의 공정에서 기판 표면의 전면(全面)에 금속층이 성막되어 금속층의 반사에 의한 위치 맞춤을 행할 수 없는 경우에, 하지 패턴과의 위치 맞춤에 이용된다. 즉, 마크(150)의 단차에 의한 광학적 반사 변화를 이용하여 위치 맞춤이 행해진다.
도 9a(도 9b)는 금속층(113)의 CMP 공정을 나타내는 도면이다. 도 9a(도 9b)에 나타낸 바와 같이, 금속층(113)이 CMP법에 의해 글루층(112)을 남기도록 제거된다. 이 경우, 도 9a에 나타낸 바와 같이, MIM부 및 통상부의 홀(112A)에는 금속층(113)이 매립된 상태로 남아있다. 이것에 의해, 글루층(112) 및 금속층(113)을 포함하는 플러그층(113A)이 형성된다. 또한, 도 9b에 나타낸 바와 같이, 마크 영역에서는 마크(150)의 단차가 잔존한 상태로 금속층(113)이 남아있다.
여기서, CMP법에 의해 금속층(113)을 제거할 때에 홀(112A)에 매립 형성된 금속층(113)의 표면 잔사 발생을 피하기 위해 적절한 오버 폴리싱(과도한 연마)이 가해진다. 그때에, 도 9a에 나타낸 바와 같은 글루층(112)과 금속(113) 사이의 단차가 생기는 경우가 있다.
도 10a(도 10b)는 MIM부의 하부 전극으로 되는 패턴을 형성하는 공정을 나타 낸다. 도 10a에 나타낸 바와 같이, 포토레지스트(203)가 도포, 노광, 현상되어 MIM부에 하부 전극 패턴이 형성된다. 이때, 포토레지스트(203)의 하지는 전면 금속층이기 때문에 금속 재료와 절연막의 반사율 차이를 이용할 수 없다. 이 때문에, 포토레지스트(203)의 패턴과 하지는 앞서 형성한 마크(150)의 단차(도 10b 참조)를 이용하여 위치 맞춤한다. 이때, 도 10b에 나타낸 바와 같이, 마크부의 영역에는 다음의 위치 맞춤을 행하기 위한 패턴(203A)이 더 준비되어 있다.
도 11a(도 11b)는 MIM부의 용량부로 되는 유전 절연막(135)을 성막하는 공정을 나타낸다. 이 공정에서는, 포토레지스트(203)를 마스크로서(도 10a 참조) 플라즈마 에칭에 의해 글루층(112)이, 예를 들어 염소(Cl2) 등의 가스를 이용하여 에칭된 후, 산소(O2) 가스 등을 이용한 플라즈마 애싱에 의해 포토레지스트(203)가 제거된다. 이때, 하부 전극을 구성하는 금속층(113), 글루층(112)이 일단 노출된다.
그 후, 도 11a에 나타낸 바와 같이, MIM부의 용량부로 되는 유전 절연막(135)(예를 들어, SiO2 50㎚)이 플라즈마 CVD법을 이용하여 성막된다. 이때, 마크부에서는 앞서 형성한 금속층(113), 글루층(112)에 의한 마크(150)의 단차가 도 11b에 나타낸 바와 같이 이어져 있다.
또한, 유전 절연층(135)의 재료로서는 SiO2을 대신하여, SiON, SiCN, SiC, SiOC, SiN 등의 절연막을 사용할 수도 있다.
도 12a(도 12b)는 MIM부의 용량부를 패터닝하기 위한 포토레지스트(204)가 도포, 노광, 현상되는 공정을 나타낸다. 도 12a에 나타낸 바와 같이, MIM부의 용 량부로 되는 패턴을 형성하기 위해 포토레지스트(204)가 도포, 노광, 현상된다. 동시에, 도 12b에 나타낸 바와 같이, 마크부의 영역에도 후공정의 위치 맞춤용의 마크 패턴(204A)이 형성된다.
도 13a(도 13b)는 상부 전극의 패턴 형성 공정을 나타내는 도면이다. 도 12a에 나타낸 바와 같이, 포토레지스트(204)를 마스크로서 CF계 가스를 이용한 플라즈마 에칭에 의해 유전 절연막(135)이 에칭에 의해 제거된다. 또한, 포토레지스트(204)가 애싱되어 통상부의 금속층(113), 글루층(112)이 표면에 노출된다. 계속하여, 도 13a에 나타낸 바와 같이, 스퍼터링법을 이용하여 배리어 메탈막(114)(예를 들어, TiN 50㎚), 금속층(115)(예를 들어, AlCu 1000㎚), 배리어 메탈막(116)(예를 들어, TiN 50㎚)이 순차적으로 성막된다. 이때에도, 도 13b에 나타낸 바와 같이, 유전 절연막(135), 금속층(113), 글루층(112)에 의해 형성된 단차가 배리어 메탈막(116) 위에 이어져 있다.
또한, 도 13a(도 13b)에 나타낸 바와 같이, 포토레지스트(205)가 도포, 노광, 현상되고, MIM부의 상부 전극 패턴, 통상부의 회로 패턴(도 13a) 및 마크 영역의 패턴(도 13b)이 동시에 형성된다. 이때, 앞서 설명한 단차를 이용하여 위치 맞춤이 행해진다. 통상부에 정확하게 맞출 때에는, 글루층(112)과 금속층(113), 유전 절연막(135)에 의해 만들어진 단차 MK1(도 13 참조)를 이용하면 되고, MIM부에 정확하게 맞추기 위해서는 각각의 층에서 형성된 마크부의 패턴(도 13b의 단차 MK2, 단차 MK3 등)을 적절하게 이용하면 된다. 어느 것의 단차를 이용할 것인지는 위치 맞춤의 정밀도 및 전층과의 패턴의 여유도를 어떻게 취할 것인지에 의해 바뀌 게 된다. 본 실시예에서는, 통상부에 맞추는 형태로 설명을 행한다.
도 14a(도 14b)는 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)의 에칭 공정을 나타내는 도면이다. 이 공정에서는, 도 13a(도 13b)에 나타낸 바와 같이, 포토레지스트(205)가 마스크로 된다. 즉, 도 14a(도 14b)에 나타낸 바와 같이, 염소(Cl)계의 혼합 가스 등을 이용한 플라즈마 에칭에 의해 층간 절연막(132)이 표면에 노출될 때까지 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)이 제거된다. 계속하여, O2 가스 등을 이용한 플라즈마 애싱에 의해 포토레지스트(205)가 제거된다. 이 단계에서, MIM부에는 상부 전극(P1)이, 통상부에는 배선(P2, P3)이, 도 14b의 마크 영역에는 다음 층의 위치 맞춤용의 얼라인먼트 마크(P4-P7)가 형성된다.
이와 같이, 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)으로 구성되는 배선층(본 발명의 제 2 배선층에 상당)에 상부 전극(P1)이 구성된다. 또한, 상부 전극(P1), 유전 절연막(135), 하부 전극(글루층(112))에 의해 MIM 구조(160)가 형성된다.
도 14a와 같이, 상부 전극(P1)은 통상부의 배선(P2, P3)보다 층간 절연막(132)의 단차가 크게 되어 있다. 이것은 상부 전극(P1)의 하층에 절연 유전막(135)(및 하부 전극으로 되는 글루층(112))이 끼워져 있기 때문이다.
도 15a(도 15b)는 커버 구조의 성막 공정을 나타내는 도면이다. 도 15a(도 15b)에 나타낸 바와 같이, 커버 구조로서 절연막(136)(예를 들어, SiO2 1400㎚), 절 연막(137)(예를 들어, SiN막 500㎚)을 성막한다. 또한, 도시는 생략했지만, 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)으로 구성되는 Al 배선층에는 패드로 되는 패턴도 형성된다. 그리고, 커버 구조상에 패드로 되는 Al 배선 노출을 위한 윈도를 포토레지스트 등에 의해 준비한다. 그리고, 플라즈마 에칭 등을 이용하여 개구부를 설치함으로써, 외부와의 접속부를 준비하는 것이 가능해진다.
도 15c는 도 15b의 마크 영역에서, 다마신 배선층에 다음 층의 마크(150)의 영역을 외포(外包)하는 배선 패턴(DL1)이 준비되어 있는 반도체 장치의 예이다. 이것은 다음 층의 마크(150) 형성시에 다마신 배선층의 층간 절연막(103)이 표면 노출하는 것을 회피하고 싶을 경우, 또는 층간 절연막(103)이 오버 에칭에 의해 손상되는 것을 회피했을 경우의 구성이다.
이 구성에서는, 위치 맞춤용의 마크(150)가 배선 패턴(DL1) 위에 배선 패턴의 평면 영역(배선의 폭의 내부)에 포함되어 형성된다. 따라서, 마크(150)의 단차를 에칭하는 경우에, 배선 패턴(DL1) 이외의 층간 절연막(103)의 영역은 확산 방지막(131) 또는 층간 절연막(132)에 보호되어 있다. 따라서, 마크(150)의 단차를 에칭하는 경우에, 하지의 층간 절연막(103)의 노출을 회피하고 싶을 경우, 또는 오버 에칭 등에 의해 하지가 손상될 가능성이 있을 경우에는, 도 15c의 구성은 유효하다. 따라서, 도 15c와 같은 구성은 다음 층의 프로세스에 따라 적절하게 채용하면 된다.
도 16a 내지 도 16c는 본 실시예에서 설명한 공정에 의해 만들어지는 단면 구조에 대한 평면도이다. 도 16a 내지 도 16c에서, 실선이 배리어 메탈막(114), 금속층(115), 배리어 메탈막(116)의 패턴으로, 상부 전극(P1)을 포함한다. 또한, 점선이 유전 절연막(135)의 패턴, 일점쇄선이 하부 전극으로 되는 글루층(112), 크로스 line 첨부 실선이 홀 패턴(홈, 넓은 홈을 포함함. 텅스텐 등의 금속(113)이 충전되어 플러그층(113A)을 형성함), 긴 점선이 금속층(111)(다마신 배선(111A))을 나타내고 있다. 도 16a의 X1-X2라고 기재되어 있는 개소는 도 15a의 단면도에 해당하고 있다. 마찬가지로, 도 16b의 Yl-Y2라고 기재되어 있는 개소는 도 15b의 단면도에, 도 16c의 Z1-Z2라고 기재되어 있는 개소가 도 15c의 단면도에 해당하고 있다.
도 16a에 나타낸 바와 같이, 금속층(111)(다마신 배선(111A))이 플러그층(113A)을 통하여 상부 전극(P1)과 하부 전극(글루층(112))에 접속되어 있다. 도 16a의 예에서는, 상부 전극(P1)이 그 평면 영역 내에 용량부 전체(유전 절연막(135))의 영역을 포함하고 있고, 또한 그 내측에 하부 전극인 글루층(112)이 구성되어 있다. 한편, 통상부에는 회로 부분으로서 기능하는 통상의 배선(금속 배선(114-116) 및 다마신 배선(111A))이 형성되어 있다.
도 16a에서, 상부 전극(P1)의 일부가 유전 절연막(135)의 존재 영역을 넘어도 16a의 평면도에서 상측으로 연장되어 있다. 이것은 상부 전극(P1)과 다마신 배선(111A)이 깔리는 개소의 중복 부분을 형성하기 위해서이다. 이러한 연장 부분 P1A는 상부 전극(P1)이 최상층에 구성되어 있는 경우에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 형성하기 위해 필요해진다.
또한, 도 16a에서는, 연장 부분 P1A는 상부 전극(P1)의 본체 부분(유전 절연 막(135)의 평면 영역을 내부에 포함하고 있는 부분)보다도 가로 방향(도 16a에서 좌우 방향)의 폭이 좁게 되어 있다. 이러한 구성에 의해, 기판과의 기생 용량이 상부 전극(P1)(Al 배선)을 가늘게 한 분만큼 저감된다.
도 16b는 도 15b의 단면도에 대한 평면도이다. 도 16b에 나타낸 바와 같이, 마크 영역에는 단면도에서도 나타내고 있는 비교적 배선 폭이 넓은 패턴(마크(150))이 평면적으로 레이아웃되어 있다. 도 16c는 도 15c의 단면도에 대한 평면도로서, 다마신 배선층(금속층(111))에 마크(150)를 형성하는 경우의 예를 나타내고 있다.
이상 설명한 바와 같이, 본 실시예의 반도체 장치에 의하면, 용량 소자인 MIM 구조가 커버 구조인 절연막(136, 137) 바로 아래, 즉, 가장 상층의 배선층인 금속층(115) 및 배리어 메탈막(114, 116)을 상부 전극(P1)으로서 구성된다. 또한, 이 상부 전극(P1)에 대하여 유전 절연막(135)을 사이에 두고 하층에 형성되는 금속(텅스텐)(113)과 금속(113)을 성막시키기 위한 글루층(112)이 MIM 구조의 하부 전극을 구성한다. 따라서, 예를 들어 도 1에 나타낸 바와 같은 다마신 배선층인 금속 배선(311)과, 플러그층(113A)에 상당하는 홀(337A-337C) 사이(층간 절연막(333))에 MIM 구조를 형성하는 경우와 비교하여, MIM 구조를 보다 상층에 형성(즉, 플러그층(113A)을 하부 전극에 일체로 구성하여 최상층의 금속 배선(114-116)을 상부 전극(P1)으로)할 수 있다.
이와 같이, 본 실시예의 반도체 장치에서는, MIM 구조가 도 4a에 나타낸 반도체 기판(100)으로부터 가장 먼 위치의 금속 배선(114-116)을 전극으로서 형성된 다. 이 때문에, MIM 구조의 기생 용량을 가능한 한 저감시킨 구성으로 할 수 있다.
또한, 상부 전극(P1)으로 되는 금속 배선(114-116)이 플러그층(113A)을 구성하는 글루층(112) 및 금속층(텅스텐)(113)을 통하여 바로 아래의 다마신 배선(111A)에 접속된다. 또한, 하부 전극 자체가 글루층(112) 및 금속층(113)으로 구성되고, 바로 아래의 다마신 배선(111A)에 접속된다. 이 때문에, MIM 구조의 기생 저항을 가능한 한 저감시킨 구성으로 할 수 있다.
또한, 이상과 같은 구조로 한 결과, 플러그층(113A)을 구성하는 글루층(112) 및 금속층(텅스텐)(113)을 매립하기 위한 홀(112A)을 형성하는 마스크와 동일한 마스크로 패터닝한 얼라인먼트 마크(150)의 단차에 의해, MIM 구조의 하부 전극(및 필요에 따라 상부 전극(P1))을 패터닝할 때의 하층(즉, 플러그층(113A))과의 위치 맞춤에 사용할 수 있다. 이 때문에, MIM 구조의 하부 전극을 패터닝하기 위한 얼라인먼트 마크를 별도 독립된 마스크로 패터닝할 필요가 없다. 이 때문에, 예를 들어 도 1에 나타낸 바와 같은 다마신 배선층인 금속 배선(311)과, 플러그층(113A)인 홀(337A-337C) 사이에 MIM 구조를 형성하는 경우와 비교하여, 마스크 수 및 패터닝의 공정을 삭감할 수 있다.
또한, 이 얼라인먼트 마크(150)의 단차는 홀(112A)의 층과 동일한 공정으로 형성되므로, 상층의 패턴이 적층되어도 충분한 단차를 유지하도록 개구 치수 및 깊이를 선택할 수 있다. 그 때문에, 다마신 배선을 피복하기 위한 확산 방지막의 단차를 검출하는 경우와 비교하여, 보다 높은 검출 정밀도, 검출 재현성을 얻을 수 있다.
《제 2 실시예》
도 17a-도 18b의 도면에 의거하여, 본 발명의 제 2 실시예를 설명한다. 상기 제 1 실시예에서는, 도 16a에 나타낸 바와 같이, 상부 전극(P1)이 하층 방향으로 투영된 평면 영역에 유전 절연막(135)의 패턴의 평면 영역이 포함되는 구성으로 되어 있다. 그러나, 반대로 상기 상부 전극(P1)의 평면 영역이 유전 절연막(135)의 영역 또는 하부 전극(글루층(112))의 영역에 부분적으로는 내포되어 있어도 상관없다. 즉, 유전 절연막(135)의 평면 영역 또는 하부 전극(글루층(112))의 평면 영역이 적어도 부분적으로 상부 전극(P1)의 평면 영역을 포함하고 있는 구성일 수도 있다. 본 실시예는 그러한 반도체 장치의 구성을 나타낸다. 본 실시예의 반도체 장치의 다른 구성 및 작용은 제 1 실시예와 동일하다. 그래서, 동일한 구성 요소에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 17a는 본 실시예에 따른 반도체 장치의 MIM부 및 통상부를 나타내고 있다. 도 17a의 단면도에 나타낸 바와 같이, MIM부의 상부 전극(P1)은 유전 절연막(135)의 평면 영역 또는 하부 전극(글루층(112))의 평면 영역에 내부에 포함되어 있다. 이 구조는 앞서 설명한 상부 전극(P1)의 에칭에서, 도 13a에 나타낸 포토레지스트(205)의 폭을 유전 절연막(135)의 폭보다 좁게 하여 에칭 처리하고, 그 에칭 처리를 유전 절연막(135) 위에서 정지시킴으로써 실현된다. 한편, 통상부에서는 제 1 실시예와 동일한 형상(배선(P2, P3))이 형성되어 있다.
도 17b는 본 실시예에 따른 반도체 장치의 마크부의 영역의 단면도를 나타내 고 있다. 이 도에서는, 상부 전극(P1)과 동일층의 마크(P5, P6)가 유전 절연막(135)의 내부에 포함되어 있다. 단, 제 1 실시예와 마찬가지로, 상부 전극(P1)과 동일층의 마크(P5, P6)의 평면 영역이 유전 절연막(135)의 평면 영역을 내부에 포함해도 상관없다.
도 18a는 도 17a의 단면도를 구성하는 반도체 장치의 평면도를 나타내고 있다. 도 18a의 평면도상에서는 상부 전극(P1)의 일부가 유전 절연막(135)의 존재 영역을 넘어, 도 18a의 평면도에서 상측으로 연장되어 있다. 이것은 상부 전극(P1)과 다마신 배선(111A)이 깔리는 개소의 중복 부분을 형성하기 위해서이다. 이러한 연장 부분 P1A는 상부 전극(P1)이 최상층에 구성되어 있는 경우에 상부 전극(P1)에 의해 다마신 배선(111A)과의 중복 부분을 형성하기 위해 필요해진다.
또한, 도 18a에서는, 연장 부분 P1A는 상부 전극(P1)의 본체 부분(유전 절연막(135)의 평면 영역에 포함되어 있는 부분)보다도 가로 방향(도 18a에서 좌우 방향)의 폭이 좁게 되어 있다. 이러한 구성에 의해, 도 16a의 경우와 마찬가지로, MIM 구조의 존재 영역(유전 절연막(135))의 내측과 외측 사이를 걸치는 부분에서의 상부 전극(P1)의 면적을 저감시킬 수 있다. 그 결과, 기판과의 기생 용량이 상부 전극(P1)(Al 배선)을 가늘게 한 분만큼 저감된다.
도 18b는 마크 영역의 단면도(도 17b)에 의해 나타나는 반도체 장치의 평면도를 나타내고 있다. 이 평면도에서는, 상부 전극/통상 배선에 사용되는 배선 패턴(114-116)이 유전 절연막(135)의 영역의 내부에 포함된 예를 나타내고 있다.
《제 3 실시예》
이하, 도 19 내지 도 23의 도면에 의거하여, 본 발명의 제 3 실시예를 설명한다. 상기 제 1 실시예 및 제 2 실시예에서는, 플러그층(113A)을 구성하는 홀(112A)의 단면 형상은 개략 정사각형에 가까운 직사각형이었다. 그러나, 홀(112A)의 단면 형상은 반드시 그러한 형상에 한정되지 않는다. 본 실시예에서는, 상부/하부 전극이나 통상 배선부와 다마신 배선을 접속하는 플러그층(113A)의 홀(112A)의 단면 형상의 변형예를 설명한다. 본 실시예의 다른 구성 및 작용에 대해서는, 제 1 실시예 및 제 2 실시예의 경우와 동일하다. 그래서, 제 1 실시예 및 제 2 실시예와 동일한 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 19는 홀(112A)(금속층(113)이 충전되는 부분)의 단면 형상이 세로 방향과 가로 방향으로 길이가 다른 직사각형 형상으로 되고, 홀(112A)이 홈 형상으로 구성되어 있다. 홀(112A)을 이러한 홈 형상으로 형성함으로써, 하부 전극을 구성하는 글루층(112)과 금속층(113) 사이의 저항 및 하부 전극으로부터 다마신 배선(111A)으로의 접속 저항의 저감이 가능해진다.
도 20은 도 19의 구성에 부가하여, 다마신 배선부(금속층(111))의 폭을 넓힌 것이다. 이러한 구성에 의해, MIM 전극으로부터의 인출 배선 부분의 기생 저항의 저감이 가능해진다.
도 21은 도 20의 다마신 배선부의 폭을 넓게 한 채, 하부 전극(글루층(112))을 다마신 배선(111A)에 접속하는 플러그층(113A)의 홀(112A)의 수를 증가시킨 것이다. 이러한 구성에 의해서도, 도 19, 20과 마찬가지로 하부 전극에 기생하는 저항, 즉, 하부 전극을 구성하는 글루층(112)과 금속층(113) 사이의 저항 및 하부 전 극으로부터 다마신 배선(111A)으로의 접속 저항의 저감이 가능해진다.
도 22는 도 20의 다마신 배선(111A)(금속층(111))의 넓은 배선 폭을 이용하고, 또한 하부 전극과 다마신 배선(111A)을 접속하는 플러그층(113A)의 홀(112A)로서 단면 형상의 세로 방향과 가로 방향으로 길이가 다른 홈 형상 패턴(PAT1)과 통상의 대략 정사각형에 가까운 직사각형 패턴(PAT2)을 조합시킨 것이다. 이러한 구성에 의해서도, 도 19 내지 도 21과 마찬가지로 하부 전극의 기생 저항의 저감에 연결된다.
도 23은 도 20의 다마신 배선부(금속층(111))의 넓은 배선 폭을 이용하고, 또한 하부 전극과 금속층(111)을 접속하는 플러그층(113A)의 홀(112A)로서 단면 형상의 세로 방향과 가로 방향으로 길이가 다른 홈 형상 패턴(PAT1)을 복수 배치한 것이다. 이러한 구성에 의해서도, 하부 전극의 기생 저항이 저감된다.
《제 4 실시예》
도 24 내지 도 26의 도면에 의거하여, 본 발명의 제 4 실시예에 따른 반도체 장치를 설명한다. 상기 제 1 실시예 내지 제 3 실시예에서는, 하부 전극(글루층(112), 금속층(113))으로부터 다마신 배선(111A)으로 인출하는 플러그층(113A)의 홀(112A)이 기본적으로는 하부 전극의 아래에 형성되어 있었다. 또한, 플러그층(113A)의 홀(112A)이 유전 절연막(135)의 하측(유전 절연막(135)을 하층 방향으로 투영한 층간 절연막 위의 평면 영역), 또한 상부 전극(P1)의 하측(상부 전극(P1)을 하층 방향으로 투영한 층간 절연막 위의 평면 영역)에 배치되어 있었다.
본 실시예에서는, MIM 구조의 하부 전극으로부터 다마신 배선(111A)으로 인 출되는 홀(112A)이 상부 전극(P1) 하측의 상기 평면 영역에 배치되지 않는 반도체 장치에 대해서 설명한다. 본 실시예의 다른 구성 및 작용에 대해서는, 제 1 실시예 및 제 2 실시예의 경우와 동일하다. 그래서, 제 1 실시예 내지 제 3 실시예와 동일한 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 24에 나타낸 바와 같이, MIM 구조(160)의 좌측 부분에서는 상부 전극(P1)이 유전 절연막(135)의 평면 영역으로부터 좌측으로 연장되어 있다. 한편, MIM 구조(160)의 우측 부분에서는 하부 전극(글루층(112)) 및 유전 절연막(135)이 상부 전극(P1)의 평면 영역으로부터 우측으로 연장되어 있다.
또한, 상부 전극(P1)과 하부 전극(글루층(112)의 부분)이 중첩되는 부분, 즉, 용량 소자로 되는 부분의 하부 전극 측에는 접속을 위한 플러그층(113A)의 홀(112A)이 배치되어 있지 않다. 금속층(113)이 충전되는 홀(112A)은 용량 소자로 되는 부분의 도면상 우측에서, 하부 전극 및 유전 절연막(135)이 상부 전극(P1)을 하층 방향으로 투영한 평면 영역으로부터 더 우측으로 연장된 영역에 형성되어 있다.
도 25에는 도 24에 나타나는 MIM부를 포함하는 반도체 장치의 평면도를 나타낸다. 도면으로부터 알 수 있는 바와 같이, 상부 전극(P1)과 유전 절연막(135)과 하부 전극(글루층(112))의 중첩부에 대하여, 홀 패턴(금속층(113)이 충전되는 홀(112A))은 도면 우측에 배치되고, 그 개소에는 상부 전극(P1)이 배치되어 있지 않다.
이러한 구성의 반도체 장치에서는, 하부 전극(글루층(112)) 아래에 홀 패턴 이 배치되어 있지 않으므로, 금속층(113)(예를 들어, 텅스텐)과 배리어 메탈막(112)(예를 들어, 질화티탄)에 의해 발생하는 CMP시의 단차(도 9a 참조)가 MIM 용량부에는 발생하지 않고, 용량부에는 평탄한 구조가 용이하게 형성된다.
하부 전극의 단차는 용량부의 특성을 고려할 때, 불균일을 발생시키는 요인으로 될 수 있다. 본 실시예와 같은 구성을 사용함으로써, 용량부의 특성의 불균일을 저감시키는 것이 가능해진다. 특히, 단차 부분에 양질이며 등방적인 유전 절연막이 성막되지 않는 경우, 특성 불균일이 커지기 쉽다. 또한, 막두께가 얇을 경우에는 내압 특성이 악화하는 것이 고려된다. 따라서, 본 실시예의 구성에 의해, 이러한 특성 불균일 또는 내압의 열화를 저감시킬 수 있다.
도 26은 제 3 실시예와 마찬가지로, 하부 전극을 배선층(111)에 접속하는 플러그층(113A)(홀(112A))의 단면 형상이 세로 방향과 가로 방향으로 길이가 다른 홈 형상으로 한 도면이다. 제 3 실시예에서 설명한 바와 같이, 홀(112A)의 형상을 홈 형상으로 함으로써 하부 전극의 기생 저항을 저감시키는 것이 가능해진다.
《제 5 실시예》
도 27에 의거하여, 본 발명의 제 5 실시예에 따른 반도체 장치를 설명한다. 본 실시예에서는, MIM 구조(160) 및 플러그층(113A)의 패턴 배치 조건은 제 4 실시예와 동일하다. 단, 본 실시예에서는, 상부 전극(P1)과 하부 전극(글루층(112) 및 금속층(113))에 끼워진 유전 절연층이 복수층 적층된 반도체 장치에 대해서 설명한다.
도 27은 본 실시예에 따른 반도체 장치의 MIM부 및 통상부를 포함하는 단면 도이다. 도 27에 나타낸 바와 같이, 상부 전극(P1)과 하부 전극에 끼워진 유전 절연층이 2층으로 나뉘어 있다. 일반적으로, MIM부의 절대 용량은 평행 평판 콘덴서의 식
C=(er×e0×S)/d[F]
C :용량
er :비(比)유전률
e0 :진공의 유전율 8.854×10-10[F/m]
S :대향 면적[m2]
d :유전 절연층 두께 [m]
으로 표기된다. 절대 용량을 크게 하기 위해서는 유전 절연층의 두께를 얇게 하거나, 또는 유전 절연층의 비유전률을 크게 하는 것이 유효해진다. 그러나, 단순하게 막두께를 얇게 하면, 내압면에서의 열화의 염려가 증가한다. 그래서, 내압면에서의 특성이 양호한 재료와 비유전률이 높은 재료를 조합시키는 것도 해결 수단이 될 수 있다.
도 27에는 유전 절연층에 제 1 유전 절연막(140)(예를 들어, 비유전률 7, SiN 30㎚), 제 2 유전 절연막(141)(예를 들어, 비유전률 4.1, SiO2 20㎚)을 순차적으로 적층하고, 제 1 실시예 또는 제 2 실시예에서 설명한 공정에 의해 구조 형성을 행한 경우의 단면도를 나타낸다.
여기서, 제 1 유전 절연막(140), 부가하여, 제 2 유전 절연막(141)에 사용되 는 재료는 SiN의 경우의 예, Si02의 경우의 예에서 나타냈지만, 절연막으로서 탄화실리콘(SiC), 질화단가(單價)실리콘(SiCN), 질화산화실리콘(SiON) 등의 재료를 적절하게 조합시키는 것도 가능하다.
이상 설명한 구성에 의해, 제 1 절연층(140)에 의해 유전율을 높게 한 후, 제 2 절연층(141)에 의해 절연 내압을 확보하여 막두께를 얇게 하는 것이 가능해진다. 그 결과, MIM 구조(160)의 용량을 증가시킬 수 있다.
또한, 상기 실시예에서는, 우선, 실리콘 질화막(SiN)을 형성하고, 그 위에 실리콘 산화막(SiO2)을 형성했다. 그러나, 본 발명의 실시는 이러한 절차에는 한정되지 않는다. 하지의 재료에 의해 성막의 순서를 교체할 수도 있다. 예를 들어, 질화막은 암모니아를 포함하는 가스, 실란(SiH4)을 포함하는 가스를 이용하여 플라즈마 CVD에 의해 성막된다. 그 경우, 하지의 재료에 유기 재료가 포함되면, 암모니아에 의해 유기 재료가 손상을 받을 경우가 있다. 그러한 재료가 하지에 포함되는 경우에는, 우선, 실리콘 산화막(SiO2)을 형성한 후에 실리콘 질화막(SiN)을 형성하면 된다.
즉, 2개의 막의 한쪽을 성막할 때, 그 성막 프로세스에 의해 하지의 재료를 손상할 가능성이 있는 경우에는, 우선, 그 하지를 손상할 가능성이 적게 다른 쪽의 막을 성막한다. 그리고, 그 후 상기 한쪽 막을 성막하면 된다.
《제 6 실시예》
도 28에 의거하여, 본 발명의 제 6 실시예에 따른 반도체 장치를 설명한다. 상기 제 6 실시예에서는, 유전 절연층에 제 1 유전 절연막(140) 및 제 2 유전 절연막(141)을 포함하는 적층 구조가 형성되었다. 본 실시예에서는, 그 변형예로서 상기 유전 절연층의 단부(端部)가 상부 전극(P1)의 단부와 부분적으로 구비되는 반도체 장치에 대해서 설명한다. 본 실시예에서의 다른 구성 및 작용은 제 5 실시예의 경우와 동일하다. 그래서, 제 5 실시예의 경우와 동일한 구성 요소에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 28은 본 실시예에 따른 반도체 장치의 MIM부 및 통상부를 포함하는 단면도이다. 도 28과 도 27의 차이는 단면도의 MIM부(160)의 도면상 우측 부분에서, 상부 전극(P1)의 단부와 제 1 유전 절연막(140), 제 2 유전 절연막(141)(이하, 간단히 유전 적층 구조(140, 141)라고도 함)의 단부가 구비되어 있는 점이다. 즉, 상부 전극(P1) 측방의 단부면과 유전 절연 구조(140, 141) 측방의 단부면이 하부 전극에 대하여 대략 수직인 평면을 구성하고 있다. 이것은, 도 27과 동일한 공정을 행할 때의 상부 전극(P1)의 에칭 공정에서, 적층된 유전 절연막까지가 제거된 형상이다.
이와 같이, 상부 전극(P1)에 대하여 적절한 오버 에칭이 가해질 때, 층간 절연막(132), 글루층(112) 및 유전막(140, 141)의 선택비의 관계로부터, 제 1 유전층(140), 제 2 유전층(141)을 제거할 수 있다. 즉, 이러한 형상으로 되어 있어도 하부 전극이 에칭에 의해 제거되지 않으면, MIM부(160)의 용량 특성을 얻을 수 있다.
《제 7 실시예》
도 29 내지 도 32의 도면에 의거하여, 본 발명의 제 7 실시예를 설명한다. 상기 제 5 실시예 및 제 6 실시예에서는, 유전 절연막이 적층되어 있는 반도체 장치에 대해서 설명했다. 본 실시예에서는, 적층하는 유전 절연막의 두께를 더욱 얇게 하고, MIM부의 절연 용량을 더욱 크게 하는 것이 가능한 구조 형성 방법에 대해서 설명한다. 즉, 본 실시예에서는, 제 2 유전 절연막을 더미(dummy)의 절연막으로서 사용한다. 더미란, 패턴 형성 공정에서 에칭의 마스크로서 존재하지만, 패턴 형성 후에는 소멸하여 MIM 소자의 구성 요소가 되지 않는 절연막을 말한다. 그 결과, 유전 절연층은 더미의 절연막 이외의 절연막에 의해 구성되게 된다.
본 실시예에서의 다른 구성 및 작용은 제 5, 6 실시예의 경우와 동일하다. 그래서, 제 5, 6 실시예의 경우와 동일한 구성 요소에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 29 내지 도 33은 본 실시예의 반도체 장치를 형성하는 공정을 나타내고 있다. 우선, 도 29와 같이, 도 10a에서 나타낸 하부 전극부가 형성되는 공정 후에, 도 27에서 설명한 바와 같은 방법에 의해, 유전 절연막(142)(예를 들어, 비유전률 7, SiN 30㎚) 및 더미 절연층(143)(예를 들어, SiO2 40㎚)이 플라즈마 CVD법 을 이용하여 순차적으로 성막된 후에, 유전 절연막 패턴 형성을 위한 포토레지스트(204)가 도포, 노광, 현상되어 레지스트 패턴이 형성된다.
도 30과 같이, 포토레지스트(204)를 마스크로 하여 더미 절연층(143)이 예를 들어 CF계 가스 등을 이용한 플라즈마 에칭에 의해 패턴 형성된다. 에칭은 유전 절연막(142) 위에서 정지한다. 이 에칭 조건을 적정하게 선택하면, 더미 절연층 (143)에서의 에칭을 진행하여 유전 절연막(142) 위에서 에칭을 정지하는, 그러한 선택비를 얻을 수 있다. 이러한 선택비는 가스의 종류 및 가스 압력을 조정하여 제어할 수 있는 것은 주지이다. 계속하여, 포토레지스트(204)가 산소(O2) 가스를 포함하는 플라즈마 애싱에 의해 제거된다. 이러한 절차에 의해, 산소(O2) 가스를 포함하는 플라즈마 애싱시에, 더미 절연층(143)에 의해 유전 절연막(142)을 보호할 수 있다.
도 30에 나타낸 바와 같이, 더미 절연층(143)을 마스크로 하여 유전 절연막(142)을 예를 들어 CF계, CHF계의 혼합 가스 등을 이용하여 에칭함으로써, 도 31과 같이 유전 절연막(142)의 패턴을 하부 전극(글루층(112), 금속층(113)) 위에 형성할 수 있다. 포토레지스트가 제거되어 있으므로, 더미 절연층(143)을 마스크로 하여 에칭하면, 유전 절연막(142)의 에칭과 함께 대부분의 더미 절연층(143) 자체가 제거될 수 있다. 더미 절연층(143)도 마스크로서 기능은 시키지만, 에칭 조건에 따라서는 유전 절연막(142) 위에서 더미 절연층(143)을 제거시키는 것이 가능하다. 즉, 더미 절연층(143)과 유전 절연막(142)이 동일한 정도로 에칭되는 가스의 종류 및 가스압을 선택하면 된다.
또한, 더미 절연층(143)이 얇게 남은 경우에는 불산에 의한 습식 에칭법을 사용함으로써 더미 절연층(143)의 제거가 가능하다. 이때, 유전 절연막(142)의 패턴이 없는 개소에서 층간 절연막(132)이 표면에 노출되어 있지만, 더미 절연층(143)의 에칭 후의 잔사의 막두께에 비하여 충분히 크기 때문에 소실 염려는 작아 유전 절연막(142) 위에 있는 더미 절연층(143)을 제거하기 위해서는 충분한 마진(margin)이 있다.
더미 절연층(143)은 플라즈마 에칭 중에 일단 포토레지스트(204)에 의해 보호된 상태를 유지하고(도 29), 이어지는 마스크로서 이용되는 경우에는 플라즈마 에칭에 노출된다. 그러나, 그 아래에 있는 유전 절연막(142)은 보호된다(도 30). 플라즈마 에칭은 MIM부에 있어서는 손상이 적은 조건이 바람직하므로, 더미 절연층(143)은 유전 절연막(142)에의 손상 억제의 효과를 갖고 있다. 또한, 부가하여, 더미 절연층(143)이 소실됨으로써 MIM부의 용량 특성에 직접 기여할 수 없게 된다. 따라서, 더욱 두께가 얇은 유전 절연막부를 MIM부에서 형성하기 위해, 이러한 공정은 효과적인 수단이라고 말할 수 있다.
이어서, 도 32에 나타낸 바와 같이, 배리어 메탈막(114), 금속층(115), 배리어 메탈막(116)이 성막되고, 또한 포토레지스트(205)(도시 생략)가 도포, 노광, 현상된다. 이것에 의해, MIM부에는 상부 전극(P1), 통상부에는 회로 패턴(P2, P3)에 대응하는 레지스트 패턴(도시 생략)이 형성된다. 또한, 레지스트 패턴을 마스크로서 염소(Cl)계 가스 등을 이용한 플라즈마 에칭에 의해 상부 전극(P1), 배선 패턴(P2, P3)을 형성한다. 이때, 제 6 실시예에서도 설명한 것과 동일한 공정으로 유전 절연막(142)도 에칭된 형상을 얻었다.
이어서, 도 33과 같이, 상술한 각 실시예와 마찬가지로 플라즈마 CVD법을 이용하여, 커버 구조로서 절연막(136)(예를 들어, SiO2 1400㎚), 절연막(137)(예를 들 어, SiN막 500㎚)을 성막한다.
본 실시예와 같은 방법을 이용함으로써, 유전 절연층(142)에의 손상이 억제되고, 또한 유전 절연층(142)을 제 6 실시예의 반도체 장치보다도 더 얇게 형성하여 절대 용량을 크게 하는 것이 가능해진다.
본 실시예에서는, 유전 절연막(142), 더미 절연층(143)에 사용되는 재료는 SiN의 경우의 예, SiO2의 경우의 예에서 나타냈지만, 절연막으로서 SiC, SiCN, SiON등의 재료를 적절하게 조합시키는 것도 가능하다.
《제 8 실시예》
도 34 내지 도 39의 도면에 의거하여, 본 발명의 제 8 실시예에 따른 반도체 장치를 설명한다. 상기에서 설명한 각각의 실시예에서는, MIM부와 통상부의 기본적인 공정, 상부 전극과 하부 전극의 평면적인 레이아웃, 홀 패턴의 평면적인 레이아웃, 유전 절연막의 형성 방법의 상세 및 그 변형예에 대해서 설명했다. 본 실시예에서는, 하부 전극 자체의 기생 저항의 저감에 관한 기술적인 변형에 대해서 설명한다. 다른 구성 및 작용은 제 1 실시예 내지 제 7 실시예와 동일하다. 그래서, 상기 실시예와 동일한 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략한다.
도 34는 본 실시예의 반도체 장치에서 보조 금속층 위에 레지스트 패턴을 형성하는 공정을 나타낸다. 우선, 제 1 실시예의 도 10a에 나타낸 바와 같은 공정에 의해 하부 전극으로 되는 글루층(112)이 형성된다. 도 10a에서는, 이어서 하부 전 극 패턴이 형성되었지만, 본 실시예에서는, 그 전에 스퍼터링법을 이용하여 보조 금속층(120)(본 발명의 제 3 금속층에 상당하고, 예를 들어 TiN 150㎚)을 성막한다.
이어서, 도 34와 같이, 포토레지스트(204)가 도포, 노광, 현상됨으로써 하부 전극에 대응하는 레지스트 패턴이 형성된다. 이 공정은 도 10a와 동일하다.
다음에, 포토레지스트(203)를 마스크로서 적층 구조로 되어 있는 보조 금속층(120) 및 글루층(112)이 염소(C1)계 가스 등을 이용한 에칭에 의해 제거된다. 또한, 산소(O2) 가스를 이용하는 플라즈마 애싱에 의해 포토레지스트(203)가 제거된다. 그리고, 도 35에 나타낸 바와 같이, 플라즈마 CVD법을 이용하여 유전 절연막(135)이 성막된다.
다음에, 도 36에 나타낸 바와 같이, 유전 절연층(135) 위에 포토레지스트(204)가 도포, 노광, 현상되어 유전 절연막 패턴에 대응하는 포토레지스트(204)의 패턴이 형성된다. 또한, 포토레지스트(204)를 마스크로서 유전 절연층(135)이 에칭되어 유전 절연층(135)이 패턴 형성된다.
다음에, 스퍼터링법을 이용하여 배리어 메탈막(114), 금속층(115), 배리어 메탈막(116)이 성막된다. 또한, 도 37에 나타낸 바와 같이, 포토레지스트(205)가 도포, 노광, 현상된다. 그리고, MIM부에는 도 27과 동일한 형식의 상부 전극 패턴(P1), 통상부에는 배선 패턴(P2, P3)에 대응하는 레지스트 패턴을 형성한다.
그리고, 도 38에 나타낸 바와 같이, 도 37의 포토레지스트(205)를 마스크로 하여 배리어 메탈막(116), 금속층(115), 배리어 메탈막(114)이 염소(C1)계 가스 등을 이용하여 플라즈마 에칭에 의해, 유전 절연막(135) 및 층간 절연막(132)이 노출될 때까지 에칭된다. 계속하여, 산소(O2) 가스를 포함하는 플라즈마 애싱에 의해 포토레지스트(205)가 제거된다.
도 39는, 상기한 플라즈마 에칭에서, 유전 절연막(135)이 더 에칭된 경우의 도면을 나타내고 있다. 이러한 형태가 상기 실시예(도 32 참조)와 마찬가지로 존재하고 있어도 MIM부의 용량 특성은 얻어진다. 후의 공정은 도시하지 않지만 다른 실시예와 동일한 공정에 의해 구성된다.
이상 설명한 바와 같이, 보조 금속층(120)을 설치함으로써 보조 금속층(120), 글루층(112) 및 금속층(113)에 의해 하부 전극이 구성된다. 그 결과, 도 38 또는 도 39에 나타낸 바와 같이, 하부 전극의 두께가 증가한다. 따라서, 하부 전극의 단면적이 증가하고, 하부 전극의 평면 방향(도 38 또는 도 39에서 좌우 방향)의 저항을 저감시킬 수 있다.
상기 실시예에서는, 도 38 또는 도 39에 나타낸 바와 같이, 금속층(113)이 CMP에 의해 제거되었을 때에, 글루층(112)은 남아 있다. 그러나, 이것을 대신하여 금속층(113)과 함께 글루층(112) 중 층간 절연막(132)보다 상부의 부분을 완전하게 제거하여 홀(112A) 내에만 글루층(112)이 남아 있도록 해도 상관없다.
즉, 도 9a에 나타낸 바와 같이, 금속층(113) 및 글루층(112)을 CMP했을 때에 글루층(112)을 남기지 않고, 도 40과 같이, 층간 절연막(132)이 나타날 때까지 글 루층(112)을 제거해도 상관없다. 그리고, 도 40 및 도 41에 나타낸 바와 같이, 포토레지스트(203)의 패터닝 및 보조 금속층(120)의 에칭 후, 도 36 내지 도 38 또는 도 39와 동일한 공정에 의해 MIM부를 형성할 수 있다.
이와 같이, 글루층(112)을 층간 절연막(132)으로부터 제거하고, 층간 절연막(132) 위에 직접 보조 금속층(120)(본 발명의 제 3 금속층에 상당)을 성막함으로써보조 금속층(120), 글루층(112), 금속층(113)에 의해 하부 전극을 구성할 수 있다. 이러한 구성에 의해, 도 34-39에 나타낸 구성과 비교하여, 홀(112A)(글루층(112) 및 금속층(113))의 상층을 평탄화하기 쉬워진다. 층간 절연막(132) 위에 글루층(112)이 불규칙적으로 잔존하지 않기 때문이다. 또한, 글루층(112)의 층간 절연막(132) 위의 부분과 금속층(113)이 형성하는 단차(도 9a 참조)의 발생을 저감시킬 수 있다. 따라서, MIM부의 특성(정전 용량, 절연 내압 등)의 불균일을 저감시킬 수 있다.
《기타 변형예》
다른 평면적인 레이아웃 예를 나타낸다. 도 42는 도 25의 상부 전극 형상을 거의 그대로 남겨 다마신 배선을 상부 전극(P1)의 주위를 따른 형태로 배치하고, 상부 전극(P1)과는 상부 전극 인출부(연장 부분 P1A)로만 중첩되게 하고, 상부 전극(P1) 아래에는 배선은 배치하지 않는 구조의 반도체 장치를 나타내고 있다. 상부 전극(P1)과 하부 전극(글루층(112))의 중복 부분 아래에는 홀 패턴(112A)은 배치되어 있지 않다. 하부 전극과 상부 전극(P1)의 중복 부분에는 홀 패턴이 배치되지 않는 구조이므로, MIM부의 용량 소자의 부분에 단차가 발생하지 않는 구조로 되 어 있다.
이것에 부가하여, 도 43에 나타낸 바와 같이, 전극 하부에는 홀 패턴(112A)은 배치되지 않지만, 다마신 배선(113A)만이 배치되는 평면 구성으로 하는 것도 가능하다. 즉, 도 43에서는, 메쉬(mesh) 형상으로 다마신 배선(113A)이 형성되어 있다. 다마신 배선 그 자체는 CMP에 의해 평탄화되므로, 도 43의 다마신 배선(113A) (메쉬 부분) 상층은 단차가 생기기 어렵다. 따라서, 도 43에 나타내는 구성에 의해서도 MIM부의 용량 소자의 부분의 단차를 저감시킬 수 있고, MIM부의 특성(정전 용량, 절연 내압 등)의 불균일을 저감할 수 있다. 또한, 도 42에 대하여보다 인출 배선부의 기생 저항을 더 내리는 것도 가능하다.
또한, 도 44에서는, 도 42에 대하여 다마신 배선(111A)이 상부 전극(P1)의 인출 부분(연장 부분 P1A) 바로 아래의 영역에 형성되어 있지 않다. 즉, 도 42에서는, 하부 전극을 플러그층(113A)에 의해 접속하는 다마신 배선(111A)이 직사각형 프레임 형상으로 구성되어 있던 것에 대하여, 도 44에서는 직사각형 프레임 상부의 일부가 절단되어 C자가 회전한 형상으로 되어 있다. 이러한 구성에 의해서도, MIM부의 용량 소자의 부분의 단차를 저감시킬 수 있다.
또한, 평면 내의 배선법에 의해서는 MIM 내부에 상부 전극(P1)과 다마신 배선(111A)의 중복 부분을 구성하는 것도 가능하다. 도 45에, 상부 전극(P1)과, 다마신 배선(111A)의 중복 부분을 MIM 구조의 평면 영역 내에 형성한 반도체 장치의 평면도를 나타낸다. 이 예에서는, 하부 전극에 포함되는 글루층(112)의 평면 영역의 내부에 상부 전극(P1)의 평면 영역이 형성되어 있다. 그리고, 상부 전극(P1)과 다마신 배선(111A)은 플러그층(113B)(텅스텐)에 의해 접속되어 있다. 상부 전극(P1)과 다마신 배선(111A) 사이를 플러그층(113B)이 통과하기 위해 하부 전극인 글루층(112) 및 유전 절연막(135)에는 윈도부(112B) 및 윈도부(135B)가 형성되어 있다.
또한, 도 45에서는, 하부 전극(글루층(112)의 영역)과 다마신 배선(111A)을 접속하기 위한 플러그층(113A)은 상부 전극(P1)의 직사각형 영역의 외부에 형성되어 있다. 이와 같이, 플러그층(113A)을 상부 전극(P1)의 외부에 형성함으로써 상부 전극(P1)의 평탄화를 도모할 수 있다. 플러그층(113A)에서는, 플러그층(113A)을 구성하는 글루층(112)과 금속층(113)(텅스텐)에서 CMP시의 연마량이 상이하여 단차를 발생시키기 쉽기 때문이다(도 9a 참조).
도 46은 도 42에 나타내는 반도체 장치의 변형예로서, 상부 전극(P1)으로부터 다마신 배선(111A)으로의 인출 부분을 2개소 설치한 예이다. 이 중복분에서, 상부 전극(P1)과 다마신 배선(111A)은 플러그층(113C, 113D)에 의해 접속되어 있다. 이 접속 때문에, 하부 전극인 글루층(112) 및 유전 절연막(135)에는 윈도부(112C, 112D, 135C, 135D)가 형성되어 있다.
또한, 도 45 및 도 46의 경우에는 어느 것도 상부 전극(P1) 위에 U자 형상(C자 형상 또는 L자와 I자를 조합시킨 형상)의 개구(170)가 형성되어 있다. 또한, 상부 전극(P1)과 다마신 배선(111A)을 접속하기 위한 플러그층(113A)은 상부 전극(P1) 위에서 상기 개구(170)에 돌출하도록 형성된 돌출부(171)를 다마신 배선(111A)에 접속하고 있다. 이와 같이, 상부 전극(P1)에 개구(170)와 돌출부(171)를 설치함으로써, MIM부의 경계 부근에 존재하는 상부 전극(P1)의 면적을 저감시킬 수 있다. 예를 들어, 도 45의 예에서는, 개구(170) 바로 아래는 MIM부를 구성하는 유전 절연층의 윈도부(135B) 및 하부 전극의 윈도(112B)가 구성되어 있다. 이러한 MIM부의 윈도 부근에서는, 상부 전극(P1)의 하지의 평탄화가 곤란해질 경우가 있고, 상부 전극(P1)의 높이(막두께 방향)가 변동되기 쉽다. 따라서, 이러한 개소에서는 MIM부에 의한 용량 소자의 특성이 변동되기 쉽다.
그러나, 도 45, 도 46과 같이 상부 전극(P1)의 윈도(170) 및 돌출부(171)를 설치함으로써, 그러한 특성의 변동이 생기기 쉬운 부분의 면적 폭을 저감시켜 MIM부 전체로서 특성을 안정시킬 수 있다.
그러나, 도 47, 도 48과 같이, 상부 전극(P1)에 윈도(170) 및 돌출부(171)를 설치하지 않는 구성으로 할 수도 있다.
《실시예의 그 밖의 효과》
도 49에, 상기 제 1 실시예 내지 제 8 실시예에서의 얼라인먼트 마크에 의한 위치 맞춤 계열을 나타낸다. 도 49에 나타낸 바와 같이, 도 4a 내지 도 48에 나타낸 반도체 장치의 구성에서는, 홀(112A) 형성시의 단차인 마크(150)에 의해 상층의 MIM부의 하부 전극(CAP1의 마스크)의 위치 맞춤을 할 수 있다.. 따라서, 도 1-3과 같이, CAL에 의해 나타나는 발굴층을 별도의 마스크로 형성할 필요가 없이 마스크수 및 공정수를 저감시킬 수 있다.
도 50에, 본 발명을 적용하는 반도체 장치의 예를 나타낸다. 이 반도체 장치는 도 31에 나타내는 반도체 장치는 7층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조를 구성한 것이다.
실리콘 기판(400)에는 소자 영역을 확정하는 소자 분리막(402)이 형성되어 있다. 소자 분리막(402)에 의해 획정된 소자 영역에는 게이트 전극(404)과 소스/드레인(source/drain) 확산층(406)을 갖는 MOS 트랜지스터가 형성되어 있다.
MOS 트랜지스터가 형성된 실리콘 기판(400) 위에는 PSG막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(408)이 형성되어 있다. 층간 절연막(408)에는 텅스텐막/질화티탄막의 적층 구조로 이루어지는 콘택트 플러그(410)가 매립되어 있다.
콘택트 플러그(410)가 매립된 층간 절연막(408) 위에는 실리콘 산화막/S iLK(등록상표)막(또는 SOG막)의 적층막으로 이루어지는 층간 절연막(412)이 형성되어 있다. 층간 절연막(412)에는 구리막/탄탈막의 적층 구조로 이루어지는 배선층(414)이 매립되어 있다.
배선층(414)이 매립된 층간 절연막(412) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(416)이 형성되어 있다. 층간 절연막(416) 위에는 실리콘 산화막/SiLK막(또는 SOG막)의 적층막으로 이루어지는 층간 절연막(418)이 형성되어 있다. 층간 절연막(416, 418) 내에는 구리막/탄탈막의 적층 구조로 이루어지고, 층간 절연막(416) 내에 비어부가 매립되고, 층간 절연막(418) 내에 배선부가 매립된 배선층(420)이 형성되어 있다.
배선층(420)이 매립된 층간 절연막(418) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(422)이 형성되어 있다. 층간 절연막 (422) 위에는 실리콘 산화막/SiLK막(또는 SOG막)의 적층막으로 이루어지는 층간 절연막(424)이 형성되어 있다. 층간 절연막(422, 424) 내에는 구리막/탄탈막의 적층 구조로 이루어지고, 층간 절연막(422) 내에 비어부가 매립되고, 층간 절연막(424) 내에 배선부가 매립된 배선층(426)이 형성되어 있다.
배선층(426)이 매립된 층간 절연막(424) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(428)이 형성되어 있다. 층간 절연막(428) 위에는 실리콘 산화막/SiLK막(또는 SOG막)의 적층막으로 이루어지는 층간 절연막(430)이 형성되어 있다. 층간 절연막(428, 430) 내에는 구리막/탄탈막의 적층 구조로 이루어지고, 층간 절연막(428) 내에 비어부가 매립되고, 층간 절연막(430) 내에 배선부가 매립된 배선층(432)이 형성되어 있다.
배선층(432)이 매립된 층간 절연막(430) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(434)이 형성되어 있다. 층간 절연막(434) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(436)이 형성되어 있다. 층간 절연막(434, 436) 내에는 구리막/탄탈막의 적층 구조로 이루어지고, 층간 절연막(434) 내에 비어부가 매립되고, 층간 절연막(436) 내에 배선부가 매립된 배선층(438)이 형성되어 있다.
배선층(438)이 매립된 층간 절연막(436) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(440)이 형성되어 있다. 층간 절연막(440) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(442)이 형성되어 있다. 층간 절연막(440, 442) 내에는 구리막/탄탈막의 적층 구 조로 이루어지고, 층간 절연막(440) 내에 비어부가 매립되고, 층간 절연막(442) 내에 배선부가 매립된 배선층(444)이 형성되어 있다.
배선층(444)이 매립된 층간 절연막(442) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(446)이 형성되어 있다. 층간 절연막(446) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(448)이 형성되어 있다. 층간 절연막(446, 448) 내에는 구리막/탄탈막의 적층 구조로 이루어지고, 층간 절연막(446) 내에 비어부가 매립되고, 층간 절연막(448) 내에 배선부가 매립된 배선층(450)이 형성되어 있다.
배선층(450)이 매립된 층간 절연막(448) 위에는 실리콘 산화막/실리콘 질화막의 적층막으로 이루어지는 층간 절연막(452)이 형성되어 있다. 층간 절연막(452)에는 텅스텐막/질화티탄막의 적층 구조로 이루어지는 콘택트 플러그(454)가 매립되어 있다.
콘택트 플러그(454)가 매립된 층간 절연막(452) 위에는 질화티탄막/알루미늄막/질화티탄막의 적층막으로 이루어지는 배선층(456)이 형성되어 있다.
배선층(456)이 형성된 층간 절연막(452) 위에는 실리콘 질화막/실리콘 산화막의 적층막으로 이루어지는 커버막(458)이 형성되어 있다.
이와 같이 하여, 7층의 구리 배선과 1층의 알루미늄 배선에 의해 다층 배선 구조가 구성된 반도체 장치가 형성되어 있다.
본 실시예에서 설명한 MIM 구조는 예를 들어 텅스텐막/질화티탄막의 적층 구조로 이루어지는 콘택트 플러그(454)를 하부 전극으로 하고, 질화티탄막/알루미늄 막/질화티탄막의 적층막으로 이루어지는 배선층(456)을 상부 전극으로서 콘택트 플러그(454)와 배선층(456)에 끼워지는 계층 부분에 형성할 수 있다. 이와 같이, 실리콘 기판(400)으로부터 매우 상위의 계층에 MIM 구조를 형성함으로써, 기생 용량을 저감시켜 MIM 구조를 형성하고, 소자의 고속화를 도모할 수 있다.
《기타》
이하, 본 발명의 제형태를 부기로서 정리하여 기재한다.
(부기 1)
반도체 기판 위에 형성되는 제 1 배선층과,
상기 제 1 배선층의 상층에 형성되는 층간 절연막과,
상기 층간 절연막의 상면에 개구부를 갖고 상기 층간 절연막에 형성되는 홀과,
상기 홀 내벽면을 피복하는 제 1 금속층과,
상기 제 1 금속층에 의해 피복된 홀 내에 매립되는 제 2 금속층과,
상기 제 1 금속층의 상층에 형성되는 유전 절연막과,
상기 유전 절연막의 상층에 형성되는 제 2 배선층을 구비하고,
상기 홀 내벽면을 피복하는 제 1 금속층을 포함한 하부 전극과, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분을 포함한 상부 전극에 의해 이루어지는 콘덴서를 포함하는 반도체 장치. (1)
(부기 2)
상기 제 1 금속층이 상기 홀 내벽면으로부터 상기 개구부를 통하여 상기 층 간 절연막과 상기 유전 절연막 사이에 연장되어 있는 부기 1에 기재된 반도체 장치. (2)
(부기 3)
상기 연장되는 제 1 금속층의 상층에 제 3 금속층이 형성되고, 상기 제 3 금속층이 상기 하부 전극의 적어도 일부를 구성하는 부기 2에 기재된 반도체 장치. (3)
(부기 4)
상기 층간 절연막의 상층에 상기 제 1 금속층 또는 제 2 금속층에 접속되는 제 3 금속층이 형성되고, 상기 제 3 금속층이 상기 하부 전극을 구성하는 부기 1 또는 2에 기재된 반도체 장치. (4)
(부기 5)
상기 홀이 상기 상부 전극을 기판 하층 방향으로 투영한 층간 절연막 위의 평면 영역에 상기 상부 전극에 대향하여 형성되어 있는 부기 1 내지 부기 4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 홀이 상기 상부 전극을 기판 하층 방향으로 투영한 층간 절연막 위의 평면 영역의 외측 영역에 형성되고, 상기 제 1 금속층이 상기 평면 영역으로부터 상기 홀이 형성된 외측 영역까지 연장되어 있는 부기 1 내지 부기 3 중 어느 하나에 기재된 반도체 장치. (5)
(부기 7)
상기 홀이 상기 상부 전극을 기판 하층 방향으로 투영한 층간 절연막 위의 평면 영역의 외측 영역에 형성되고, 상기 제 3 금속층이 상기 평면 영역으로부터 상기 홀이 형성된 외측 영역까지 연장되어 있는 부기 4에 기재된 반도체 장치. (6)
(부기 8)
반도체 기판 위에 형성되는 제 1 배선층과,
상기 제 1 배선층의 상층에 형성되는 층간 절연막과,
상기 층간 절연막의 상면에 개구부를 갖고 상기 층간 절연막에 형성되는 홀과,
상기 홀 내벽면을 피복하는 제 1 금속층과,
상기 제 1 금속층에 의해 피복된 홀 내에 매립되는 제 2 금속층과,
상기 층간 절연막 위에 형성되어 상기 제 1 금속층 및 제 2 금속층에 접속되는 제 3 금속층과,
상기 제 3 금속층의 상층에 형성되는 유전 절연막과,
상기 유전 절연막의 상층에 형성되는 제 2 배선층을 구비하고,
상기 제 3 금속층을 포함한 하부 전극과, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분을 포함한 상부 전극에 의해 이루어지는 콘덴서를 포함한 반도체 장치. (7)
(부기 9)
상기 제 1 배선층은 다마신 배선층인 부기 1 내지 부기 8 중 어느 하나에 기재된 반도체 장치.
(부기 10)
상기 홀의 형성과 함께, 상기 홀을 포함하는 층에 상기 홀의 상층을 중첩시키기 위한 맞춤 마크로서 단차가 형성되고, 상기 단차의 상층에서는 단차 나머지가 형성되어 있는 부기 1 내지 부기 9 중 어느 하나에 기재된 반도체 장치. (8)
(부기 11)
상기 유전 절연막의 평면 영역은 상기 상부 전극을 대략 하층 방향으로 투영한 평면 영역에 포함되어 있는 부기 1 내지 부기 10 중 어느 하나에 기재된 반도체 장치.
(부기 12)
상기 홀 중 상기 하부 전극의 하층에 배치되는 홀의 단면은 제 1 방향의 폭이 상기 제 1 방향으로 대략 직교하는 제 2 방향의 폭보다도 긴 홈 형상의 형상을 갖는 부기 1 내지 부기 11 중 어느 하나에 기재된 반도체 장치.
(부기 13)
상기 제 1 배선층에 포함되는 배선이 상기 상부 전극을 하층 방향으로 투영한 상기 제 1 배선층의 평면 영역에 형성되는 부기 1 내지 부기 12 중 어느 하나에 기재된 반도체 장치.
(부기 14)
상기 제 1 배선층에 포함되는 배선이 상기 상부 전극을 하층 방향으로 투영한 상기 제 1 배선층의 평면 영역의 외측 영역에 형성되는 부기 1 내지 부기 13 중 어느 하나에 기재된 반도체 장치.
(부기 15)
상기 제 2 배선층은 상기 반도체 장치 내의 배선층 중 가장 상층에 위치하는 배선층으로, 상기 제 1 배선층은 상기 반도체 장치 내에서 제 2 배선층의 하층에 위치하는 배선층인 부기 1 내지 부기 14 중 어느 하나에 기재된 반도체 장치.
(부기 16)
상기 제 1 배선 및 제 2 배선층을 상기 반도체 장치 외에 접속하는 리드를 접속 가능한 패드부를 더 구비하고,
상기 상부 전극은 상기 패드부와 대략 동일한 재질로 형성되는 부기 1 내지 부기 15 중 어느 하나에 기재된 반도체 장치.
(부기 17)
상기 제 2 배선층의 상층에 커버 구조를 더 구비하는 부기 1 내지 부기 16 중 어느 하나에 기재된 반도체 장치.
(부기 18)
상기 상부 전극 측방의 단부면과 상기 유전 절연막 측방의 단부면이 상기 하부 전극에 대하여 대략 수직인 평면을 구성하는 부기 1 내지 부기 17 중 어느 하나에 기재된 반도체 장치.
(부기 19)
상기 유전 절연막이 특성이 다른 복수의 적층된 유전체막을 갖는 부기 1 내지 부기 18 중 어느 하나에 기재된 반도체 장치.
(부기 20)
반도체 기판 위에 제 1 배선층을 형성하는 공정과,
상기 제 1 배선층의 상층에 층간 절연막을 형성하는 공정과,
상기 층간 절연막의 상면에 개구부를 갖는 홀을 형성하는 공정과,
상기 홀 내벽면을 제 1 금속층으로 피복하는 공정과,
상기 제 1 금속층에 의해 피복된 홀 내에 제 2 금속층을 매립하는 공정과,
상기 제 1 금속층의 상층에 유전 절연막을 형성하는 유전층 형성 공정과,
상기 유전 절연막의 상층에 제 2 배선층을 형성하는 공정을 구비하고,
상기 홀 내벽면을 피복하는 제 1 금속층이 상기 유전 절연막 하층의 하부 전극의 적어도 일부를 형성하고, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분이 상기 유전 절연막 상층의 상부 전극을 형성하고, 상기 하부 전극, 유전 절연막 및 상부 전극에 의해 콘덴서가 형성된 반도체 장치의 제조 방법. (9)
(부기 21)
상기 유전층 형성 공정은 제 1 절연층을 형성하는 공정과,
상기 제 1 절연층 위에 제 2 절연층을 형성하는 공정과,
상기 제 2 절연층 위에 레지스트 패턴을 형성하는 공정과,
상기 레지스트 패턴을 마스크로서 상기 제 2 절연층에 패턴 형성하는 공정과,
상기 레지스트 패턴을 박리하는 공정과,
상기 제 2 절연층에 형성된 패턴을 마스크로 하여 상기 제 1 절연층에 패턴 형성하는 공정을 구비하고,
상기 제 2 절연층은 상기 제 1 절연층의 패턴 형성과 함께, 또는 상기 제 1 절연층의 패턴 형성 후에 제거되는 부기 20에 기재된 반도체 장치의 제조 방법. (10)
본 발명에 의하면, 종래보다도 더욱 반도체 장치의 고주파 특성을 개선할 수 있다.

Claims (10)

  1. 반도체 기판 위에 형성되는 제 1 배선층과,
    상기 제 1 배선층의 상층에 형성되는 층간 절연막과,
    상기 층간 절연막의 상면에 개구부를 갖고 상기 층간 절연막에 형성되는 홀(hole)과,
    상기 홀 내벽면을 피복하는 제 1 금속층과,
    상기 제 1 금속층에 의해 피복된 홀 내에 매립되는 제 2 금속층과,
    상기 제 1 금속층의 상층에 형성되는 유전 절연막과,
    상기 유전 절연막의 상층에 형성되는 제 2 배선층을 구비하고,
    상기 홀 내벽면을 피복하는 제 1 금속층을 포함한 하부 전극과, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분을 포함한 상부 전극에 의해 이루어지는 콘덴서를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 금속층이 상기 홀 내벽면으로부터 상기 개구부를 통하여 상기 층간 절연막과 상기 유전 절연막 사이에 연장되어 있는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 연장되는 제 1 금속층의 상층에 제 3 금속층이 형성되고, 상기 제 3 금 속층이 상기 하부 전극의 적어도 일부를 구성하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 층간 절연막의 상층에 상기 제 1 금속층 또는 제 2 금속층에 접속되는 제 3 금속층이 형성되고, 상기 제 3 금속층이 상기 하부 전극을 구성하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 홀이 상기 상부 전극을 기판 하층 방향으로 투영한 층간 절연막 위의 평면 영역의 외측 영역에 형성되고, 상기 제 1 금속층이 상기 평면 영역으로부터 상기 홀이 형성된 외측 영역까지 연장되어 있는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 홀이 상기 상부 전극을 기판 하층 방향으로 투영한 층간 절연막 위의 평면 영역의 외측 영역에 형성되고, 상기 제 3 금속층이 상기 평면 영역으로부터 상기 홀이 형성된 외측 영역까지 연장되어 있는 반도체 장치.
  7. 반도체 기판 위에 형성되는 제 1 배선층과,
    상기 제 1 배선층의 상층에 형성되는 층간 절연막과,
    상기 층간 절연막의 상면에 개구부를 갖고 상기 층간 절연막에 형성되는 홀 과,
    상기 홀 내벽면을 피복하는 제 1 금속층과,
    상기 제 1 금속층에 의해 피복된 홀 내에 매립되는 제 2 금속층과,
    상기 층간 절연막 위에 형성되고, 상기 제 1 금속층 및 제 2 금속층에 접속되는 제 3 금속층과,
    상기 제 3 금속층의 상층에 형성되는 유전 절연막과,
    상기 유전 절연막의 상층에 형성되는 제 2 배선층을 구비하고,
    상기 제 3 금속층을 포함한 하부 전극과, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분을 포함한 상부 전극에 의해 이루어지는 콘덴서를 포함한 반도체 장치.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 홀의 형성과 함께, 상기 홀을 포함하는 층에 상기 홀의 상층을 중첩시키기 위한 맞춤 마크로서 단차가 형성되고, 상기 단차의 상층에서는 단차 나머지가 형성되어 있는 반도체 장치.
  9. 반도체 기판 위에 제 1 배선층을 형성하는 공정과,
    상기 제 1 배선층의 상층에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막의 상면에 개구부를 갖는 홀을 형성하는 공정과,
    상기 홀 내벽면을 제 1 금속층으로 피복하는 공정과,
    상기 제 1 금속층에 의해 피복된 홀 내에 제 2 금속층을 매립하는 공정과,
    상기 제 1 금속층의 상층에 유전 절연막을 형성하는 유전층 형성 공정과,
    상기 유전 절연막의 상층에 제 2 배선층을 형성하는 공정을 구비하고,
    상기 홀 내벽면을 피복하는 제 1 금속층이 상기 유전 절연막 하층의 하부 전극의 적어도 일부를 형성하고, 상기 제 2 배선층의 상기 하부 전극에 대향하는 부분이 상기 유전 절연막 상층의 상부 전극을 형성하고, 상기 하부 전극, 유전 절연막 및 상부 전극에 의해 콘덴서가 형성된 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 유전층 형성 공정은 제 1 절연층을 형성하는 공정과,
    상기 제 1 절연층 위에 제 2 절연층을 형성하는 공정과,
    상기 제 2 절연층 위에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로서 상기 제 2 절연층에 패턴 형성하는 공정과,
    상기 레지스트 패턴을 박리하는 공정과,
    상기 제 2 절연층에 형성된 패턴을 마스크로 하여 상기 제 1 절연층에 패턴 형성하는 공정을 구비하고,
    상기 제 2 절연층은 상기 제 1 절연층의 패턴 형성과 함께, 또는 상기 제 1 절연층의 패턴 형성 후에 제거되는 반도체 장치의 제조 방법.
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