KR101261969B1 - 엠아이엠 캐패시터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 엠아이엠 캐패시터 및 제조방법에 관한 것으로, 개시된 발명은 기판 상에 제1 금속막을 형성하는 단계; 상기 제1 금속막 상에 유전막과, 제2 금속막 및 하드마스크 절연막을 차례로 적층하는 단계; 상기 하드마스크 절연막과 제2 금속막 및 유전막을 선택적으로 패터닝하여 하드마스크와 상부전극 및 두께가 서로 다른 제1영역과 제2 영역으로 구성된 유전막 패턴을 형성하는 단계; 상기 하드마스크, 상부전극 및 유전막의 제1 영역을 포함한 기판 전면에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막을 전면 식각하여 상기 하드마스크, 상부전극 및 유전막의 제1, 2 영역 측면에 스페이서를 형성하는 단계; 상기 스페이서, 하드마스크 및 제1 금속막 상에 버퍼 절연막을 형성하는 단계; 및 상기 버퍼 절연막과 제1 금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하여 구성된다.
[색인어]
엠아이엠(MIM) 캐패시터, 고유전율(High-k) 엠아이엠(MIM), 파괴전압(breakdown Voltage), 리키지(leakage), SiON BARC, 씰링(sealing), 스페이서(spacer)
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Description
본 발명은 캐패시터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 고유전율을 갖는 엠아이엠(MIM; Metal-Insulator-Metal) 캐패시터 및 제조방법에 관한 것이다.
통상적으로 반도체장치는 그 기능적인 면에 있어 높은 축적 용량을 가지면서 고속으로 동작하는 것이 요구된다.
이를 위하여, 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다. 반도체 장치의 리프레쉬(refresh) 특성을 개선하기 위해서는 반도체 장치에 포함되는 캐패시터와 같은 구성 요소의 정전 용량 값이 커야 한다.
그러나, 최근 들어, 반도체 장치가 고집적화 됨에 따라 단위 셀 면적은 계속 감소되고 있다. 이에 따라, 반도체 장치의 셀 정전 용량도 감소하게 되어 장치의 동작에 필요한 정전 용량을 확보하기가 어려워지고 있다.
일반적으로 캐패시터의 정전 용량은 대향 전극의 면적이 넓을수록, 전극 사이의 유전체의 비유전율이 높을수록, 그리고 유전체의 두께가 얇을수록 보다 증가된 정전 용량을 가진다. 따라서, 적절한 정전 용량을 얻기 위해, 유전체의 두께를 감소시키면서 캐패시터의 구조를 다양화하고 있다.
한편, 최근까지 캐패시터의 유전물질로 사용하는 산화물/질화물/산화물(ONO) 유전층 대신에 높은 유전상수를 갖는 페로브스카이트(perovskite) 구조의 BST(Ba, Sr)TiO3), 스트론튬 티타늄 산화물 (SrTiO3), 바륨 티타늄 산화물(BaTiO3)과 같은 고유전율을 갖는 물질을 적용하여 적절한 정전용량을 수득하려는 연구도 진행되고 있다.
그러나, 이러한 유전상수 값이 높은 고유전율(high-k) 물질을 엠아이엠 캐패시터의 절연막으로 사용할 경우에, 엠아이엠 캐패시터(MIM capacitor)의 상부전극을 식각한 후 잔류하는 절연막 때문에 후속 공정에 영향을 미치게 된다.
또한, 잔류하는 고유전율의 절연막에 의해 감광막(PR; photoresist) 마진 부족 및 금속성 폴리머(polymer)의 발생으로 인하여 금속배선의 프로파일이 불량해지게 되며, 후속 비아(via) 식각 공정에서 홀(hole) 내부에 금속성 폴리머가 잔류하게 된다. 이와 같은 문제점들로 인해 비아(via) 저항이 증가하게 되어 캐패시터의 신뢰성이 저하된다.
그리고, 잔류하는 절연막을 제거하기 위해 후속 비아 과도 식각타겟(via over etch target)을 증가시키게 되면, 파괴전압(breakdown voltage) 특성 열화가 발생하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 엠아이엠 캐패시터를 외부 환경으로부터 완전히 격리시켜 신뢰성 향상 및 후속 공정에 대한 영향을 최소화하고, 비아 과도 식각 타겟에 따른 파괴전압(breakdown voltage) 열화를 방지할 수 있는 엠아이엠 캐패시터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 엠아이엠 캐패시터는, 기판 상에 형성된 하부전극; 상기 하부전극 상에 형성되고, 두께가 서로 다른 제1영역과 제2 영역으로 구성된 유전막; 상기 유전막의 제2 영역 상에 형성된 상부전극; 상기 상부전극 상에 형성된 하드마스크; 및 상기 하드마스크, 유전막의 제2 영역 및 상부전극 측면에 형성된 스페이서;를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 엠아이엠 반도체소자는, 기판 상에 형성된 하부전극 및 상부전극; 상기 하부전극 및 상기 상부전극 사이에 형성된 고유전율 상수를 갖는 유전막; 상기 상부전극 측면과 상면을 감싸는 제1 보호막; 및 상기 유전막의 측면과 상기 보호막을 감싸는 제2 보호막;을 포함하여 구성되며, 상기 유전막의 폭은 상기 상부전극의 폭보다 크며, 상기 제1 보호막과 상기 제2 보호막은 서로 식각률이 다른 물질로 구성된 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 엠아이엠 캐패시터 제조방법은, 기판 상에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 상기 유전막 상에 상부전극과 하드마스크를 형성하는 단계; 및 상기 유전막, 상부전극 및 하드마스크 측면에 스페이서를 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위해, 본 발명의 실시예에 따른 엠아이엠 캐패시터 제조방법은, 기판 상에 제1 금속막을 형성하는 단계; 상기 제1 금속막 상에 유전막과, 제2 금속막 및 하드마스크 절연막을 차례로 적층하는 단계; 상기 하드마스크 절연막과 제2 금속막을 패터닝하여 하드마스크와 상부전극을 형성하는 단계; 상기 하드마스크, 상부전극 및 유전막을 포함한 기판 전면에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막을 전면 식각하여 상기 하드마스크, 상부전극 및 유전막 측면에 스페이서를 형성하는 단계; 상기 스페이서, 하드마스크 및 제1 금속막 상에 버퍼 절연막을 형성하는 단계; 및 상기 버퍼 절연막과 제1 금속막을 패터닝하여 하부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따르면, 엠아이엠 캐패시터(MIM capacitor)가 외부 환경으로부터 격리되어 각종 결함(defect) 들로부터 보호되어 양호한 누설전류(leakage current) 특성을 확보할 수 있다.
또한, 본 발명에 따르면, 엠아이엠 캐패시터의 스페이서 식각 단계에서 잔류하는 절연막을 제거하여 후속 공정에 영향을 주지 않으므로 양호한 비아 (via) 저항 확보가 가능하다.
그리고, 본 발명에 따르면, 금속막 상부에 증착한 SiON은 비아 식각시에 식각 타겟을 완충시켜 줌으로써 엠아이엠 캐패시터의 파괴전압(breakdown voltage) 특성 열화를 방지할 수 있다.
따라서, 본 발명에 따른 엠아이엠 캐패시터 제조공정을 이용하는 경우에, 파괴전압(breakdown voltage) 및 결함 밀도(defect density) 등과 같은 신뢰성 측면에서 매우 우수한 특성을 갖게 된다.
도 1은 본 발명에 따른 엠아이엠(MIM) 캐패시터를 설명하기 위한 개략적인 단면도이다.
도 2a 내지 도 2r은 본 발명에 따른 엠아이엠(MIM) 캐패시터 제조방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2r은 본 발명에 따른 엠아이엠(MIM) 캐패시터 제조방법을 설명하기 위한 단면도들이다.
이하, 본 발명의 바람직한 실시예에 따른 엠아이엠 캐패시터 구조에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 바람직한 실시예에 따른 엠아이엠 캐패시터의 단면도를 개략적으로 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 엠아이엠 캐패시터는 기판(101) 상에 형성된 하부전극(105a)과, 상기 하부전극(105a) 상에 형성되고, 고유전 상수 값을 갖으며, 제1 영역과 상기 제1 영역으로부터 돌출된 제2 영역인 유전막 돌출부(107a)를 포함하는 유전막(107)과, 상기 유전막(107)의 제1 영역 상에 형성된 상부전극 (109a) 및 상기 유전막 (107)과 상부전극(109a) 측면에 형성된 스페이서(121a)를 포함하여 구성된다.
여기서, 상기 유전막(107)은 상기 상부전극(109a)과 오버랩되는 제1 영역과, 상기 제1 영역으로부터 연장되어 돌출된 제2 영역인 유전막 돌출부(107a)로 구성된다. 이때, 상기 유전막의 가로 길이(또는 폭, width)는 상기 유전막(107) 위에 형성된 상부전극(109a) 길이(또는 폭)보다 길게 형성된다. 이는 상기 유전막을 상부전극보다 넓게 형성됨으로써 상부전극과 하부전극 사이를 잘 분리하여 리키지(leakage) 발생을 억제하는데 도움을 준다. 만일, 유전막과 상부전극이 같은 폭을 가질 경우, 상부전극과 하부전극 사이의 길이가 짧기 때문에 측면을 따라 전계에 의해 리키지(leakage)가 발생할 가능성이 있다. 그렇지만, 본 발명처럼 유전막의 폭이 상부전극보다 크면 그러한 문제를 방지할 수 있다.
상기 기판(101) 상에는 하부 구조물이 형성된다. 상기 하부 구조물은 패드, 플러그, 도전막 패턴, 절연막 패턴, 게이트 구조물, 트랜지스터 등을 포함할 수 있다. 또한, 상기 기판(101)은 반도체기판이나 금속 산화물 단결정 기판을 포함할 수 있다. 예를 들면, 상기 기판(101)은 실리콘기판, 게르마늄기판, SOI기판, GOI기판, 알루미늄 산화물 단결정 기판, 티타늄 산화물 단결정 기판 등을 포함할 수 있다.
또한, 상기 기판(101)과 캐패시터 사이에는 절연 구조물(미도시)이 개재된다. 상기 절연 구조물은 하나의 산화막으로 이루어진 단일막 구조 를 가질 수 있다. 예를 들면, 상기 절연 구조물(미도시)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성할 수 있다. 한편, 상기 절연 구조물(미도시)로는 기판(101) 상에 형성된 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다.
그리고, 상기 기판(101)과 하부전극(105a) 사이에는 금속배선(103a)이 형성된다. 상기 금속배선(103a)은 알루미늄(Al), 텅스텐, 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등으로 구성되거나, 이들 각각이 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 실시예에 있어, 상기 금속배선(103a)은 알루미늄(Al)으로 구성된 경우이다.
더욱이, 상기 하부전극(105a)은 금속, 합금 또는 도전성 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 하부전극(105a)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf, Cu, 또는 이들의 합금(alloy)으로 이루어진 그룹 중에서 선택된 어느 하나 이상이거나, 이들 각각이 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 실시예에 있어, 상기 하부전극(105a)은 TiN 으로 구성된 경우이다.
또한, 상기 유전막(107)은 고유전 상수 값을 갖는 SiN, Ta2O5, HfO2, Al2O3 등을 포함하는 절연물질 중에서 어느 하나로 구성되거나, 엠아이엠 캐패시터 (MIM capacitor)의 용량을 증가시킬 목적으로 HfO2/Al2O3 등 적층 구조 또는 HfO2/Al2O3 층이 반복되는 라미네이트(laminate) 구조로 형성될 수 있다. 여기서, 상기 HfO2 층은 누설 전류(leakage current)를 줄이는데 효과적이다.
더욱이, 상기 상부전극(109a)은 금속, 합금 또는 도전성 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 상부전극(109a)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf, Cu, 또는 이들의 합금(alloy)으로 이루어진 그룹 중에서 선택된 어느 하나 이상이거나, 이들 각각이 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 실시예에 있어, 상기 상부전극(109a)은 TiN으로 구성된 경우이다.
또한, 상기 상부전극(109a) 상에는 하드마스크(111a)가 형성되어 있다. 상기 하드마스크(111a)는 하나의 산화막으로 이루어진 단일막 구조로 이루어질 수 있다. 예를 들면, 상기 하드마스크(111a)는 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 등과 같은 실리콘 산화물 계열 또는, SiN 및 SiON 과 같은 질화물 계열로 구성될 수 있다. 상기 하드마스크(111a)는 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다. 한편, 상기 하드마스크(111a)의 두께는 100∼4000Å 정도가 바람직하다.
그리고, 상기 스페이서(121a)는 하나의 산화막으로 이루어진 단일막 구조를 가질 수 있다. 예를 들면, 상기 스페이서(121a)는 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 등과 같은 실리콘 산화물 계열과, SiN 및 SiON 과 같은 질화물 계열로 구성될 수 있다. 또한, 상기 스페이서(121a)는 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다. 한편, 상기 스페이서(121a)의 두께는 100∼4000Å 정도가 바람직하다.
상기 스페이서(121a) 아래에는 유전막 돌출부(107a)가 존재하고, 그 유전막 돌출부(107a) 아래에는 하부전극(105a)이 존재하고 있다. 여기서, 상기 스페이서 (121a) 아래에 존재하는 유전막 돌출부(107a)의 두께는 상기 상부전극(109a)과 하부전극(105a) 사이에 있는 유전막(107)의 두께보다 얇다. 또한, 상기 스페이서 (121a)의 측면으로는 상부전극(109a), 유전막(107) 및 하드마스크(111a)가 접촉하고 있다. 따라서, 상기 스페이서(121a)로 인해, 엠아이엠 캐패시터(MIM capacitor)가 외부 환경으로부터 격리되어 각종 결함(defect) 들로부터 보호되어 양호한 누설전류(leakage current) 특성을 얻을 수 있게 된다.
또한, 상기 스페이서(121a)를 포함한 하드마스크(111a) 및 하부전극(105a) 상에 버퍼 절연막(123)이 형성되어 있다. 상기 버퍼 절연막(123)은 질소 원자가 함유된 실리콘 산화질화막인 SiON으로 구성되는데, 상기 SiON으로 구성된 절연막 (123)은 후속 금속 패터닝시에 리소그라피 공정의 마진 향상을 위한 반사방지막 역할을 한다. 또한, 상기 버퍼 절연막(123)은 비아 식각 타겟(via etch target)을 완충시켜 주기 위한 버퍼층(buffer layer)으로의 역할도 동시에 수행한다. 또한, 상기 버퍼 절연막(123)은 비하 홀(via hole) 형성시에 식각 중지(etch stopping) 역할을 하는 식각 중지막(etch stopper)으로도 사용한다. 여기서, 상기 버퍼 절연막 (123)의 두께는 50∼1000Å 정도가 바람직하다. 한편, 상기 버퍼 절연막(123)은, 무기(inorganic) SiON 대신에 유기 BARC를 사용하여 형성될 수 있다.
또한, 상기 금속배선(103a), 하부전극(105a) 및 버퍼 절연막(123)을 포함한 기판 전면에 층간절연막(131)이 형성되고, 그 내부에는 상기 하부전극(105a)과 상부전극(109a)을 노출시키는 제1, 2 개구(135a, 135b)가 형성되어 있다.
그리고, 상기 제1, 2 개구(135a, 135b) 각각에는 제1, 2 플러그(137a, 137b)가 각각 형성되어 있다. 상기 제1, 2 플러그(137a, 137b)는 텅스텐(W), 알루미늄 (Al), 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등으로 구성될 수 있다. 본 발명의 실시예에 있어, 상기 제1, 2 플러그(137a, 137b)는 텅스텐(W)을 사용하여 형성하는 경우이다.
상기 제1, 2 플러그(137a, 137b)를 포함한 층간절연막(131) 상에는 제1, 2 플러그(137a, 137b)를 통해 상기 하부전극(105a)과 상부전극(109a)과 각각 접속되는 제1, 2 패드(139a, 139b)와 제1, 2 반사방지막패턴(141a, 141b)이 적층되어 있다.
이상에서와 같이, 본 발명에 따르면 엠아이엠 캐패시터(MIM capacitor)가 외부 환경으로부터 격리되어 각종 결함(defect) 들로부터 보호되어 양호한 누설전류 (leakage current) 특성을 얻을 수 있게 된다.
한편, 본 발명에 따른 엠아이엠 캐패시터 제조방법에 대해 도 2a 내지 도 2r를 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2r은 본 발명에 따른 엠아이엠(MIM) 캐패시터 제조방법을 설명하기 위한 단면도들이다.
도면에는 도시하지 않았지만, 먼저 기판(101) 상에 하부 구조물(미도시)를 형성한 후, 상기 하부 구조물 위에 층간절연막(미도시)을 증착한다. 이때, 상기 기판 (101)은 반도체기판이나 금속 산화물 단결정 기판을 포함할 수 있다. 예를 들면, 기판(101)은 실리콘기판, 게르마늄기판, SOI기판, GOI기판, 알루미늄 산화물 단결정 기판, 티타늄 산화물 단결정 기판 등을 포함할 수 있다. 상기 하부 구조물(미도시)은, 도면에는 도시하지 않았지만, 기판(101) 상에 형성된 패드, 도전성 패턴, 배선, 게이트 구조물, 트랜지스터 등을 포함할 수 있다.
또한, 상기 층간절연막(미도시)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성할 수 있다. 상기 층간절연막은 하나의 산화막으로 이루어진 단일막 구조를 가질 수 있다. 예를 들면, 상기 층간절연막(미도시)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등을 사용하여 형성할 수 있다. 한편, 층간절연막(미도시)으로는 기판(101) 상에 형성된 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다.
그 다음, 도 2a에 도시된 바와 같이, 상기 층간절연막(미도시) 상에 금속 배선막(103)과 하부전극으로 사용하기 위한 제1 금속막(105)을 차례로 증착한다. 이때, 상기 금속 배선막(103)의 두께는 배선공정에서 필요로 하는 Rs(저항) 값에 따라 변화될 수 있다. 또한, 상기 금속 배선막(103)은 스퍼터링(sputtering)공정, 화학 기상 증착 공정, 원자층 적층(ALD) 공정, 전자 빔 증착 공정, 펄스 레이저 증착 (PLD) 공정 등을 이용하여 형성될 수 있다. 또한, 상기 금속 배선막(103)으로는 알루미늄(Al), 텅스텐, 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 본 발명의 실시예에 있어, 금속 배선막(103)은 알루미늄(Al)을 사용하여 형성하는 경우이다.
그리고, 상기 제1 금속막(105)은 원자층 적층 공정, 스퍼터링 공정, 전자 빔 증착 공정, 화학 기상 증착 공정, 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 또한, 상기 제1 금속막(105)은 금속, 합금 또는 도전성 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 금속막(105)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf, Cu, 또는 이들의 합금(alloy)으로 이루어진 그룹 중에서 선택된 어느 하나 이상이거나, 이들 각각이 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 실시예에 있어, 제1 금속막(105)은 TiN 를 사용하여 형성하는 경우이다.
한편, 상기 제1 금속막(105)을 형성한 후, 하부전극으로 사용하는 제1 금속막(105)의 전기적 특성을 개선하기 위하여 제1 금속막(105)에 대해 열처리 공정, 오존(O3) 처리 공정, 산소(O2) 처리 공정, 플라즈마 열처리 공정 등을 추가하여 수행할 수 있다.
이어서, 상기 제1 금속막(105) 위에 유전막(107)을 증착한다. 이때, 상기 유전막(107)은 원자층 적층 공정, 스퍼터링 공정, 펄스 레이저 증착 공정, 전자 빔 증착 공정, 또는 화학 기상 증착 공정을 사용하여 형성될 수 있다. 또한, 상기 유전막(107)은 고유전 상수 값을 갖는 SiN, Ta2O5, HfO2, Al2O3 등을 포함하는 절연물질 중에서 어느 하나를 사용하거나, 엠아이엠 캐패시터(MIM capacitor)의 용량을 증가시킬 목적으로 HfO2/Al2O3 등 적층 구조 또는 HfO2/Al2O3 층이 반복되는 라미네이트 (laminate) 구조를 사용할 수도 있다. 또한, 상기 HfO2층은 누설 전류 (leakage current)를 줄이는데 효과적이다.
그리고, 상기 Ta2O5, HfO2, Al2O3 와 같은 고유전 상수(high-k) 값을 갖는 절연 물질은 식각하기 어려운 물질이기 때문에, 층 두께가 너무 두꺼우면 식각하는데 어려움이 따르고, 너무 얇으면 누설전류(leakage current)가 발생하기 때문에 적당한 두께로 증착할 필요가 있다. 나중에 설명하겠지만, 상기 고유전 상수 값을 갖는 절연물질이 하부 금속막 위에서 옆으로 길게 남아 있게 되면, 비아 개구(via opening) 형성을 위한 식각 공정시에 문제가 된다. 그러나, SiN의 경우, 하부 금속막 위에 계속 옆으로 남아 있어도 비아 개구(via opening) 형성시에 쉽게 식각되어 문제가 되지 않는다. 그러나, 캐패시터의 용량(capacitance)을 증가시키기 위해서는 SiN 두께를 낮춰야 하는데, SiN 두께가 얇아지면 누설전류(leakage current) 문제가 있기 때문에, 같은 두께라면 용량이 큰 고유전 상수 값을 갖는 물질을 사용하는 것이 바람직하다. 한편, 상기 유전막(107)을 형성한 다음, 상기 유전막(107)의 전기적인 특성을 향상시키기 위해 유전막(107)에 대해 열처리 공정, 오존 처리 공정, 산소 처리 공정, 플라즈마 열처리 공정 등을 추가하여 수행할 수 있다. 이때, 상기 유전막(107)은 제1 영역과 제2 영역으로 정의되는데, 상기 제1 영역은 후속 공정에서 두께 일부가 식각되는 영역이고, 상기 제2 영역은 식각되지 않는 영역이면서 엠아이엠 캐패시터의 유전체로 사용하는 영역을 의미한다.
그 다음, 상기 유전막(107) 상에 상부전극으로 사용하기 위한 제2 금속막 (109)을 증착한다. 이때, 상기 제2 금속막(109)은 원자층 적층 공정, 스퍼터링 공정, 전자 빔 증착 공정, 화학 기상 증착 공정, 또는 펄스 레이저 증착 공정을 이용하여 형성될 수 있다. 또한, 상기 제2 금속막(109)은 금속, 합금 또는 도전성 금속 화합물을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 금속막(109)은 Ru, SrRuO3, Pt, TaN, WN, TiN, TiAlN, Co, Cu, Hf, Cu, 또는 이들의 합금(alloy)으로 이루어진 그룹 중에서 선택된 어느 하나 이상이거나, 이들 각각이 단독으로 또는 서로 혼합되어 사용될 수 있다. 본 발명의 바람직한 실시예에 있어서, 제2 금속막 (109)은 TiN 를 사용하여 형성하는 경우이다. 한편, 상기 제2 금속막(109)을 형성한 후, 상부전극으로 사용하는 제2 금속막(109)의 전기적 특성을 개선하기 위하여 제2 금속막(109)에 대해 열처리 공정, 오존(O3) 처리 공정, 산소(O2) 처리 공정, 플라즈마 열처리 공정 등을 추가하여 수행할 수 있다.
이어서, 상기 제2 금속막(109) 상에 하드마스크 절연막(hard mask insulator)(111)을 증착한다. 이때, 상기 하드마스크(111)는 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성할 수 있다. 상기 하드마스크 절연막(111)은 하나의 산화막으로 이루어진 단일막 구조를 가질 수 있다. 예를 들면, 상기 하드마스크 절연막(111)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 등과 같은 실리콘 산화물 계열과, SiN 및 SiON 과 같은 질화물 계열 모두 이용할 수 있다. 또한, 상기 하드마스크 절연막(111)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다. 한편, 상기 하드마스크 절연막(111)의 증착 두께는 100∼4000Å 정도로 증착하는 것이 바람직하다.
그 다음, 도 2b 및 2c에 도시된 바와 같이, 상기 하드마스크 절연막(111) 상에 상기 하드마스크 절연막(111)과 제2 금속막(109)를 식각하기 위해, 제1 감광막 (photoresist layer)(113)를 도포하고, 제1 마스크(120)를 이용한 포토리소그라피 공정을 통해 상기 제1 감광막(113)을 노광 및 현상한 후 이를 패터닝하여, 제1 감광막패턴(113a)을 형성한다.
이어서, 도 2d에 도시된 바와 같이, 상기 제1 감광막패턴(113a)을 차단막으로, 상기 하드마스크 절연막(111)과 상부전극으로 사용하기 위한 제2 금속막(109)을 순차적으로 식각하여 상부전극(109a)을 형성한다. 이때, 하부전극으로 사용하기 위한 제1 금속막(105)이 외부로 노출되지 않도록 하기 위해 상기 유전막(107)에서 식각 진행이 정지(stopoing)되도록 한다. 이는 하드마스크 절연막(111)과 제2 금속막(109) 식각시에 하부전극 용 제1 금속막(105)이 노출되면, 금속 폴리머(metal polymer)가 발생하여 누설전류(leakage current)의 원인이 되기 때문이다. 또한, 상기 하드마스크 절연막(111)과 제2 금속막(109) 식각시에, 상기 유전막(107)의 제1 영역과 제2 영역 중에서, 제1 영역(즉, 유전막 돌출부(107a)의 두께 일부가 부분적으로(partially) 식각되기 때문에, 초기에 증착된 두께보다 작아질 수 있다. 이때, 초기 두께보다 얇은 두께를 갖는 유전막의 제1 영역(107a)을 남기는 이유는 금속 폴리머(metal polymer)가 쌓이지 않도록 하기 위해서이다. 여기서, 잔류하는 유전막 돌출부(107a)의 층 두께는 약 50 ∼ 100 Å 정도가 바람직하다. 또한, 공정 마진을 향상시키기 위해서는, 상기 잔류하는 유전막 돌출부(107a)의 두께 조절 (control)이 매우 중요하다. 한편, 상기 제1 감광막패턴(113a)을 차단막으로 하여 식각 공정 진행시에, 상기 하드마스크(111) 식각에는 CF4/CHxFy/O2/N2/Ar 등의 가스를 이용하고, 엠아이엠 캐패시터의 상부전극 용 제2 금속막(109) 식각에는 Cl2/BCl3를 이용하며, 식각 프로파일 (etching profile) 제어를 위하여 N2 또는 Ar 등을 첨가 가스로 사용한다.
그 다음, 도 2e에 도시된 바와 같이, 선택적으로 식각된 하드마스크(111a), 상부전극(109a) 및 유전막(107)을 포함한 기판 전면에 스페이서 절연막(spacer insulator) (121)을 증착한다. 이때, 상기 스페이서 절연막(121)은 화학 기상 증착 (CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착 (PECVD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성할 수 있다. 상기 스페이서 절연막(121)은 하나의 산화막으로 이루어진 단일막 구조를 가질 수 있다. 예를 들면, 상기 스페이서 절연막(121)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 등과 같은 실리콘 산화물 계열과, SiN 및 SiON 과 같은 질화물 계열 모두 이용할 수 있다. 또한, 상기 스페이서 절연막(121)은 적어도 하나의 산화막, 적어도 하나의 질화막 및/또는 적어도 하나의 산질화막을 포함하는 다층 막 구조를 가질 수도 있다. 여기서, 상기 산화막, 질화막 및 산질화막은 각기 실리콘 질화물, 실리콘 질화물 및 실리콘 산질화물을 사용하여 형성할 수 있다. 한편, 상기 스페이서 절연막(121)의 증착 두께는 100∼4000Å 정도로 증착하는 것이 바람직하다. 여기서, 상기 스페이서 절연막(121)은 상기 하드 마스크 절연막(111) 의 증착 물질과 동일한 물질로 사용할 수 있다. 이는 상기 스페이서 절연막(121)과 하드마스크 절연막(111) 사이에 접착성(adhesion)을 좋게 하기 위한 것이다.
이이서, 도 2f에 도시된 바와 같이, 별도의 마스크 없이, 전면 식각 (blanket etch) 공정을 실시하여 상기 스페이서 절연막(121)을 식각하여 스페이서 (121a)를 형성한다. 이때, 과도 식각(over etch) 공정을 이용하여, 하부전극으로 사용하기 위한 제1 금속층(105) 상부에 잔류하고 있는 유전막 돌출부(107a), 즉 유전막의 제1영역 중에서 스페이서(121a)를 제외한 지역에 잔류하는 부분을 완전히 제거한다. 즉, 상기 고유전 상수 값을 갖는 유전막 돌출부(107a)는 건식 식각 (dry etching)이 잘 안 되는 문제점이 있기 때문에, 식각 과정에서 완전히 제거되어야 한다. 이는 상기 유전막 돌출부(107a)가 완전히 제거되지 않으면 후속 비아 개구 (via opening)를 형성하기 위한 식각 공정에서 상기 잔류한 유전막 돌출부(107a)가 식각 정지막(etching stopper) 역할을 하여 비아 개구 형성을 방해할 수도 있기 때문이다.
결과적으로 스페이서 절연막 형성공정을 통해 유전막의 가로 길이(또는 폭, width)가 유전막 위에 형성된 상부전극 길이(또는 폭)보다 길게 형성된다. 이는 유전막이 상부전극보다 넓게 형성됨으로써 상부전극과 하부전극 사이를 잘 분리하여 리키지(leakage) 발생을 억제하는데 도움을 준다. 만일, 유전막과 상부전극이 같은 폭을 가질 경우, 상부전극과 하부전극 사이의 길이가 짧기 때문에 측면을 따라 전계에 의해 리키지(leakage)가 발생할 가능성이 있다. 그렇지만, 본 발명처럼 유전막의 폭이 크면 그러한 문제를 방지할 수 있다.
한편, 상기 스페이서 절연막(121)을 식각하는 과정에서, 상기 하드마스크 (111a)도 약간 손실이 일어날 수 있다. 이는 상기 하드마스크(111a)의 물질과 상기 스페이서 절연막(121)의 물질이 동일하기 때문이다. 상기 스페이서 절연막(121)을 식각하는 과정에서, 상기 제1 금속층(105)의 노출된 상부가 약간 손실이 일어날 수 있다. 이는 상기 스페이서 절연막(121)을 측면만 남도록 과도식각하기 때문이다.
이렇게 스페이서(121a)의 형성 공정이 완료되면, 엠아엠 캐패시터(MIM capacitor)는 외부 환경으로부터 완전히 격리된다. 결과적으로 상기 스페이서 절연막은 하드 마스크 절연막과 함께 상부전극 측면과 상면을 보호하는 역할도 담당한다. 이때, 상기 스페이서(121a)의 아래에는 유전막 돌출부(107a)가 존재하고, 그 유전막 돌출부(107a) 아래에는 하부전극용 제1 금속막(105)이 존재하게 된다. 여기서, 상기 스페이서(121a) 아래에 존재하는 유전막 돌출부(107a)의 두께는 상기 상부전극(109a) 아래에 유전막(107)의 두께보다 얇게 된다. 이는 식각 공정, 예를 들어 제1 감광막패턴(113a)을 차단막으로 식각공정 진행시에 하드마스크 절연막(111)과 제2 금속막(109) 식각과 함께 유전막(107)의 일부 두께도 식각되어 손실(loss)이 일어나기 때문이다. 그리고, 상기 스페이서(121a)의 측면으로는 상부전극 (109a), 유전막(107) 및 하드마스크(111a)가 접촉하고 있다.
이어서, 도 2g에 도시된 바와 같이, 상기 스페이서(121a)를 포함한 기판 전면에 SiON과 같은 질화물 계열의 버퍼 절연막(123)을 증착한다. 이때, 상기 버퍼 절연막(123)은 상기 스페이서 절연막 또는 상기 하드마스크에 사용되는 물질과 식각률(etching rate)이 다른 절연막을 사용하는 것이 바람직하다. 왜냐하면, 비아홀(via hole) 형성시에 상기 버퍼 절연막에서 1차로 식각 중지(etch stop)를 유도하기 위함이다. 여기서, 상기 버퍼 절연막(123)은 SiON을 사용하여 형성하는데, 상기 SiON은 후속 금속 패터닝시에 리소그라피 공정의 마진 향상을 위한 반사방지막 역할을 한다. 또한, 상기 버퍼 절연막(123)은 비아 식각 타겟(via etch target)을 완충시켜 주기 위한 버퍼층(buffer layer)으로의 역할도 동시에 수행한다. 여기서, 상기 버퍼 절연막(123)의 두께는 50∼1000Å 정도로 증착한다. 이때, 상기 버퍼 절연막(123)은 기판 전면에 증착하기 때문에 외부에 노출된 하부전극용 제1 금속막(105) 위에 직접 접촉하게 된다. 또한, 상기 버퍼 절연막(123)으로 사용하는 SiON은 약 350∼420℃의 온도 범위에서 SiH4/N2O 가스를 이용하여 증착하며, 포토리소그라피 (photo-lithography) 공정 마진을 고려하여 n (refractive index)과 k (extinction coefficient)의 값을 각각 1.80∼2.2 및 0.30∼0.45가 되도록 변화시킬 수 있다. 이때, 상기 n과 k 값은 SiH4/N2O 비율을 조절함으로써 변화가 가능한데, n과 k 값은 SiH4/N2O 비율이 감소함에 따라, 즉 N2O 분율이 증가함에 따라 증가하게 된다. 또한, 반사율 값이 높으면, 난반사로 인해 옆에 있는 감광막(PR)을 녹일 수 있어, 포토 DI 임계치(CD)에 제어하기 어려워진다. 한편, 상기 버퍼 절연막(123)은, 무기(inorganic) SiON 대신에 유기 BARC를 사용할 수 있다.
그리고, 비아 과도 식각 타겟(via over etch target)이 약 5000Å 미만일 경우, 포토 리소그라피(photolithography) 공정 마진 확보 및 감광막(PR) 미세 패터닝을 위한 반사방지막의 용도로 사용하기 위해, SiON은 약 50∼400Å의 범위로 비교적 얇게 증착한다.
하지만, 비아 과도 식각 타겟(via over etch target)이 약 5000Å 이상일 경우에는, SiON 두께를 400∼1000Å의 범위로 두껍게 증착한다. 또한, 비아(via) 형성을 위한 식각시에, C4F8, C5F8, C4F6, 등과 같이 C/F 비율이 높은 가스 화학적 성질을 이용하여 SiON에 대한 산화막 선택비를 증가시킨다. 이때, SiON은 PR 미세 패터닝을 위한 반사방지막의 역할 뿐만 아니라 비아 식각 타겟(via etch target)을 완충시켜 주기 위한 버퍼층으로의 역할을 동시에 수행한다. 또한, 상기 버퍼 절연막 (123)은 비아홀(via hole) 형성시에 식각 중지(etch stopping) 역할을 하는 식각중지막(etch stopper)으로도 이용된다.
한편, SiON의 경우, 후속 패터닝 공정에서의 피치(pitch)가 미세하지 않고 비아 과도 식각 타겟(via over etch target)이 5000Å 이하로 작을 경우, 증착하지 않아도 무방하다. 그러나, 하부 반사에 의해 PR 패턴을 심하게 왜곡시키는 경우, 미세 패터닝을 위해 SiON과 같은 반사방지막을 사용해야 한다.
그 다음, 도 2h 및 2i에 도시된 바와 같이, 상기 버퍼 절연막(123) 상에 제2 감광막(125)을 도포하고, 제2 마스크(130)를 이용한 포토 리소그라피 공정에 의해 노광 및 현상한 다음 패터닝하여 제2 감광막패턴(125a)을 형성한다.
이어서, 도 2j에 도시된 바와 같이, 상기 제2 감광막패턴(125a)을 차단막으로, 상기 버퍼 절연막(123)을 식각한다. 이때, 상기 버퍼 절연막(123)은 유전막 식각장비에서 식각한다. 또한, 상기 버퍼 절연막(123)은 CHF3, CF4, 및 CH2F2 가스를 단독 또는 조합해서 사용하여 식각하며, 식각률이나 단면 프로파일 제어를 위하여 N2, O2, Ar 등의 가스를 첨가할 수 있다.
그 다음, 기판을 금속 식각장비로 옮긴 다음, 하부전극용 제1 금속막(105)과 금속배선막(103)을 순차적으로 식각하여 하부전극(105a)과 금속배선(103a)을 형성함으로써 엠아이엠 캐패시터 형성 공정을 완료한다. 이때, 상기 금속배선막(103)은, 상기 제2 감광막패턴(125a) 없이 식각할 경우에 측벽(side wall) 식각이 일어날 수 있기 때문에 제2 감광막패턴(125a)이 있는 상태에서 식각한다. 또한, 상기 제1 금속막(105) 및 금속배선막(103) 식각시에는 Cl2, BCl3 를 단독 또는 단면 프로파일을 구현하기 위하여 N2, C2H4, CH4, CHF3, Ar 등의 가스를 이용할 수 있다.
이어서, 도 2k에 도시된 바와 같이, 상기 금속배선막(105)을 식각한 후 금속 식각장비에서 인시튜(in-situ)로 상기 제2 감광막패턴(125a)을 제거한다. 이때, 상기 금속배선막(103)과 제1 금속막(105)을 식각한 후 인시튜(in-situ)로 제2 감광막패턴(125a)을 제거하는 이유는 감광막을 제거하지 않고 대기 중에 노출되었을 때 대기 중의 수분에 의한 금속배선의 부식이 일어나기 때문이다. 이를 방지하기 위해, 인시튜로 산소(O2) 플라즈마를 이용하여 잔류하는 감광막 및 폴리머를 제거하게 된다.
그 다음, 도 2l 및 2m에 도시된 바와 같이, 통상적인 배선 형성 공정을 수행하기 위해, 먼저 상기 금속배선(103a) 및 하부전극(105a)을 포함한 기판 전면에 층간절연막(131)을 증착하고, 그 위에 제3 감광막(미도시)를 도포한다.
이어서, 도 2m에 도시된 바와 같이, 마스크(미도시)를 이용한 포토리소그라피 공정에 의해 상기 제3 감광막(미도시)을 노광 및 현상한 다음 패터닝하여 제3 감광막패턴(133)을 형성한다.
그 다음, 상기 제3 감광막패턴(133)을 차단막으로, 상기 층간절연막(131)과 절연막(123) 및 하드마스크(111a)를 순차적으로 패터닝하여, 도 2n에서와 같이, 상기 상부전극(109a)과 하부전극(105a)을 각각 연결하기 위한 제1, 2 개구(135a, 135b)를 동시에 형성한다. 이때, 상기 제1 개구(135a)는 상기 층간절연막(131)과 q버퍼 절연막(123)이 식각되어 형성되며, 상기 제2 개구(135b)는 상기 층간절연막 (131), 버퍼 절연막(123) 및 하드마스크(111a)가 식각되어 형성된다. 이때, 상기 하부전극(105a)을 형성하기 위한 제1 개구(135a) 형성시에, 고유전율을 갖는 유전막 돌출부(107a)가 남아 있게 되면 식각 장벽(etch barrier) 역할을 하여 개구 (opening) 불량(fail)이 발생할 수 있으나, 상기 유전막 돌출부(107a)가 전 단계, 즉 도 2f에서 완전히 제거되기 때문에 이러한 개구 불량이 방지된다.
이어서, 도 2o에 도시된 바와 같이, 상기 층간절연막(131) 상에 상기 제1, 2 개구(135a, 135b)를 매립하는 제3 금속막(137)을 증착한다. 이때, 상기 제3 금속막 (137)은 스퍼터링(sputtering)공정, 화학 기상 증착 공정, 원자층 적층(ALD) 공정, 전자 빔 증착 공정, 펄스 레이저 증착(PLD) 공정 등을 이용하여 형성될 수 있다. 또한, 상기 제3 금속막(137)으로는 텅스텐(W), 알루미늄(Al), 티타늄, 탄탈륨, 구리, 텅스텐 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨 질화물 등을 사용하여 형성될 수 있다. 본 발명의 실시예에 있어, 제3 금속막 (137)은 텅스텐(W)을 사용하여 형성하는 경우이다.
그 다음, 도 2p에 도시된 바와 같이, 평탄화(CMP; Chemical Mechanical Polishing) 공정을 통해 상기 제3 금속막(137)을 평탄화함으로써, 상기 제1, 2 개구(135a, 135b) 내에 제1, 2 플러그(137a, 137b)을 각각 형성한다. 이때, 상기 제1, 2 플러그(137a, 137b) 각각은 상기 하부전극(105a)과 상부전극(109a)에 각각 연결된다.
이어서, 도 2q에 도시된 바와 같이, 상기 제1, 2 플러그(137a, 137b)를 포함한 층간절연막(131) 상에 제4 금속막(139)과 반사방지막(141)을 차례로 증착한 다음 상기 반사방지막(141) 상에 제4 감광막(미도시)을 도포한다.
그 다음, 도면에는 도시하지 않았지만, 마스크(미도시)를 이용한 포토리소그라피 공정을 통해 상기 제4 감광막(미도시)을 노광 및 현상한 다음 패터닝하여 제4 감광막패턴(143)을 형성한다.
이어서, 도 2r에 도시된 바와 같이, 상기 제4 감광막패턴(143)을 차단막으로 , 상기 반사방지막(141) 및 제4 금속막(139)을 순차적으로 식각하여 상기 제1, 2 플러그(137a, 137b)를 통해 상기 하부전극(105a)과 상부전극(109a)과 각각 접속되는 제1, 2 패드(139a, 139b) 및 제1, 2 반사방지막패턴(141a, 141b)을 각각 형성함으로써 배선 형성 공정을 완료한다.
이상에서와 같이, 본 발명에 따르면 엠아이엠 캐패시터(MIM capacitor)가 외부 환경으로부터 격리되어 각종 결함(defect) 들로부터 보호되어 양호한 누설전류 (leakage current) 특성을 얻을 수 있게 된다.
또한, 본 발명에 따르면, 엠아이엠 캐패시터의 스페이서 식각 단계에서 잔류하는 절연막을 제거하여 후속 공정에 영향을 주지 않으므로 양호한 비아 (via) 저항 확보가 가능하다.
그리고, 본 발명에 따르면, 금속막 상부에 증착한 SiON은 비아 식각시에 식각 타겟(etch target)을 완충시켜 줌으로써 엠아이엠 캐패시터의 파괴전압 (breakdown voltage) 특성 열화를 방지할 수 있다.
또한, 본 발명에 따르면, 스페이서 절연막 형성공정을 통해 유전막의 가로 길이 (또는, 폭)가 유전막 위에 형성된 상부 금속 길이(또는 폭)보다 길게 형성된다. 이는 유전막의 가로 길이가 상부전극보다 넓게 형성됨으로써 상부전극과 하부전극 사이를 잘 분리하여 리키지(leakage) 발생을 억제하는데 도움을 준다. 만일, 유전막과 상부전극이 서로 같은 폭을 가질 경우에 상부전극과 하부전극 사이의 거리가 짧기 때문에 측면을 따라 전계에 의해 리키지(leakage)가 발생할 가능성이 있다. 그렇지만, 본 발명처럼 유전막의 폭이 크면 그러한 문제를 방지할 수 있다.
따라서, 본 발명에 따른 엠아이엠 캐패시터 제조공정을 이용하는 경우에, 파괴전압(breakdown voltage) 및 결함밀도(defect density) 등과 같은 신뢰성 측면에서 매우 우수한 특성을 갖게 된다.
이상에서와 같이, 본 발명은 상기의 실시예에 제한되거나 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예는 다양한 형태로 실시될 수 있으며, 본문에 설명된 실시예에 한정되는 것으로 해석되지는 않는다. 본 명세서에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지는 대체물을 포함하는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로만 사용된다. 다만, 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
그리고, 본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
100 : 엠아이엠 캐패시터 101 : 기판
103 : 금속배선막 103a : 금속배선
105 : 제1 금속막 105a : 하부전극
107 : 유전막 107a : 유전막 돌출부(제1 영역)
109 : 제2 금속막 109a : 상부전극
111 : 하드마스크 절연막 111a : 하드마스크
113 : 제1 감광막 113a : 제1 감광막패턴
120 : 제1 마스크 121 : 스페이서 절연막
121a : 스페이서 123 : 버퍼 절연막
125 : 제2 감광막 125a : 제2 감광막패턴
130 : 제2 마스크 131 : 층간절연막
133 : 제3 감광막패턴 135a, 135b : 제1, 2 개구
137 : 제3 금속막 137a, 137b : 제1, 2 플러그
139 : 제4 금속막 139a, 139b : 제1, 2 패드
141 : 반사방지막 141a, 141b : 제1, 2 반사방지막패턴
143 : 제4 감광막패턴
103 : 금속배선막 103a : 금속배선
105 : 제1 금속막 105a : 하부전극
107 : 유전막 107a : 유전막 돌출부(제1 영역)
109 : 제2 금속막 109a : 상부전극
111 : 하드마스크 절연막 111a : 하드마스크
113 : 제1 감광막 113a : 제1 감광막패턴
120 : 제1 마스크 121 : 스페이서 절연막
121a : 스페이서 123 : 버퍼 절연막
125 : 제2 감광막 125a : 제2 감광막패턴
130 : 제2 마스크 131 : 층간절연막
133 : 제3 감광막패턴 135a, 135b : 제1, 2 개구
137 : 제3 금속막 137a, 137b : 제1, 2 플러그
139 : 제4 금속막 139a, 139b : 제1, 2 패드
141 : 반사방지막 141a, 141b : 제1, 2 반사방지막패턴
143 : 제4 감광막패턴
Claims (33)
- 기판 상에 형성된 하부전극;
상기 하부전극 상에 형성되고, 두께가 서로 다른 제1 영역과 제2 영역으로 구성된 유전막;
상기 유전막의 제2 영역 상에 형성된 상부전극;
상기 상부전극 상에 형성된 하드마스크;
상기 하드마스크, 상기 상부전극 및 상기 유전막 측면에 형성된 스페이서; 및
상기 하드마스크, 스페이서 및 상기 하부전극 상부에 형성되고, 상기 하드마스크와 식각률이 다른 버퍼절연막을 포함하여 구성되며,
상기 버퍼절연막은 무기(inorganic) SiON 또는 유기 BARC로 이루어진 엠아이엠 캐패시터. - 제1 항에 있어서, 상기 스페이서의 하부에 있는 상기 유전막의 제1 영역은 상기 상부전극 아래에 있는 상기 유전막의 제2 영역보다 얇은 두께를 갖는 것을 특징으로 하는 엠아이엠 캐패시터.
- 제1항에 있어서, 상기 하부전극 상부에 형성된 버퍼절연막은 유전막이 식각되고 노출된 상기 하부전극 상부에 형성된 것을 특징으로 하는 엠아이엠 캐패시터.
- 제1 항에 있어서, 상기 유전막은 SiN, SiO2, Al2O3, HfO, Ta2O5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3, SrZrTiO3, HfO2/Al2O3 의 적층 구조, HfO2/Al2O3 층이 반복되는 라미네이트 구조로 이루어진 그룹 중에서 선택된 어느 하나 이상을 포함하는 절연물질 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
- 제1 항에 있어서, 상기 스페이서 하면은 상기 유전막의 제1영역과 접촉되고, 상기 스페이서의 측면은 상기 상부전극 및 상기 유전막의 제2 영역의 측면과 접촉되는 것을 특징으로 하는 엠아이엠 캐패시터.
- 삭제
- 제1 항에 있어서, 상기 하드마스크와 상기 스페이서는 SiO2, SiC, FSG, USG 을 포함하는 실리콘 산화물 계열과; SiN, SiON 을 포함하는 질화물 계열로 이루어진 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
- 기판 상에 형성된 하부전극 및 상부전극;
상기 하부전극 및 상기 상부전극 사이에 형성된 고유전율 상수를 갖는 유전막;
상기 상부전극 상부에 형성된 제1 보호막; 및
상기 유전막의 측면과 상기 제1 보호막 및 상기 하부전극의 상부에 형성되는 제2 보호막;을 포함하여 구성되며,
상기 유전막의 폭은 상기 상부전극의 폭보다 크며,
상기 제1 보호막과 상기 제2 보호막은 서로 식각률이 다른 물질로 구성되며,
상기 제2 보호막은 무기(inorganic) SiON 또는 유기 BARC로 이루어진 것을 특징으로 하는 엠아이엠 캐패시터. - 제8항에 있어서, 상기 유전막은 Al2O3, HfO, HfO2/Al2O3 의 적층 구조, HfO2/Al2O3 층이 반복되는 라미네이트 구조로 이루어진 절연물질 그룹 중에서 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
- 제8 항에 있어서, 상기 제1 보호막은 SiO2, SiC, FSG, USG 을 포함하는 실리콘 산화물 계열과; SiN, SiON 을 포함하는 질화물 계열로 이루어진 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터.
- 삭제
- 기판 상에 하부전극을 형성하는 단계;
상기 하부전극 상에 두께가 서로 다른 제1영역과 제2 영역으로 구성된 유전막을 형성하는 단계;
상기 유전막의 제2 영역 상에 상부전극과 하드마스크를 형성하는 단계;
상기 하드마스크, 상부전극 및 유전막의 측면에 스페이서를 형성하는 단계; 및
상기 하드마스크, 스페이서 및 하부전극의 노출된 표면상에 형성되고, 상기 하드마스크와 식각률이 다른 무기(inorganic) SiON 또는 유기 BARC로 이루어진 버퍼절연막을 형성하는 단계를 포함하여 구성되는 엠아엠 캐패시터 제조방법. - 제12항에 있어서, 상기 상부전극 및 하드마스크를 형성하는 단계는,
상기 유전막 상에 금속막 및 절연막을 차례로 형성하는 단계와;
상기 절연막 상에 감광막패턴을 형성하는 단계와;
상기 감광막패턴을 차단막으로 상기 절연막과 금속막을 패터닝하여 하드마스크와 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법. - 제13항에 있어서, 상기 절연막과 금속막을 패터닝하는 단계에서, 상기 금속막 아래에 있는 유전막의 제1영역의 두께 일부도 함께 식각되는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제14항에 있어서, 식각되고 잔류하는 상기 유전막의 제1영역의 두께는 50∼100Å 인 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제14항에 있어서, 상기 스페이서를 형성하는 단계는,
상기 하드마스크와 상부전극을 포함한 상기 두께 일부가 식각된 유전막의 제1영역 상에 스페이서 절연막을 형성하는 단계와;
상기 스페이서 절연막을 전면 식각하여 상기 하드마스크와 상부전극 및 유전막의 측면에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법. - 제16항에 있어서, 상기 스페이서 절연막의 전면 식각 단계에서, 상기 스페이서를 제외한 지역에 있는 상기 유전막의 제1영역도 함께 제거되는 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제16항에 있어서, 상기 스페이서의 하면은 상기 유전막의 제1영역과 접촉되고, 상기 스페이서의 측면은 상기 하드마스크, 상부전극 및 유전막의 제 2 영역의 측면과 접촉되는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제18항에 있어서, 상기 스페이서의 하면에 접촉되는 유전막의 제1 영역의 두께는 상부전극 아래에 접촉되는 유전막의 제2 영역의 두께보다 얇은 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 삭제
- 제12항에 있어서, 상기 유전막은 SiN, SiO2, Al2O3, HfO, Ta2O5, SrTiO3, CaTiO3, LaAlO3, BaZrO3, BaZrTiO3, SrZrTiO3, HfO2/Al2O3 의 적층 구조, HfO2/Al2O3 층이 반복되는 라미네이트 구조를 포함하는 절연물질 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제12 항에 있어서, 상기 하드마스크와 스페이서는 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 을 포함하는 실리콘 산화물 계열, SiN 및 SiON 을 포함하는 질화물 계열로 이루어진 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 삭제
- 삭제
- 기판 상에 하부전극을 형성하는 단계;
상기 하부전극 상에 유전막과, 제2 금속막 및 하드마스크 절연막을 차례로 적층하는 단계;
상기 하드마스크 절연막과 제2 금속막 및 유전막을 선택적으로 패터닝하여 하드마스크와 상부전극 및 두께가 서로 다른 제1영역과 제2 영역으로 구성된 유전막 패턴을 형성하는 단계;
상기 하드마스크, 상부전극 및 유전막의 제1 영역을 포함한 기판 전면에 스페이서 절연막을 형성하는 단계;
상기 스페이서 절연막을 전면 식각하여 상기 하드마스크, 상부전극 및 유전막의 제1, 2 영역 측면에 스페이서를 형성하는 단계; 및
상기 스페이서, 하드마스크 및 하부전극 상에 형성되고, 상기 하드마스크와 식각률이 다른 버퍼 절연막을 형성하는 단계;를 포함하여 구성되며,
상기 버퍼절연막은 무기(inorganic) SiON 또는 유기 BARC로 이루어진 엠아이엠 캐패시터 제조방법. - 제25항에 있어서, 상기 하드마스크 절연막과 제2 금속막을 패터닝하는 단계에서, 상기 제2 금속막 아래에 있는 유전막의 제1영역의 두께 일부도 함께 식각되는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제26항에 있어서, 식각되고 잔류하는 상기 유전막의 제1영역의 두께는 50∼100Å 인 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제25항에 있어서, 상기 스페이서 절연막의 전면 식각 단계에서, 상기 스페이서를 제외한 지역에 있는 상기 유전막의 제1영역도 함께 제거되는 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제25항에 있어서, 상기 스페이서의 하면은 상기 유전막의 제1 영역이 접촉되고, 상기 스페이서의 측면은 상기 하드마스크, 상부전극 및 유전막의 제2 영역의 측면과 접촉되는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제29항에 있어서, 상기 스페이서의 하면에 접촉되는 유전막의 제1 영역의 두께는 상부전극 아래에 접촉되는 유전막의 제2 영역의 두께보다 얇은 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
- 제25항에 있어서, 상기 하드마스크 절연막과 스페이서 절연막은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 을 포함하는 실리콘 산화물 계열, SiN 및 SiON 을 포함하는 질화물 계열로 이루어진 그룹 중에서 어느 하나 이상을 포함하는 것을 특징으로 하는 엠아이엠 캐패시터 제조방법.
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