JP4947849B2 - 半導体装置およびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 152
- 239000004065 semiconductor Substances 0.000 title claims description 151
- 239000010410 layer Substances 0.000 claims description 470
- 229910052751 metal Inorganic materials 0.000 claims description 218
- 239000002184 metal Substances 0.000 claims description 218
- 239000003990 capacitor Substances 0.000 claims description 77
- 239000011229 interlayer Substances 0.000 claims description 50
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 39
- 229910016570 AlCu Inorganic materials 0.000 claims description 36
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 39
- 230000000694 effects Effects 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 16
- 239000000460 chlorine Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000000059 patterning Methods 0.000 description 8
- 238000009413 insulation Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052801 chlorine Inorganic materials 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、より特定的には、Metal Insulator Metal(以下、MIMと称する)容量素子の構造、およびその製造方法に関する。
【0002】
【従来の技術および発明が解決しようとする課題】
近年、アナログ回路において、高精度で大容量の容量素子の必要性が高まりつつある。従来は、容量素子として、ゲート容量素子、PIP(Poly Si Insul-ator Poly Si)容量素子がアナログ回路に搭載されてきた。しかし、これらの容量素子の構造は、電極の高抵抗、空乏層膜厚の変化による容量値の電圧依存性等の問題を有し、高精度な容量素子には適していない。また、PIP容量素子を有しない半導体装置の製造工程に比べ、PIP容量素子を有する半導体装置の製造工程は、熱処理工程が余分に必要となるため、高精度なトランジスタおよび抵抗素子の特性に影響を与え、それらの特性を考慮して製造工程の制御を行なうことは困難であった。
【0003】
一方、特開2000−228497号公報、特開2000−101023、および米国特許公報第5,926,359号公報等に開示されるMetal Insulator Metal(以下、MIMと称する)容量素子は、上層電極および下層電極がMetal構造であるため、電極の低抵抗化、空乏層による容量値の電圧依存性がない、MIM構造の形成時に、余分な熱処理が不要である、等の利点が挙げられ、アナログ回路においては、PIP容量素子に代わりMIM容量素子が使用されるようになってきている。
【0004】
しかし、アナログ回路にMIM容量素子を用いる場合、MIM容量素子の高信頼性(寿命)に関して、さらなる構造および製造工程の最適化を図る必要がある。したがって、この発明の目的は、MIM容量素子を用いる半導体装置において、MIM容量素子の構造の改善、および製造工程の改善を図ることにより、MIM容量素子の高信頼性(寿命)を可能とすることにある。
【0005】
【課題を解決するための手段】
上記目的を達成するため、本発明に基いた半導体装置の1つの局面においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、上記下層金属層に第1ビアホールを介して接続される第1配線ラインと、上記上層金属層に第2ビアホールを介して接続される第2配線ラインと、上記配線層に第3ビアホールを介して接続される第3配線ラインと、を備える半導体装置であって、上記下層金属層は、上記配線層と同一製造工程で形成された同一部材からなり、上記第1配線ラインおよび上記第2配線ラインは、上記第1ビアホール、上記第2ビアホール、および上記第3ビアホールが同時に形成された後、第3配線ラインと同一製造工程で形成された同一部材からなり、上記上層金属層は、上記誘電体層の上に設けられるAlCuを含む第1金属層と、上記第1金属層の上に設けられるTiNを含む第2金属層と、を有する。
【0006】
上記半導体装置によれば、容量素子を構成する下層金属層が、配線層の製造工程で同時に形成されていることから、配線層を、配線層と下層金属層とに分離するための、マスク(写真製版工程)を1枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がなく、
また、下層金属層に通じる第1ビアホール、上層金属層に通じる第2ビアホールを形成する工程、および第1および第2ビアホール内に、それぞれ第1および第2配線ラインを形成する工程においても、従来の配線層に通じる第3ビアホール、および第3ビアホール内に、第3配線ラインを形成する工程で同時に形成されているため、容易に本構造を得ることができる。
【0007】
また、上記発明において好ましくは、上記上層金属層の厚さは、上記下層金属層の厚さよりも薄く設けられる。これにより、容量素子の上に形成される層間絶縁膜の表面のCMP技術による平坦化を容易にすることが可能となる。
【0008】
また、上記発明において好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされることにより、それそれ同一形状を有する。
【0009】
また、上記発明において好ましくは、上記第1金属層の端面は、上記第2金属層の端面よりも内側に後退するように設けられる。この構成によれば、容量素子を構成する上層金属層の第1金属層の端面が、誘電体層の除去時に用いられるエッチャントに直接さらされないため、第1金属層の端部の損傷が緩和され、容量素子のリーク低減による容量素子の信頼性を向上させることが可能になる。
【0010】
また、上記発明において好ましくは、上記上層金属層の端面は、サイドウォール絶縁膜により覆われている。この構造によれば、少なくとも上層金属層の側面にがサイドウォール絶縁膜により覆われていることから、上層金属層の上に反射防止膜等が形成された場合においても、下層金属層と上層金属層との間におけるリークの防止を図ることが可能になる。
【0011】
また、上記目的を達成するため、本発明に基いた半導体装置の他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜を介在して下層配線層が設けられ、上記容量素子を構成する上記上層金属層の下方領域において、上記下層金属層と上記下層配線層との間の上記層間絶縁膜には、ビアホールが存在しないことを特徴とする。この構成により、誘電体層に凹凸が生じることがなくなるため、誘電体層の表面積が設計値どおりとなり、容量素子の容量を安定させることが可能になる。
【0012】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、層間絶縁膜が設けられ、上記容量素子を構成する上記上層金属層の下方領域の上記層間絶縁膜には、他の配線層が存在しないことを特徴とする。この構成により、配線層間に生じる寄生容量の低減が図られ、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【0013】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、上記半導体装置の下方には、第1層間絶縁膜が設けられ、上記第1層間絶縁膜の下方には、第2層間絶縁膜が設けられ、上記第2層間絶縁膜の上記容量素子の下方領域には、金属配線層が設けられる。この構成により、容量素子に近接して設けられる素子または配線層の、容量素子からの影響を金属配線層によりシールドすることが可能になり、容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【0014】
また、上記目的を達成するため、本発明に基いた半導体装置のさらに他の局面においては、上記半導体装置の構成において、さらに、動作に寄与しないダミー上層金属層とダミー下層金属層とを有するダミー容量素子を備え、平面的に見て、上記容量素子と上記ダミー容量素子とが均等に配置されていることを特徴とする。この構成により、チップ内に均一に高い領域(実際に機能する容量素子と、ダミーMIM容量素子)が形成されるため、層間絶縁膜が、CMP研磨により均一に平坦化されることが可能になる。
【0015】
また、上記目的を達成するため、本発明に基いた半導体装置の製造方法においては、下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子であって、上記上層金属層は、上記誘電体層の上に設けられるAlCuを含む第1金属層と、上記第1金属層の上に設けられるTiNを含む第2金属層とを有する容量素子と、所定領域に設けられる配線層と、上記下層金属層に第1ビアホールを介して接続される第1配線ラインと、上記上層金属層に第2ビアホールを介して接続される第2配線ラインと、上記配線層に第3ビアホールを介して接続される第3配線ラインと、を備える半導体装置の製造方法であって、上記配線層と同一製造工程で上記下層金属層を形成する工程と、上記第1ビアホール、上記第2ビアホール、および上記第3ビアホールが同時に形成された後、上記第3配線ラインと同一製造工程で上記第1配線ラインおよび上記第2配線ラインを形成する工程とを備える。
【0016】
この製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク(写真製版工程)を1枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【0017】
また、下層金属層に通じる第1ビアホール、上層金属層に通じる第2ビアホールを形成する工程、および第1および第2ビアホール内に、それぞれ第1および第2ラインを形成する工程においても、従来の下層配線層に通じる第3ビアホール、および第3ビアホール内に、第3配線ラインを形成する工程で同時に形成することが可能になり、第1、第2ビアホール、および第1、第2配線ラインを形成するために別工程を設ける必要がない。
【0018】
また、好ましくは、上記上層金属層の厚さが、上記下層金属層の厚さよりも薄く形成される。これにより、層間絶縁膜の表面のCMP技術による平坦化を容易にすることが可能となる。
【0019】
また、好ましくは、上記誘電体層と、上記上層金属層とは、同一のマスクを用いてパターニングされる。これにより、製造工程の簡略化を図ることが可能になる。
【0020】
また、好ましくは、上記誘電体層は、反射防止膜の機能を含む。これにより、後工程において、反射防止膜を形成する必要がなくなり、製造工程の簡略化を図ることが可能になる。
【0021】
【発明の実施の形態】
以下、本発明に基いた各実施の形態における半導体装置およびその製造方法について、図を参照して説明する。
【0022】
(実施の形態1)
本実施の形態における半導体装置およびその製造方法について、図1から図6を参照して説明する。なお、図1は、本実施の形態におけるMIM容量素子を有する半導体装置の構造を示す断面図であり、図2から図6は、図1の断面構造にしたがった製造方法を示す製造工程図である。
【0023】
(断面構造)
図1を参照して、本実施の形態における半導体装置は、配線層形成領域1000と、MIM容量素子形成領域2000とを有する。下層層間絶縁膜1が、配線層形成領域1000およびMIM容量素子形成領域2000の両領域に設けられている。下層層間絶縁膜1のMIM容量素子形成領域2000には、ビアホール11a内に配線ライン11が設けられている。
【0024】
配線層形成領域1000の下層層間絶縁膜1の上には、下層配線層2Aが設けられている。この下層配線層2Aは、TiN層2a、AlCu層2b、およびTiN/Ti層2cから構成される。下層配線層2Aの上方には、層間絶縁膜8を介在して、上層配線層9Aが設けられている。上層配線層9Aも、下層配線層2Aと同様に、TiN層9a、AlCu層9b、およびTiN(上側)/Ti(下側)層9cから構成される。
【0025】
下層配線層2Aと上層配線層9Aとは、層間絶縁膜8のビアホール7a内に設けられた配線ライン7Aにより電気的に接続されている。なお、下層配線層2Aの表面には、P−SiOnからなる反射防止膜6が形成されている。この反射防止膜6は、後述する製造工程において用いられるものである。
【0026】
MIM容量素子形成領域2000の下層層間絶縁膜1の上には、下層金属層2Bが設けられている。この下層金属層2Bは、下層配線層2Aと同一工程により製造されているため、TiN層2a、AlCu層2b、およびTiN(上側)/Ti(下側)層2cから構成される。
【0027】
下層金属層2Bの上には、所定形状にパターニングされた、P−TESOからなる誘電体層3Aと、上層金属層4とが設けられている。上層金属層4は、AlCu/Ti(100nm/50nm)層4a、およびTiN(上側)/Ti(下側)層4bから構成される。上層金属層4の上面および側面、誘電体層3Aの側面を覆い、かつ、露出する下層金属層2Bの表面を覆うように、P−SiONからなる反射防止膜6が設けられている。
【0028】
上層金属層4の上方には、層間絶縁膜8を介在して、上層配線層9B,9Cが設けられている。上層配線層9B,9Cは、上記上層配線層9Aと同様に、TiN層9a、AlCu層9b、およびTiN(上側)/Ti(下側)層9cから構成される。
【0029】
下層金属層2Bと上層配線層9Bとは、層間絶縁膜8のビアホール7b内に設けられた配線ライン7Bにより電気的に接続されている。また、上層金属層4と上層配線層9Cとは、層間絶縁膜8のビアホール7c、7d内に設けられた配線ライン7C,7Dにより電気的に接続されている。
【0030】
(製造工程)
次に、図2から図6を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図2を参照して、ビアホール11aに設けられた配線ライン11を有する下層層間絶縁膜1の上に、下層配線層2A、およびMIM容量素子の下層金属層2Bを構成する配線層2を形成する。この配線層2としては、膜厚さ約50nmのTiN層2a、膜厚さ約300nmのAlCu層2b、および膜厚さ約30nm/2nmのTiN/Ti層2cを順次形成する。次に、TiN/Ti層2cの上に、誘電体層3Aとして、たとえばP−TESOを約50nm形成する。
【0031】
次に、MIM容量素子の上層金属層4を構成する、膜厚さ約100nmのAlCu/Ti(100nm/50nm)層4a、および膜厚さ約30nm/2nmのTiN/Ti層4bを形成する。なお、上層金属層4の膜厚さは、少なくとも下層金属層2Bを構成する配線層2の膜厚さより薄く形成することにより、後に形成する層間絶縁膜8の平坦化を容易にする。次に、MIM容量素子形成領域2000に、写真製版技術により、所定形状のパターンを有するレジスト膜5を形成する。
【0032】
次に、図3を参照して、レジスト膜5をマスクにして、Cl2とBC13との混合ガスを用いて、誘電体層3A、および上層金属層4のパターニングを行なう。その後、レジスト膜5の除去を行なう。なお、上層金属層4のみをレジスト膜5を用いてパターニングし、その後、レジスト膜5を除去して、エッチバックにより誘電体層3Aを除去することも可能である。この場合には、上層金属層4の最上層に保護膜として、たとえばP−TEOS膜を約50nm積層しても構わない(図示省略)。
【0033】
次に、図4を参照して、上層金属層4の上面および側面、誘電体層3Aの側面を覆い、かつ、露出する配線層2の表面を覆うように、膜厚さ約50nmのP−SiONからなる反射防止膜6を形成する。次に、反射防止膜6の上に、写真製版技術を用いて、配線層形成領域1000と、MIM容量素子形成領域2000との境界領域に、所定の開口部17aを有するレジスト膜17を形成する。その後、図5を参照して、このレジスト膜17をマスクにして、反射防止膜6および配線層2のエッチングを行なう。これにより、配線層形成領域1000において、下層配線層2Aおよび下層金属層2Bが完成する。その後、レジスト膜17を除去する。
【0034】
次に、図6を参照して、下層層間絶縁膜1の上方全面に、層間絶縁膜8を形成する。その後、層間絶縁膜8に、下層配線層2Aに通じるビアホール7a、下層金属層2Bに通じるビアホール7b、上層金属層4に通じるビアホール7c,7dを同時に形成し、各ビアホール7a,7b,7c,7d内に、それぞれ配線ライン7A,7B,7C,7Dを同時に形成する。その後、層間絶縁膜8の上面に、TiN層9a、AlCu層9b、およびTiN/Ti層9cを形成し、所定の形状にパターニングを行なうことにより、配線ライン7Aに接続する上層配線層9A、配線ライン7Bに接続する上層配線層9B、配線ライン7C,7Dに接続する上層配線層9Cを形成する。これにより、図1に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。なお、上層配線層9A、上層配線層9Bおよび上層配線層9Cは、アルミからなる配線層でも構わない。
【0035】
なお、上記半導体装置の製造方法において、誘電体層3は窒化膜系の単層構造、酸化膜系と窒化膜系との2層構造のいずれの構造を採用しても同様の作用・効果が得られる。また、MIM容量素子の上層金属層4は最下層にコンダクティングレイヤとして、たとえば、TiN層を追加しても同様の作用・効果が得られる。また、反射防止膜6を省略しても同様の効果が得られる。
【0036】
また、上層金属層4および下層金属層2Bの積層構造としては、上記積層構造以外に、Cu(上側)/TaN(下側)、Cu(上側)/Ta/TaN(下側)が挙げられる。
【0037】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、MIM容量素子を構成する下層金属層2Bを、下層配線層2Aの製造工程で同時に形成することが可能になり、図5に示すように、配線層2を下層配線層2Aと下層金属層2Bに分離するためのマスク(写真製版工程)を1枚追加するのみでよく、下層金属層2Bを形成するために別工程を設ける必要がない。
【0038】
また、層間絶縁膜8に、下層金属層2Bに通じるビアホール7b、上層金属層4に通じるビアホール7c,7dを形成する工程、および各ビアホール7b,7c,7d内に、それぞれ配線ライン7B,7C,7Dを形成する工程においても、従来の下層配線層2Aに通じるビアホール7a、およびビアホール7a内に、配線ライン7Aを形成する工程で同時に形成することが可能になり、ビアホール7b,7c,7d、および配線ライン7B,7C,7Dを形成するために別工程を設ける必要がない。
【0039】
さらに、上層金属層4の膜厚さが、下層金属層2Bの膜厚さよりも薄く形成されることにより、層間絶縁膜8の表面のCMP技術による平坦化を容易にすることが可能となる。
【0040】
(実施の形態2)
次に、実施の形態2における半導体装置およびその製造方法について、図7から図11を参照して説明する。なお、図7は、本実施の形態における半導体装置の構造を示す断面図であり、図8から図11は、図7の断面構造にしたがった製造方法を示す製造工程図である。
【0041】
(断面構造)
図7を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態1の構造と比較した場合、実施の形態1においては、誘電体層3Aが、上層金属層4と同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層3Bが、下層金属層2Bの表面を覆うように形成されている点が相違する。上記実施の形態1の構造は、誘電体層3Aに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層3Aに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態1と同一の構造からなるため、同一または相当部分については、実施の形態1と同一の参照番号を付し、詳細な説明は省略する。
【0042】
(製造工程)
次に、図8から図11を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図8を参照して、所定形状のレジスト膜5を形成するまでは、上記図2で説明した製造工程と同様にして形成する。なお、TiN(上側)/Ti(下側)層2cの上に、誘電体層3Aに代わり誘電体層3Bとして、反射防止膜の機能を有するものとして、たとえばP−SiO、P−SiON、P−SiN、またはTaO2(タンタルオキサイド系)等を約50nm形成する。
【0043】
次に、図9を参照して、レジスト膜5をマスクにして、塩素系エッチャント(Cl2+BCl3)を用いて、上層金属層4のみパターニングを行なう。その後、レジスト膜5を除去する。
【0044】
次に、図10を参照して、図4で説明した工程と同様に、誘電体層3Bおよび上層金属層4の上に、写真製版技術を用いて、配線層形成領域1000と、MIM容量素子形成領域2000との境界領域に、所定の開口部17aを有するレジスト膜17を形成する。その後、このレジスト膜17をマスクにして、誘電体層3Bおよび配線層2のエッチングを行なう。これにより、配線層形成領域1000において、下層金属層2Bが完成する。
【0045】
次に、図11を参照して、レジスト膜17を除去した後、上記実施の形態1の図5および図6に示す工程と同様の工程を採用することにより、図7に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。
【0046】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態1における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態1における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【0047】
さらに、上記実施の形態1に比べ、誘電体層3Bのパターニングを行なう必要がないため、誘電体層3Bのパターニングに用いられるエッチャントに上層金属層4の端部がさらされないため(図7および図9の丸印15で囲まれた領域)、上層金属層4の端部の損傷(特に、AlCu/Ti(100nm/50nm)層4aの損傷)が緩和され、MIM容量素子のリーク低減によるMIM容量素子の信頼性を向上させることが可能になる。
【0048】
また、上記実施の形態1において、反射防止膜6が高絶縁体でない場合には、上層金属層4と下層金属層2Bとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層2Bと上層金属層4との間での短絡が生じることはない。
【0049】
(実施の形態3)
次に、実施の形態3における半導体装置およびその製造方法について、図12から図16を参照して説明する。なお、図12は、本実施の形態における半導体装置の構造を示す断面図であり、図13から図16は、図12の断面構造にしたがった製造方法を示す製造工程図である。
【0050】
(断面構造)
図12を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態1の構造と比較した場合、実施の形態1においては、上層金属層4を構成するAlCu/Ti(100nm/50nm)層4aの端面とTiN(上側)/Ti(下側)層4bの端面とが同一の位置となるように設けられている。しかし、本実施の形態においては、AlCu/Ti(100nm/50nm)層4aの端面がTiN(上側)/Ti(下側)層4bの端面よりも内側に後退している点に特徴がある。したがって、TiN(上側)/Ti(下側)層4bの端面と、反射防止膜6との間には空洞部4Bが形成されている。なお、他の構造については、実施の形態1と同一の構造からなるため、同一または相当部分については、実施の形態1と同一の参照番号を付し、詳細な説明は省略する。
【0051】
(製造工程)
次に、図13から図16を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図13を参照して、所定形状のレジスト膜5を形成するまでは、上記図2で説明した製造工程と同様にして形成する。
【0052】
次に、図14を参照して、レジスト膜5をマスクにして、上層金属層4のみをパターニングし、上層金属層4を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上層金属層4が、AlCu/Ti(100nm/50nm)層4aとTiN(上側)/Ti(下側)層4bとの積層構造からなるため、AlCu/Ti(100nm/50nm)層4aの端面がTiN(上側)/Ti(下側)層4bの端面よりも後退するようにエッチングを行なう。具体的には、TiN(上側)/Ti(下側)層4bよりAlCu/Ti(100nm/50nm)層4aの方がエッチングレートが速い、たとえば塩素系エッチャント(Cl2+BCl3)を用いてエッチングを行なうか、もしくは、実施の形態1の場合と同様に、AlCu/Ti(100nm/50nm)層4aおよびTiN(上側)/Ti(下側)層4bのエッチングを行なった後に、AlCu/Ti(100nm/50nm)層4aのみをリン酸でウエットエッチングを行なう。
【0053】
次に、図15を参照して、誘電体層3Aを、エッチバックで除去する。その後、図16を参照して、上層金属層4の上面および側面、誘電体層3Aの側面を覆い、かつ、露出する配線層2の表面を覆うように、膜厚さ約50nmのP−SiONからなる反射防止膜6を形成する。次に、反射防止膜6の上に、写真製版技術を用いて、配線層形成領域1000と、MIM容量素子形成領域2000との境界領域に、所定の開口部17aを有するレジスト膜17を形成する。その後、上記実施の形態1の図5および図6に示す工程と同様の工程を採用することにより、図12に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。
【0054】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態1における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、MIM容量素子を構成する上層金属層4のAlCu/Ti(100nm/50nm)層4aの端面が、誘電体層3Aの除去時に用いられるエッチャントに直接さらされないため、上層金属層4の端部の損傷(特に、図12および図15の丸印15で囲まれた領域の損傷)が緩和され、MIM容量素子のリーク低減によるMIM容量素子の信頼性を向上させることが可能になる。なお、TiN(上側)/Ti(下側)層4bの端面がAlCu/Ti(100nm/50nm)層4aの端面よりも外側に突出する構造となるため、Ti(下側)層4bの突出部分の剥がれ等による発塵に注意する必要がある。
【0055】
(実施の形態4)
次に、実施の形態4における半導体装置およびその製造方法について、図17から図19を参照して説明する。なお、図17は、本実施の形態における半導体装置の構造を示す断面図であり、図18および図19は、図17の断面構造にしたがった製造方法を示す製造工程図である。
【0056】
(断面構造)
図17を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態3の構造と比較した場合、実施の形態3においては、誘電体層3Aが、TiN(上側)/Ti(下側)層4bと同一形状にパターニングされているのに対して、本実施の形態においては、誘電体層3Bが、下層金属層2Bの表面を覆うように形成されている点が相違する。上記実施の形態3の構造は、実施の形態1の構造の場合と同様に、誘電体層3Aに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、実施の形態2の構造の場合と同様に、誘電体層3Aに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。なお、他の構造については、実施の形態3と同一の構造からなるため、同一または相当部分については、実施の形態3同一の参照番号を付し、詳細な説明は省略する。
【0057】
(製造工程)
次に、図18および図19を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図18を参照して、所定形状のレジスト膜5を形成するまでは、上記図2で説明した製造工程と同様にして形成する。なお、TiN(上側)/Ti(下側)層2cの上に、誘電体層3Aに代わり誘電体層3Bとして、反射防止膜の機能を有するものとして、たとえばP−SiO、P−SiON、P−SiN、またはTaO2(タンタルオキサイド系)等を約50nm形成する。
【0058】
次に、図19を参照して、レジスト膜5をマスクにして、上層金属層4のみをパターニングし、上層金属層4を形成している積層膜を利用してサイドエッチを行なう。本実施の形態においては、上記実施の形態3の場合と同様に、上層金属層4が、AlCu/Ti(100nm/50nm)層4aとTiN(上側)/Ti(下側)層4bとの積層構造からなるため、AlCu/Ti(100nm/50nm)層4aの端面がTiN(上側)/Ti(下側)層4bの端面よりも後退するようにエッチングを行なう。具体的には、TiN(上側)/Ti(下側)層4bよりAlCu/Ti(100nm/50nm)層4aの方がエッチングレートが速い、たとえば塩素系エッチャント(Cl2+BCl3)を用いてエッチングを行なうか、もしくは、実施の形態1の場合と同様に、AlCu/Ti(100nm/50nm)層4aおよびTiN(上側)/Ti(下側)層4bのエッチングを行なった後に、AlCu/Ti(100nm/50nm)層4aのみをリン酸でウエットエッチングを行なう。
【0059】
その後、図10、図11、および図5および図6に示す工程と同様の工程を採用することにより、図17に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。なお、本実施の形態においても、TiN(上側)/Ti(下側)層4bの端面がAlCu/Ti(100nm/50nm)層4aの端面よりも外側に突出する構造となるため、Ti(下側)層4bの突出部分の剥がれ等による発塵に注意する必要がある。
【0060】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態3における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態3における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【0061】
さらに、上記実施の形態3に比べ、誘電体層3Bのパターニングを行なう必要がないため、誘電体層のパターニングに用いられるエッチャントに上層金属層4の端部がさらされないため(図17および図19の丸印15で囲まれた領域)、上層金属層4の端部の損傷(特に、AlCu/Ti(100nm/50nm)層4aの損傷)が緩和され、MIM容量素子のリーク低減によるMIM容量素子の信頼性を向上させることが可能になる。
【0062】
また、上記実施の形態3において、反射防止膜6が高絶縁体でない場合には、上層金属層4と下層金属層2Bとの間で短絡するおそれがあるが、本実施の形態における構成においては、下層金属層2Bと上層金属層4との間での短絡が生じることはない。
【0063】
(実施の形態5)
次に、実施の形態5における半導体装置およびその製造方法について、図20から図25を参照して説明する。なお、図20は、本実施の形態における半導体装置の構造を示す断面図であり、図21から図25は、図20の断面構造にしたがった製造方法を示す製造工程図である。
【0064】
(断面構造)
図20を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態1の構造と比較した場合、誘電体層3Aおよび上層金属層4の側面にサイドウォール10aが設けられている点にある。なお、他の構造については、実施の形態1と同一の構造からなるため、同一または相当部分については、実施の形態1と同一の参照番号を付し、詳細な説明は省略する。
【0065】
(製造工程)
次に、図21から図25を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図21を参照して、所定形状のレジスト膜5を形成するまでは、上記図2で説明した製造工程と同様にして形成する。
【0066】
次に、図22を参照して、上記図3で説明した製造工程と同様に、レジスト膜5をマスクにして、Cl2とBC13との混合ガスを用いて、誘電体層3A、および上層金属層4のパターニングを行なう。その後、レジスト膜5の除去を行なう。その後、図23を参照して、上層金属層4の上面および側面、誘電体層3Aの側面、露出する配線層2の表面を覆うように絶縁膜として、たとえばP−TEOS膜10を約50nm形成する。
【0067】
次に、図24を参照して、P−TEOS膜10を配線層2が露出するまでエッチバックを行ない、誘電体層3Aおよび上層金属層4の側面にP−TEOS膜からなるサイドウォール10aを形成する。その後、図25を参照して、上層金属層4の上面、およびサイドウォール10aを覆い、かつ、露出する配線層2の表面を覆うように、膜厚さ約50nmのP−SiONからなる反射防止膜6を形成する。その後、上記実施の形態1における図4から図6で説明した製造工程を採用することにより、図20に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。
【0068】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態1における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、上記実施の形態1の構造によれば、誘電体層3Aの除去時に荒れた上層金属層4の側面が直接反射防止膜6と接しているため、上層金属層4の側面と反射防止膜6との間で電界集中が生じやすく、その結果リークが生じやすかったが、本実施の形態における半導体装置の構造によれば、誘電体層3Aおよび上層金属層4の側面にサイドウォール10aが設けられていることから、下層金属層2Bと上層金属層4との間におけるリークの防止を図ることが可能になる。
【0069】
(実施の形態6)
次に、実施の形態6における半導体装置およびその製造方法について、図26から図30を参照して説明する。なお、図26は、本実施の形態における半導体装置の構造を示す断面図であり、図27から図30は、図26の断面構造にしたがった製造方法を示す製造工程図である。
【0070】
(断面構造)
図26を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態5の構造と比較した場合、上層金属層4の側面にのみサイドウォール10bが設けられており、サイドウォール10bの下方にまで誘電体層3Aが延びて形成されている点にある。なお、他の構造については、実施の形態5と同一の構造からなるため、同一または相当部分については、実施の形態5と同一の参照番号を付し、詳細な説明は省略する。
【0071】
(製造工程)
次に、図27から図30を参照して、上記構成からなる半導体装置の製造方法について説明する。まず、図27を参照して、所定形状のレジスト膜5を形成するまでは、上記図2で説明した製造工程と同様にして形成する。
【0072】
次に、図28を参照して、上記図9で説明した製造工程と同様に、レジスト膜5をマスクにして、塩素系エッチャント(Cl2+BCl3)を用いて、上層金属層4のみパターニングを行なう。その後、レジスト膜5を除去する。
【0073】
次に、図29を参照して、上層金属層4の上面および側面、露出する誘電体層3Aの表面を覆うように絶縁膜として、たとえばP−TEOS膜10を約50nm形成する。
【0074】
次に、図30を参照して、露出する誘電体層3AおよびP−TEOS膜10を、配線層2が露出するまでエッチバックを行ない、上層金属層4の側面にのみP−TEOS膜からなるサイドウォール10bを形成する。その後、上記実施の形態1における図4から図6で説明した製造工程を採用することにより、図26に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。
【0075】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態5における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、上層金属層4の側面にのみサイドウォール10bを設けるプロセスを採用していることから、誘電体層3Aのパターニングに用いられるエッチャントに上層金属層4の端部がさらされないため(図26および図30の丸印15で囲まれた領域)、上層金属層4の端部の損傷(特に、AlCu/Ti(100nm/50nm)層4aの損傷)が緩和され、MIM容量素子のリーク低減によるMIM容量素子の信頼性を向上させることが可能になる。
【0076】
(実施の形態7)
次に、実施の形態7における半導体装置およびその製造方法について、図31および図32を参照して説明する。なお、図31は、本実施の形態における半導体装置の構造を示す断面図であり、図32は、図31の断面構造にしたがった製造方法を示す製造工程図である。
【0077】
(断面構造)
図31を参照して、本実施の形態における半導体装置の断面構造の特徴は、上記実施の形態5および6の半導体装置の構造と比較した場合、誘電体層3Bが、下層金属層2Bの表面を覆うように形成されている点にある。上記実施の形態5および6の構造は、誘電体層3Aに反射防止膜の機能を兼用させることができない場合に採用される構造であるのに対して、本実施の形態の構造は、誘電体層3Bに反射防止膜の機能を兼用させることができる場合に採用可能な構造である。また、上層金属層4の側面にのみサイドウォール10cが設けられている。なお、他の構造については、上記実施の形態5および6と同一構造からなるため、同一または相当部分については、上記実施の形態5および6同一の参照番号を付し、詳細な説明は省略する。
【0078】
(製造工程)
次に、上記構成からなる半導体装置の製造方法について説明する。図32を参照して、上述した図27から図29に示す工程において、誘電体層3Aを形成する代わりに、TiN(上側)/Ti(下側)層2cの上に、誘電体層3Bとして、反射防止膜の機能を有するものとして、たとえばP−SiO、P−SiON、P−SiN、またはTaO2(タンタルオキサイド系)等を約50nm形成する。その後、P−TEOS膜10を、誘電体層3Bが露出するまでエッチバックを行ない、上層金属層4の側面にのみP−TEOS膜からなるサイドウォール10cを形成する。その後、上記実施の形態1における図4から図6で説明した製造工程を採用することにより、図31に示す本実施の形態におけるMIM容量素子を有する半導体装置が完成する。
【0079】
(作用・効果)
以上、本実施の形態における半導体装置およびその製造方法によれば、上記実施の形態6における半導体装置およびその製造方法と同様の作用効果を得ることができる。また、本実施の形態によれば、実施の形態6における製造方法に比べ、反射防止膜を成膜する工程を無くすことができるため、製造工程数を削減することが可能になる。
【0080】
(実施の形態8)
次に、上記各実施の形態における半導体装置のレイアウトについて検討する。なお、代表的なMIM容量素子を備える半導体装置として実施の形態1における半導体装置を用いた場合のレイアウトについて以下検討するが、実施の形態2から7に示す半導体装置においても同様である。
【0081】
図33は、実施の形態1における半導体装置を用いて、下層金属層2Bの接続方法に何ら制限がない場合のレイアウト構造を示す断面構造図である。下層金属層2Bの直下には、下層層間絶縁膜1を介在して、TiN層12a、AlCu層12b、およびTiN/Ti層12cからなる下層配線層12が設けられ、下層金属層2Bと下層配線層12との間は、下層層間絶縁膜1のビアホール7e,7f,7gに設けられた配線ライン7E,7F,7Gにより接続されている。
【0082】
ここで、配線ライン7E,7F,7Gが設けられることにより、図34の拡大断面図に示すように、誘電体層3Aおよび下層金属層2Bには、ビアホール7e,7f,7gに対応した凹部(図34中のXで囲まれる領域)が形成されるため、誘電体層3Aの表面積が設計値に対して変動し、MIM容量素子の容量が安定しない問題が考えられる。
【0083】
そこで、図35の断面構造図に示す本実施の形態における半導体装置のレイアウトによれば、下層金属層2Bの下方には、配線ライン7F,7Gを設けず、ビアホール11aに配線ライン11のみを設けるようにしている。
【0084】
(作用・効果)
このレイアウトを採用することにより、誘電体層3Aに凹凸が生じることがなくなるため、誘電体層3Aの表面積が設計値どおりとなり、MIM容量素子の容量を安定させることが可能になる。
【0085】
(実施の形態9)
次に、本実施の形態における半導体装置のレイアウトについて説明する。上記図35に示す実施の形態8におけるレイアウトにおいては、下層金属層2Bと下層配線層12との間における寄生容量が問題となる場合が考えられる。そこで、本実施の形態においては、図36の断面構造に示すように、この寄生容量の問題を解消するために、MIM容量素子を構成する下層金属層2Bの直下のレイヤには、下層配線層12を設けない構造としている。なお、寄生容量の低減を目的とする観点から、MIM容量素子の容量より少なくとも10%以下の容量となるように、下層金属層2Bと下層配線層12との膜厚を厚くする構造を採用することも可能である。
【0086】
(作用・効果)
このレイアウトを採用することにより、寄生容量の低減が図られ、MIM容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【0087】
(実施の形態10)
次に、本実施の形態における半導体装置のレイアウトについて説明する。本実施の形態においては、平面的に見て少なくともMIM容量素子を含むように金属配線層を配置することにより、この配線層下に配置される素子や他の配線をMIM容量素子からシールドしようとするものである。
【0088】
具体的な構造としては、図37に示すように、MIM容量素子を構成する下層金属層2Bの直下に下層層間絶縁膜1を設け、さらに、この下層層間絶縁膜1の下方において、層間絶縁膜13を介在して、金属配線層14を設けている。金属配線層14は、たとえば、TiN層14a、AlCu層14b、およびTiN/Ti層14c等から構成される。また、下層層間絶縁膜1の中にも下層配線層12が設けられ、この下層配線層12と下層金属層2Bとが、下層層間絶縁膜1のビアホール11aに設けられた配線ライン11により連結されている。下層配線層12も、たとえば、TiN層12a、AlCu層12b、およびTiN/Ti層12c等から構成される。
【0089】
(作用・効果)
このレイアウトを採用することにより、MIM容量素子に近接して設けられる素子または配線層の、MIM容量素子からの影響を金属配線層14によりシールドすることが可能になり、MIM容量素子を有する半導体装置の機能の信頼性の向上を図ることが可能になる。
【0090】
(実施の形態11)
次に、本実施の形態における半導体装置のレイアウトについて説明する。上述した実施の形態1においては、層間絶縁膜8(図1参照)の平坦化を図るために、上層金属層4の膜厚さを下層金属層2Bの膜厚さよりも薄くなるように設定したが、本実施の形態においては、さらに平面的なレイアウトも考慮することで、層間絶縁膜8の平坦化を図ろうとするものである。局所的にMIM容量素子が形成された場合、MIM容量素子が存在する層間絶縁膜8はたの領域よりも高くなることが定性的に認められている。
【0091】
そこで、本実施の形態においては、MIM容量素子の占有率を規定し(たとえば、300×300メッシュの場合に、10%以上50%以下)、図38の平面図に示すように、ダミーMIM容量素子の下層金属層ダミーレイヤ20の上に、上層金属層ダミーレイヤ21を形成し、見かけ上チップ内において、動作に寄与するMIM容量素子とダミーMIM容量素子とが均一な配置となるように設けられている。
【0092】
(作用・効果)
このレイアウトを採用することにより、チップ内に均一に高い領域(実際に機能するMIM容量素子と、ダミーのMIM容量素子)が形成されるため、層間絶縁膜8が、CMP研磨により均一に平坦化されることが可能になる。
【0093】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0094】
【発明の効果】
以上、本発明に基いた半導体装置およびその製造方法によれば、容量素子を構成する下層金属層を、下層配線層の製造工程で同時に形成することが可能になり、配線層を下層配線層と下層金属層に分離するための、マスク(写真製版工程)を1枚追加するのみでよく、下層金属層を形成するために別工程を設ける必要がない。
【0095】
また、下層金属層に通じる第1ビアホール、上層金属層に通じる第2ビアホールを形成する工程、および第1および第2ビアホール内に、それぞれ第1および第2ラインを形成する工程においても、従来の下層配線層に通じる第3ビアホール、および第3ビアホール内に、第3配線ラインを形成する工程で同時に形成することが可能になり、第1、第2ビアホール、および第1、第2配線ラインを形成するために別工程を設ける必要がない。
【0096】
さらに、上層金属層の膜厚さが、下層金属層の膜厚さよりも薄く形成されることにより、層間絶縁膜の表面のCMP技術による平坦化を容易にすることが可能となる。
【図面の簡単な説明】
【図1】 実施の形態1におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図2】 図1の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図3】 図1の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図4】 図1の断面構造にしたがった半導体装置の製造方法を示す第3の製造工程図である。
【図5】 図1の断面構造にしたがった半導体装置の製造方法を示す第4の製造工程図である。
【図6】 図1の断面構造にしたがった半導体装置の製造方法を示す第5の製造工程図である。
【図7】 実施の形態2におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図8】 図7の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図9】 図7の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図10】 図7の断面構造にしたがった半導体装置の製造方法を示す第3の製造工程図である。
【図11】 図7の断面構造にしたがった半導体装置の製造方法を示す第4の製造工程図である。
【図12】 実施の形態3におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図13】 図12の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図14】 図12の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図15】 図12の断面構造にしたがった半導体装置の製造方法を示す第3の製造工程図である。
【図16】 図12の断面構造にしたがった半導体装置の製造方法を示す第4の製造工程図である。
【図17】 実施の形態4におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図18】 図17の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図19】 図17の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図20】 実施の形態5におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図21】 図20の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図22】 図20の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図23】 図20の断面構造にしたがった半導体装置の製造方法を示す第3の製造工程図である。
【図24】 図20の断面構造にしたがった半導体装置の製造方法を示す第4の製造工程図である。
【図25】 図20の断面構造にしたがった半導体装置の製造方法を示す第5の製造工程図である。
【図26】 実施の形態6におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図27】 図26の断面構造にしたがった半導体装置の製造方法を示す第1の製造工程図である。
【図28】 図26の断面構造にしたがった半導体装置の製造方法を示す第2の製造工程図である。
【図29】 図26の断面構造にしたがった半導体装置の製造方法を示す第3の製造工程図である。
【図30】 図26の断面構造にしたがった半導体装置の製造方法を示す第4の製造工程図である。
【図31】 実施の形態7におけるMIM容量素子を有する半導体装置の構造を示す断面図である。
【図32】 図31の断面構造にしたがった半導体装置の製造方法を示す製造工程図である。
【図33】 実施の形態1における半導体装置の問題点を示す第1断面構造図である。
【図34】 実施の形態1における半導体装置の問題点を示す第2断面構造図である。
【図35】 実施の形態8における半導体装置の断面構造図である。
【図36】 実施の形態9における半導体装置の断面構造図である。
【図37】 実施の形態10における半導体装置の断面構造図である。
【図38】 実施の形態11における半導体装置の平面図である。
【符号の説明】
1 下層層間絶縁膜、2 配線層、2A,12 下層配線層、2B 下層金属層、2a,9a,12a,14a TiN層、2b,4b,9b,12b,14b AlCu層、2c,4c,9c,12c,14c TiN(上側)/Ti(下側)層、3A,3B 誘電体層、4 上層金属層、4B 空洞部、4a AlCu/Ti層、6,16 反射防止膜、7A,7B,7C,7D,7E,7F,7G,11 配線ライン、7a,7b,7c,7d,7e,7f,7g,11a ビアホール、9A,9B,9C 上層配線層、10a,10b,10c サイドウォール、13 層間絶縁膜、14 金属配線層、20 下層金属層ダミーレイヤ、21 上層金属層ダミーレイヤ。
Claims (24)
- 下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子と、所定領域に設けられる配線層と、前記下層金属層に第1ビアホールを介して接続される第1配線ラインと、前記上層金属層に第2ビアホールを介して接続される第2配線ラインと、前記配線層に第3ビアホールを介して接続される第3配線ラインと、を備える半導体装置であって、
前記下層金属層は、前記配線層と同一製造工程で形成された同一部材からなり、
前記第1配線ラインおよび前記第2配線ラインは、前記第1ビアホール、前記第2ビアホール、および前記第3ビアホールが同時に形成された後、前記第3配線ラインと同一製造工程で形成された同一部材からなり、
前記上層金属層は、前記誘電体層の上に設けられるAlCuを含む第1金属層と、前記第1金属層の上に設けられるTiNを含む第2金属層と、を有する、
半導体装置。 - 前記下層金属層は、第3金属層と、前記第3金属層の上に設けられる第4金属層と、を有する、請求項1に記載の半導体装置。
- 前記第3金属層はAlCuを含み、前記第4金属層はTiNを含む、請求項2に記載の半導体装置。
- 前記上層金属層の厚さは、前記下層金属層の厚さよりも薄く設けられる、請求項1に記載の半導体装置。
- 前記誘電体層と、前記上層金属層とは、同一のマスクを用いてパターニングされることにより、それそれ同一形状を有する、請求項1に記載の半導体装置。
- 前記第1金属層の端面は、前記第2金属層の端面よりも内側に後退するように設けられる、請求項1に記載の半導体装置。
- 前記上層金属層の端面は、サイドウォール絶縁膜により覆われている、請求項1に記載の半導体装置。
- 前記サイドウォール絶縁膜は、さらに前記誘電体層の端面を覆っている、請求項7に記載の半導体装置。
- 当該半導体装置の下方には、層間絶縁膜を介在して下層配線層が設けられ、前記容量素子を構成する前記上層金属層の下方領域において、前記下層金属層と前記下層配線層との間の前記層間絶縁膜には、ビアホールが存在しないことを特徴とする、請求項1に記載の半導体装置。
- 当該半導体装置の下方には、層間絶縁膜が設けられ、前記容量素子を構成する前記上層金属層の下方領域の前記層間絶縁膜には、他の下層配線層が存在しないことを特徴とする、請求項1に記載の半導体装置。
- 当該半導体装置の下方には、第1層間絶縁膜が設けられ、
前記第1層間絶縁膜の下方には、第2層間絶縁膜が設けられ、
前記第2層間絶縁膜の前記容量素子の下方領域には、金属配線層が設けられる、請求項1に記載の半導体装置。 - 当該半導体装置は、動作に寄与しないダミー上層金属層とダミー下層金属層とを有するダミー容量素子をさらに備え、平面的に見て、前記容量素子と前記ダミー容量素子とが均等に配置されていることを特徴とする、請求項1に記載の半導体装置。
- 前記上層金属層の上面および端面、前記誘電体層の側面、ならびに露出する前記下層金属層の表面を覆うように、反射防止膜が設けられている、請求項1に記載の半導体装置。
- 前記反射防止膜は、P−SiONからなる、請求項13に記載の半導体装置。
- 下層金属層と、誘電体層と、上層金属層とが積層してなる容量素子であって、前記上層金属層は、前記誘電体層の上に設けられるAlCuを含む第1金属層と、前記第1金属層の上に設けられるTiNを含む第2金属層とを有する容量素子と、所定領域に設けられる配線層と、前記下層金属層に第1ビアホールを介して接続される第1配線ラインと、前記上層金属層に第2ビアホールを介して接続される第2配線ラインと、前記配線層に第3ビアホールを介して接続される第3配線ラインと、を備える半導体装置の製造方法であって、
前記配線層と同一製造工程で前記下層金属層を形成する工程と、
前記第1ビアホール、前記第2ビアホール、および前記第3ビアホールが同時に形成された後、前記第3配線ラインと同一製造工程で前記第1配線ラインおよび前記第2配線ラインを形成する工程と、を備える、半導体装置の製造方法。 - 前記上層金属層の厚さは、前記下層金属層の厚さよりも薄く形成される、請求項15に記載の半導体装置の製造方法。
- 前記誘電体層と、前記上層金属層とは、同一のマスクを用いてパターニングされる、請求項15に記載の半導体装置の製造方法。
- 前記誘電体層は、反射防止膜の機能を含む、請求項15に記載の半導体装置の製造方法。
- 前記下層金属層は、第3金属層と、前記第3金属層の上に設けられる第4金属層とから形成される、請求項15に記載の半導体装置の製造方法。
- 前記第3金属層はAlCuを含み、前記第4金属層はTiNを含む、請求項19に記載の半導体装置の製造方法。
- 前記第1金属層の端面は、前記第2金属層の端面よりも内側に後退するように形成される、請求項15に記載の半導体装置の製造方法。
- 前記上層金属層の端面は、サイドウォール絶縁膜により覆われる、請求項15に記載の半導体装置の製造方法。
- 前記サイドウォール絶縁膜は、さらに前記誘電体層の端面を覆っている、請求項22に記載の半導体装置の製造方法。
- 前記上層金属層の上面および端面、前記誘電体層の側面、ならびに露出する前記下層金属層の表面を覆うように、反射防止膜が形成される、請求項15に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001162122A JP4947849B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体装置およびその製造方法 |
US09/986,578 US6657247B2 (en) | 2001-05-30 | 2001-11-09 | Semiconductor device with MIM capacitance element |
DE10162979A DE10162979A1 (de) | 2001-05-30 | 2001-12-20 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001162122A JP4947849B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002353328A JP2002353328A (ja) | 2002-12-06 |
JP4947849B2 true JP4947849B2 (ja) | 2012-06-06 |
Family
ID=19005296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001162122A Expired - Fee Related JP4947849B2 (ja) | 2001-05-30 | 2001-05-30 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6657247B2 (ja) |
JP (1) | JP4947849B2 (ja) |
DE (1) | DE10162979A1 (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3505465B2 (ja) * | 2000-03-28 | 2004-03-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6952044B2 (en) * | 2002-05-31 | 2005-10-04 | Motorola, Inc. | Monolithic bridge capacitor |
JP4037711B2 (ja) * | 2002-07-26 | 2008-01-23 | 株式会社東芝 | 層間絶縁膜内に形成されたキャパシタを有する半導体装置 |
KR100947565B1 (ko) * | 2002-12-28 | 2010-03-15 | 매그나칩 반도체 유한회사 | 반도체 소자의 mim커패시터 형성 방법 |
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DE10341564B4 (de) * | 2003-09-09 | 2007-11-22 | Infineon Technologies Ag | Kondensatoranordnung und Verfahren zur Herstellung derselben |
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KR100588373B1 (ko) | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
JP2006190889A (ja) * | 2005-01-07 | 2006-07-20 | Fujitsu Ltd | 半導体装置とその製造方法 |
JP4949656B2 (ja) * | 2005-08-12 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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KR101190848B1 (ko) | 2005-11-30 | 2012-10-12 | 매그나칩 반도체 유한회사 | 반도체 소자의 mim 캐패시터 제조방법 |
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JP5027431B2 (ja) | 2006-03-15 | 2012-09-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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JP4785623B2 (ja) | 2006-05-31 | 2011-10-05 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100280288B1 (ko) | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
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KR100412128B1 (ko) * | 2001-04-19 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
JP3895126B2 (ja) * | 2001-04-23 | 2007-03-22 | 株式会社東芝 | 半導体装置の製造方法 |
-
2001
- 2001-05-30 JP JP2001162122A patent/JP4947849B2/ja not_active Expired - Fee Related
- 2001-11-09 US US09/986,578 patent/US6657247B2/en not_active Expired - Lifetime
- 2001-12-20 DE DE10162979A patent/DE10162979A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE10162979A1 (de) | 2002-12-12 |
US20020179951A1 (en) | 2002-12-05 |
US6657247B2 (en) | 2003-12-02 |
JP2002353328A (ja) | 2002-12-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080430 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100526 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110811 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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S531 | Written request for registration of change of domicile |
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