JP4338614B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は一般に半導体装置に関するものであり、より特定的には、層間絶縁膜の高い平坦性を有する半導体装置に関する。この発明はまたそのような半導体装置の製造方法に関する。

集積回路素子の高集積化、大容量化に伴い、半導体デバイス上の配線も微細化してきており、より高い平坦性を有する、配線及び配線間プラグの形成方法が求められている。このため、ビアホール形成後に、例えばタングステンなどの金属を積層充填し、層間絶縁膜上の上記金属を化学的機械的研磨（Chemical Mechanical Polishing : 以下、ＣＭＰと記す）を用いて除去することにより、ビアホールプラグを形成する方法が広く用いられている。

図３は、従来の、ＣＭＰによるビアホールプラグの形成方法の一例を示す断面図である。図３（Ａ）を参照して、半導体基板１上に絶縁膜２を形成する。絶縁膜２上に下層配線３を形成する。下層配線３を覆うように層間絶縁膜４を形成し、層間絶縁膜４中にフォトリソグラフィー及びエッチング技術を用いて、下層配線３の表面を露出させるビアホール６ａを形成する。化学気相成長法（ＣＶＤ）法によりビアホール６ａを埋めるように全面に、例えばタングステン膜などの導電膜８を積層する。場合によっては、接着性向上のために、導電膜８を堆積する前にチタンナイトライド膜等を積層し、複数の導電膜構造にすることもある。

続いて図３（Ａ）と（Ｂ）を参照して、ＣＭＰにより層間絶縁膜４上の導電膜８を除去することにより、ビアホールプラグ８ａを高い平坦性をもって形成することが可能となっている。

しかし、上記配線間ビアホールプラグを形成する際の上記ＣＭＰにおいては、ビアホールプラグの配置の疎密の影響を受けて、導電膜８の研磨速度に差が生じる問題がある。これについて説明する。
図４は、ビアホールの分布に疎密がある場合、すなわちビアホールが蜜に形成された領域Ｈとビアホールが存在しない領域Ｌを併有する場合のＣＭＰの問題を示す図である。

図４（Ａ）を参照して、半導体基板１上に絶縁膜２を形成する。絶縁膜２上に下層配線３を形成する。下層配線３を覆うように層間絶縁膜４を形成し、層間絶縁膜４中にフォトリソグラフィー及びエッチング技術を用いて、下層配線３の表面を露出させるビアホール６ａを形成する。ここでは、ビアホール６ａが蜜に存在する領域Ｈとビアホールが存在しない領域Ｌを例示して説明する。

図４（Ｂ）を参照して、化学気相成長法（ＣＶＤ）法によりビアホール６ａを埋めるように全面に、例えばタングステン膜などの導電膜８を積層する。場合によっては、接着性向上のために、導電膜８を堆積する前にチタンナイトライド膜９等を積層し、複数の導電膜構造にすることもある。続いて図４（Ｂ）と（Ｃ）を参照して、ＣＭＰにより層間絶縁膜４上の導電膜８、チタンナイトライド膜９を除去することにより、ビアホールプラグ８ａを形成する。

この場合、図４（Ｃ）を参照して、エロージョンという現象が現われ、かつ局所的にファング形状１２が見られる。ここで、エロージョンとは、ＣＭＰで本来研磨されてはいけない絶縁膜の部分が研磨されることをいい、一般に密集配線や太幅配線で起りやすい現象である。

上記エロージョン現象のために、ビアホールプラグの配置されていない領域Ｌでは、ビアホールプラグ８ａが配置されている領域Ｈに比して、導電膜８の研磨速度が極端に小さくなり、そのため、上記研磨速度の差は、よりいっそう大きくなる。このエロージョン現象のために、ビアホールプラグ８ａの形成後において、層間絶縁膜４の平坦性が損なわれる不具合を生じる。図中、参照符合１１は、エロージョン現象による凹み量を示す。また、ビアホールプラグ８ａの配置されていない領域Ｌと、ビアホールプラグ８ａが配置されている領域Ｈの境界部において、局所的に、大きなファング形状１２が見られ、層間絶縁膜４の平坦性が大きく損なわれる。図中、参照符合１３は、ファング量を示す。

これらのビアホールプラグの配置されていない領域Ｌと、ビアホールプラグ８ａが配置されている領域Ｈとの境界部において、層間絶縁膜４の平坦性を得るためには、ダミービアホールを配置することが効果的である（例えば特許文献１参照）。これによると、ＣＭＰによるビアホールプラグ形成時に、ビアホールプラグ間隔の広い疎の領域にダミービアホールプラグを配置し、過剰研磨による凹みを均一化している。

特開平８−２２２６３２号公報

しかしながら、この方法によっては、様々なビアホールプラグ密度を有する領域が存在する場合には、ダミービアホールプラグを均一な密度で配置することが困難であり、ひいては、均一な過剰研磨を得ることが困難である。また、この方法によっては、特にビアホールプラグの配置されていない領域と、ビアホールプラグが配置されている領域との境界部に発生するファング形状を効果的に取り除くことができず、結果として、ビアホールプラグ密度の特に高い領域の端部で、平坦な層間絶縁膜表面が得られないという問題点がある。平坦な層間絶縁膜表面が得られないと、上層配線パターンの加工精度やパターニングの信頼性を低下させる。

それゆえに、この発明は、様々なビアホールプラグ密度を有する領域が存在する場合にも平坦な層間絶縁膜表面が得られるように改良された半導体装置の製造方法を提供することを目的とする。

この発明の他の目的は、そのような平坦な層間絶縁膜表面を有する半導体装置を提供することにある。

この発明に従う半導体装置は、半導体基板上のチップ内に、下層配線および上層配線が層間絶縁膜を介して形成され、上記下層配線と上層配線はビアホールプラグを介して、電気的に接続される構成を有する半導体装置において、上記層間絶縁膜中であって、かつ上記ビアホールプラグの存在しない領域に、下層配線の深さに到達しないダミービアホールが複数個設けられ、上記複数個のダミービアホールのそれぞれには、金属が埋め込まれており、上記複数個のダミービアホールは、上記ビアホールプラグが形成されている領域から遠ざかるにつれて、徐々にダミービアホール密度を減少させて配置されていることを特徴とする。

この発明によれば、上記下層配線と上層配線を接続するビアホールプラグに対して、ビアホールプラグの存在しない上記層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールプラグを、ビアホールプラグが形成されている領域から、徐々にダミービアホールプラグ密度を減少させて配置するので、ＣＭＰによるビアホールプラグ形成時に、ビアホールプラグの配置されていない領域と、ビアホールプラグが配置されている領域との境界部において均一に化学的機械的研磨処理が行われる。また、ダミービアホールプラグは、下層配線の深さに到達しないので、上層配線と下層配線との導電を担うことはない。

この発明の好ましい実施態様によれば、上記ダミービアホールの開口部面積の総和は、上記ビアホールプラグを埋め込むビアホールの開口部面積の総和の２５％以上７５％以下である。

この発明のさらに好ましい実施態様によれば、上記ダミービアホールは、上記ビアホールプラグの存在しない領域に１％以上１５％以下の密度で設けられている。

この発明の他の局面に従う方法は、下層配線および上層配線が層間絶縁膜を介在させて設けられ、かつ上記下層配線と上記上層配線はビアホールプラグを介して電気的に接続されている半導体装置の製造方法にかかる。まず、下層配線を覆うように半導体基板の上に層間絶縁膜を形成する。上記層間絶縁膜中に、上記下層配線の表面を露出させるビアホールを形成し、同時に、ビアホールの存在しない上記層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールを、上記ビアホールが形成される領域から離れるにつれて、徐々にその密度を減少させて形成する。上記ビアホールと上記ダミービアホールを埋め込むように金属層を上記半導体基板の上に形成する。上記半導体基板上を研磨して、上記ビアホールプラグとダミービアホールプラグを形成する。上記ビアホールプラグに接触するように上記上層配線を形成する。

この発明によれば、上記ビアホールの存在しない上記層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールを、ビアホールが形成される領域から、徐々にその密度を減少させて形成するので、ＣＭＰによるビアホールプラグ形成時に、ビアホールプラグの配置されていない領域と、ビアホールプラグが配置されている領域との境界部において、均一に化学的機械的研磨処理が行われる。

この発明の好ましい実施態様によれば、上記ダミービアホールの開口部面積の総和は、上記ビアホールの開口部面積の総和の２５％以上７５％以下にされる。

ホールの開口径が小さくなるにつれて、いわゆるマイクロローディング現象により、エッチングされる深さが減少し、下層配線の深さに到達しないダミービアホールが得られる。

この発明のさらに好ましい実施態様によれば、上記ダミービアホールを、上記ビアホールプラグの存在しない領域に１％以上１５％以下の密度で形成する。

最終的な密度を１％まで減少させるように、ダミービアホールを、ビアホールが形成される領域から、徐々にその密度を減少させて形成することで、ＣＭＰによるファング形状を改善することができる。

この発明によれば、下層配線と上層配線を接続するビアホールプラグに対して、ビアホールプラグの存在しない層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールプラグを、ビアホールプラグが形成されている領域から、徐々にダミービアホールプラグ密度を減少させて配置しているので、ＣＭＰによるビアホールプラグ形成時に、ビアホールプラグの配置されていない領域と、ビアホールプラグが配置されている領域との境界部において、均一に化学的機械的研磨処理が行われる。また、上記ダミービアホールを、上記ビアホールの存在しない領域に１％以上１５％以下の密度で形成し、ビアホールプラグが形成されている領域から、徐々にダミービアホールプラグ密度を減少させることにより、ＣＭＰによるファング形状を改善することができる。その結果、ビアホールプラグ形成工程のＣＭＰ工程において、精度の高い研磨が実現でき、高い平坦性をもったビアホールプラグの形成が可能となる。

平坦な層間絶縁膜表面を有する半導体装置を得るという目的を、ビアホールの存在しない層間絶縁膜の領域に、下層配線の深さに到達しない、ダミービアホールを、ビアホールが形成される領域から、徐々にその密度を減少させて形成し、化学的機械的研磨法を用いて、層間絶縁膜表面を研磨するということによって実現した。以下、この発明の実施例を、図を用いて説明する。

なお、以下の実施例では下層配線と上層配線を接続するためのビアホールプラグを例に説明するが、半導体基板上のデバイス素子と、最下層配線を接続する、いわゆるコンタクトホールにおいても、全く同様の手法が適用可能である。

図１は、本発明の実施例を製造工程順に示す断面図である。まず、図１（Ａ）を参照して、半導体基板１上に形成された絶縁層２の上に下層配線３を形成する。下層配線３上に、層間絶縁膜４を形成し、必要な平坦性が得られるべく層間絶縁膜４をＣＭＰで平坦化する。層間絶縁膜４の上に、フォトレジスト５を形成する。続いてフォトリソグラフィー技術により、フォトレジスト５に、ビアホール開口部のパターンを形成する。ここでは、下層配線３に到達する接続用ビアホール開口部６と、下層配線３に到達しないダミービアホール開口部７を形成する。ダミービアホール開口部７の開口部面積は、ビアホール開口部６の開口部面積の２５％以上７５％以下程度にされている。これについては、後述する。

ここで、形成するダミービアホール開口部７の密度は、ビアホールが形成される領域Ｈから、徐々に減少している。

図２に、ビアホールプラグが配置されている領域Ｈのビアホールプラグ密度と、タングステンＣＭＰによるファング量（図４（Ｃ）の参照番号１３）の関係の一例を示す。ビアホールプラグの密度が減少するに従い、ファング量が減少していることがわかる。よって、形成するダミービアホール開口部７の密度を、接続用ビアホールプラグ６が形成される領域Ｈから遠ざかるにつれて、最終的な密度が１％（ファング量は約５ｎｍ）になるようにグラデーション状に減少させる。このようなダミービアホール開口部７のパターンを配置することで、ＣＭＰによるファング形状を改善することが出来る。しかし、図２を参照して、上記最終的な密度が１％以上５％（ファング量は３０ｎｍ程度）以下程度でも、または１％以上１５％（ファング量は３６ｎｍ程度）以下程度でも実用上使用可能である。

続いて、図１（Ｂ）を参照して、ホールエッチング技術により、下層配線３へ到達する接続用ビアホール６ａと、層間絶縁膜４の厚さよりも浅く下層配線３には到達しないダミービアホール７aを開口する。一般に、ホールエッチングに用いられる、反応性イオンエッチング（Reactive Ion Etching）においては、ホール開口径が小さくなるにつれて、いわゆるマイクロローディング現象により、エッチングされる深さが減少する傾向にある。従って、層間絶縁膜４の厚さよりも、浅くエッチングされるように、ダミービアホール開口部７の開口径を設定することで、下層配線３へ到達する接続用ビアホール６aの形成と同時に、層間絶縁膜４の厚さより浅く、下層配線３には到達しないダミービアホール７aを開口することができる。その後、レジスト５を除去する。

図１（Ｃ）を参照して、ＣＶＤ法により、接続用ビアホール６aおよびダミービアホール７aを埋めるように、全面にタングステン膜などの導電膜８を積層する。なお、接着性向上のために、導電膜８を堆積する前にチタンナイトライド膜等のいわゆるバリアメタル膜９を単層または複数層積層し、あわせて複数の導電膜構造とすることもある。

図１（Ｄ）を参照して、ＣＭＰにより、層間絶縁膜４上の導電膜８及びバリアメタル膜９を研磨し、除去することによって、接続用ビアホールプラグ８a、ダミービアホールプラグ８ｂが形成される。このＣＭＰ工程において、接続用ビアホールプラグ８aの存在しない層間絶縁膜４の領域Ｌに、接続用ビアホールプラグ８ａが形成される領域Ｈから遠ざかるにつれて、グラデーション状にその密度を減少させたダミービアホールプラグ８ｂのパターンが配置されていることにより、ＣＭＰによるファング形状が改善され、研磨終了後の層間絶縁膜４のより高い平坦性を得ることが可能となる

同時に形成されるダミービアホールプラグ８ｂは、図１（Ｅ）を参照して、下層配線３の深度には達していないため、上層配線１０と下層配線３との導電を担うことはない。ダミービアホールプラグ８ｂは導電を担うものではないので、上層配線１０および下層配線３のいずれの配置にも影響を受けることなく、任意に配置され得る。

なお、以上の実施例では、下層配線と上層配線を接合するためのビアホールプラグを例示して説明したが、この発明はこれに限られるものでなく、半導体基板上のデバイス素子と最下層配線を接続する、いわゆるコンタクトホールにおいても、本発明は適用可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明によれば、より高い平坦性を有する、配線及び配線間プラグの形成が可能となるので、集積回路素子の高集積化、大容量化に対処することができる。

実施例にかかる半導体装置の製造方法の工程図である。 ビアホールプラグの密度とファング量との関係を示す図である。 従来の半導体装置の製造方法の工程図である。 他の従来例にかかる半導体装置の製造方法の工程図である。

符号の説明

１ 半導体基板
２ 絶縁層
３ 下層配線
４ 層間絶縁膜
５ フォトレジスト
８ 導電膜
６ａ 接続用ビアホール
７ａ ダミービアホール
８ａ 接続用ビアホールプラグ
８ｂ ダミービアホールプラグ
１０ 上層配線
Ｈ ビアホールプラグが形成される領域
Ｌ ビアホールプラグの存在しない領域

Claims (6)

1. 半導体基板上のチップ内に、下層配線および上層配線が層間絶縁膜を介して形成され、前記下層配線と上層配線はビアホールプラグを介して、電気的に接続される構成を有する半導体装置において、
   前記層間絶縁膜中であって、かつ前記ビアホールプラグの存在しない領域に、下層配線の深さに到達しないダミービアホールが複数個設けられ、
   前記複数個のダミービアホールのそれぞれには、金属が埋め込まれており、
   前記複数個のダミービアホールは、前記ビアホールプラグが形成されている領域から遠ざかるにつれて、徐々にダミービアホール密度を減少させて配置されていることを特徴とする半導体装置。
2. 前記ダミービアホールの開口部面積の総和は、前記ビアホールプラグを埋め込むビアホールの開口部面積の総和の２５％以上７５％以下である請求項１に記載の半導体装置
3. 前記ダミービアホールは、前記ビアホールプラグの存在しない領域に１％以上１５％以下の密度で設けられている請求項１または２に記載の半導体装置。
4. 下層配線および上層配線が層間絶縁膜を介在させて設けられ、かつ前記下層配線と前記上層配線はビアホールプラグを介して電気的に接続されている半導体装置の製造方法であって、
   下層配線を覆うように半導体基板の上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜中に、前記下層配線の表面を露出させるビアホールを形成し、同時に、前記ビアホールの存在しない前記層間絶縁膜の領域に、下層配線の深さに到達しない、複数個のダミービアホールを、前記ビアホールが形成される領域から離れるにつれて、徐々にその密度を減少させて形成する工程と、
   前記ビアホールと前記ダミービアホールを埋め込むように金属層を前記半導体基板の上に形成する工程と、
   前記半導体基板上を研磨して、前記ビアホールプラグとダミービアホールプラグを形成する工程と、
   前記ビアホールプラグに接触するように前記上層配線を形成する工程とを備えた半導体装置の製造方法。
5. 前記ダミービアホールの開口部面積の総和は、前記ビアホールの開口部面積の総和の２５％以上７５％以下にする請求項４に記載の半導体装置の製造方法。
6. 前記ダミービアホールを、前記ビアホールプラグの存在しない領域に１％以上１５％以下の密度で形成することを特徴とする請求項４または５に記載の半導体装置の製造方法。

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