JP2000236076A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2000236076A JP11036544A JP3654499A JP2000236076A JP 2000236076 A JP2000236076 A JP 2000236076A JP 11036544 A JP11036544 A JP 11036544A JP 3654499 A JP3654499 A JP 3654499A JP 2000236076 A JP2000236076 A JP 2000236076A
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insulating film
polysilicon
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Shinya Iwasa
晋也 岩佐
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Abstract

(57)【要約】 【課題】 シリサイド反応時に、ポリシリコン配線に発
生し易いボイドを抑制してコンタクト抵抗の低減及び安
定化を図る。 【解決手段】 開示されている半導体装置は、キャパシ
タ１５の上部電極１８を覆う第４の層間絶縁膜２１に上
部電極１８の一部を露出するようにコンタクト孔２２が
形成され、このコンタクト孔２２の下方には溝１３内に
形成された容量絶縁膜１７によって覆われている溝１４
がコンタクト孔２２より幅が広く形成されて、この溝１
４内には上部電極１８を構成するポリシリコン膜１８Ａ
が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、配線のコンタクト抵抗
の低減及び安定化を図る半導体装置及びその製造方法に
関する。
【０００２】
【従来の技術】半導体装置の代表として知られているＬ
ＳＩ（大規模集積回路）は、メモリ製品とロジック製品
とに大別されるが、最近の半導体製造技術の進歩につれ
て、特に前者における発展がめざましい。また、メモリ
製品は、ＤＲＡＭ(Dynamic Random Access Memory)と、
ＳＲＡＭ（Static Random Access Memory）とに分類さ
れるが、これらのメモリ製品はほとんどが、集積度の点
で優れているＭＯＳ(Metal Oxide Semiconductor)トラ
ンジスタによって構成されている。また、ＤＲＡＭはＳ
ＲＡＭに比較して上述したような高集積化の利点をより
大きく生かせるため、コストダウンが図れるので、情報
機器等の各種の記憶装置に広く適用されている。
【０００３】ＤＲＡＭからなる半導体装置はキャパシタ
を情報記憶用容量素子として利用して、その電荷の有無
により情報を記憶するが、素子の微細化につれて半導体
基板上に形成される個々のキャパシタの占有面積は制約
されてくる。したがって、それぞれのキャパシタのキャ
パシタンス（容量）を増加させる工夫が必要になる。も
しキャパシタの容量が情報を記憶するのに十分な値を有
していないと、外部からのノイズ信号等により容易に誤
動作するようになるので、ソフトエラーで代表されるよ
うなエラーが生じ易くなる。
【０００４】上述のように制約された面積内で容量の増
加を図るようにしたキャパシタの構造の一種として、内
壁型シリンダ構造が知られている。図８は、そのような
内壁型シリンダ構造のキャパシタを備えた従来の半導体
装置(第１の従来例)を示す断面図である。同半導体装置
は、同図に示すように、フィールド酸化膜からなる素子
分離用絶縁膜５２により囲まれた、例えばＰ型シリコン
基板５１の活性領域に選択的にソース領域又はドレイン
領域を構成するＮ型拡散領域５３が形成され、各領域５
３間にはゲート酸化膜５４を介してゲート電極５５が設
けられて、各ゲート電極５５は第１の層間絶縁膜５６に
より覆われている。全面を覆うように第２の層間絶縁膜
５７が形成されて、一つの拡散領域５３には第２の層間
絶縁膜５７に埋め込まれるようにビットコンタクト５８
が接続されるとともに、他の拡散領域５３には第１の層
間絶縁膜５７に形成されたコンタクト孔５９に埋め込ま
れるように導電プラグ６０が接続されている。
【０００５】全面を覆うように第３の層間絶縁膜６１が
形成されて、この第３の層間絶縁膜６１には導電プラグ
６０を露出するようにコンタクト孔６２が形成されて、
各プラグ６２には内壁型シリンダ構造のキャパシタ６５
が接続されている。このキャパシタ６５は、コンタクト
孔６２の内壁及び底面に設けられて導電プラグ６０に接
続された下部電極（ストレージ電極）６６と、この下部
電極６６及び第３の層間絶縁膜６１を覆うように設けら
れた容量絶縁膜６７と、この容量絶縁膜６７を覆うよう
に設けられた上部電極６８とから構成されている。ここ
で、導電プラグ６０、下部電極６６及び上部電極６８は
例えばポリシリコン膜が用いられている。また、容量絶
縁膜６７は、ＯＮＯ（Oxide-Nitride-Oxide）膜、ＯＮ
膜等の周 知の絶縁膜が用いられている。
【０００６】全面を覆うように第４の層間絶縁膜７１が
形成されて、この第４の層間絶縁膜７１にはキャパシタ
６５の上部電極６８を露出するようにコンタクト孔７２
が形成されて、上部電極６８にはバリア金属膜７３を介
して、導電プラグ７８及びアルミニウム膜からなる上部
配線（コンタクト）７６が接続される。この上部電極７
６は周辺回路等に接続される。また、上部配線７６は窒
化チタン（ＴｉＮ）膜からなる反射防止膜７７で覆われ
ている。この反射防止膜７７は、上部配線７６を形成す
るためにアルミニウム膜のパターニングを行うときに生
ずる光の乱反射を防止するために用いられている。
【０００７】ここで、バリア金属膜７３は、下層膜がチ
タン膜７４、上層膜が窒化チタン膜７５である積層膜か
らなり、拡散領域５３にコンタクトを形成した場合に、
水素アロイ時の熱処理により、上部配線７６を構成する
アルミニウムが拡散領域５３を突き抜けてシリコン基板
５１に到達するのを防止している。また、バリア金属膜
７３の下層膜を構成するチタン膜７４は、拡散領域５３
にコンタクトを形成した場合に、拡散領域（特にＰ型拡
散領域）とのコンタクト抵抗を安定して低く抑えるため
に形成されている。
【０００８】ところで、上述の半導体装置では、キャパ
シタ６５を構成する上部電極６８にバリア金属膜７３を
介してコンタクトを接続する場合、第４の層間絶縁膜７
１に予めコンタクト孔７２を形成してこのコンタクト孔
７２にバリア金属膜７３を成膜することが行われるが、
このコンタクト孔７２の形成及びバリア金属膜７３の成
膜工程は、電気的接続を必要とする他の領域に対しても
同時に行われる。例えば、シリコン基板５１の拡散領域
５３や、ゲート電極５５に電気的接続を必要とする場合
には、これらの領域へ電気的接続を行うためのコンタク
ト孔の形成及びバリア金属膜の成膜工程が同時に行われ
る。
【０００９】しかしながら、この場合拡散領域５３やゲ
ート電極５５上の厚い層間絶縁膜に形成されるコンタク
ト孔の深さに比較して、上述のコンタクト孔７２の深さ
は必然的に浅く形成されるため、各コンタクト孔に同時
にバリア金属膜を成膜すると最も浅い上部電極６８に形
成されたコンタクト孔７２に最も厚くバリア金属膜が成
膜されるようになる。一方、このコンタクト孔７２に対
するバリア金属膜の膜厚が薄くなるように成膜すると、
最も深い拡散領域５３に形成されたコンタクト孔に対す
るバリア金属膜の膜厚が薄くなってしまい、バリア金属
膜の下層膜を構成するチタン膜も極めて薄くなり、上述
したコンタクト抵抗を安定して低く抑える効果が薄くな
るので、コンタクト孔に形成されたコンタクトのコンタ
クト抵抗が増加するという不都合が生ずる。したがっ
て、そのような不都合をなくすにはキャパシタ６５の上
部電極６８にバリア金属膜７３が相対的に厚く成膜され
るのは避けられない。このように成膜されたバリア金属
膜７３は、この後の熱処理（アニール処理）工程におい
て、バリア金属膜７３を構成しているチタンと下地の上
部電極６８を構成しているポリシリコン膜とが反応して
（シリサイド反応）、チタンシリサイド（ＴｉＳｉＸ）
が形成されることになる。このチタンシリサイドはコン
タクト抵抗の低減及び安定化を図るように働く。
【００１０】図１０は、他の例による内壁型シリンダ構
造のキャパシタを備えた従来の半導体装置(第２の従来
例)を示す断面図である。同半導体装置は、同図に示す
ように、予めゲート電極５５と同時に形成したポリシリ
コン膜等からなる導電膜（突き抜け防止膜）７９を第１
の層間絶縁膜５６に設けておいて、キャパシタ６５を形
成した後に、上部電極６８を貫通して導電膜７９に達す
るコンタクト孔８０を形成して、このコンタクト孔８０
にバリア金属膜７３を成膜するようにしたものである。
キャパシタ６５の上部電極６８とバリア金属膜７３との
接続は、バリア金属膜７３の側面の一部分で行われるこ
とになる。
【００１１】
【発明が解決しようとする課題】ところで、上記第１の
従来例による半導体装置では、キャパシタの上部電極に
形成されたコンタクトにおいて、キャパシタの上部電極
を構成しているポリシリコンの膜厚と比較してバリア金
属を構成しているチタンのそれが厚いため、シリサイド
反応時にポリシリコンの供給量が不足して上部電極の一
部にボイド（空孔）が発生し易くなって、上部電極にバ
リア金属膜を介して接続する配線のコンタクト抵抗が増
加すると共に不安定になる、という問題がある。
【００１２】すなわち、前述したように、キャパシタ６
５の上部電極６８にはバリア金属膜７３が相対的に厚く
成膜されているので、図９（ａ）に示すように、シリサ
イド反応を促進するチタンの供給量が多く、しかもポリ
シリコンの膜厚は薄いため、シリサイド反応時にポリシ
リコンは供給不足になる。そして、ポリシリコンの膜厚
方向の成分が完全になくなると、シリサイド反応は図９
（ｂ）に示すように、ポリシリコンの横方向（矢印方
向）に進むことになる。ここで、ポリシリコンの供給が
シリサイド反応に追いつかなくなると、ポリシリコンの
一部にボイド８１が発生するようになる。そして、最悪
の場合には配線に導通不良が生ずるようになる。
【００１３】ここで、ボイドの発生は、（チタンシリサ
イド／シリコン界面）とチタンとの面積比に依存すると
考えられ、（チタンの面積）≫（（チタンシリサイド／
シリコン界面）の面積）の関係になると、発生し易くな
る。したがって、上部電極６８を構成するポリシリコン
の膜厚に対して、バリア金属膜７３を構成するチタンの
それが厚くなるほど、ボイドが発生し易くなる。
【００１４】一方、上記第２の従来例による半導体装置
では、上記第１の従来例のように（チタンの面積）≫
（（チタンシリサイド／シリコン界面）の面積）の関係
にはならないため、ボイドの発生は避けることができる
ものの、層間絶縁膜の深い位置に導電膜７９を設けてい
るので、この導電膜７９の存在が邪魔になってレイアウ
ト的に制約を受ける、という問題がある。
【００１５】すなわち、上記第２の従来例では、導電膜
７９が存在していることでこの領域を通過させる配線等
の形成が不可能になるので、微細化されている構造では
そのようなレイアウト的制約は無視できなくなる。ま
た、この第２実施例では、バリア金属膜７３の側面を利
用して上部電極６８と接続しているので、微細化構造で
隣接している配線間の短絡防止を図るためのサイドウォ
ール絶縁膜の形成が不可能になるという問題もある。
【００１６】この発明は、上述の事情に鑑みてなされた
もので、シリサイド反応時に、ポリシリコン配線に発生
し易いボイドを抑制してコンタクト抵抗の低減及び安定
化を図ることができるようにした半導体装置及びその製
造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、半導体基板を覆う第１の絶
縁膜上に設けられた第１のポリシリコン膜を覆う第２の
絶縁膜に、上記ポリシリコン膜の一部を露出するように
第１のコンタクト孔が形成され、該コンタクト孔を通じ
て上記ポリシリコン膜に下層膜がチタンから構成される
バリア金属膜を介して配線が接続されてなる半導体装置
であって、上記第１のコンタクト孔の下方の上記第１の
絶縁膜に、上記第１のコンタクト孔の幅よりも広い溝が
設けられ、上記溝内に第２のポリシリコン膜が設けられ
たことを特徴としている。
【００１８】請求項２記載の発明は、半導体基板を覆う
第１の絶縁膜上に設けられた第１のポリシリコン膜を覆
う第２の絶縁膜に、上記ポリシリコン膜の一部を露出す
るように第１のコンタクト孔が形成されると共に、上記
第１及び第２の絶縁膜を含む絶縁膜に上記第１のコンタ
クト孔と深さの異なる第２のコンタクト孔が上記半導体
基板の拡散領域に形成され、上記第１のコンタクト孔を
通じて上記ポリシリコン膜に下層膜がチタンから構成さ
れるバリア金属膜を介して配線が接続されてなる半導体
装置であって、上記第１のコンタクト孔の下方の上記第
１の絶縁膜に、上記第１のコンタクト孔の幅よりも広い
溝が設けられ、上記溝内に第２のポリシリコン膜が設け
られたことを特徴としている。
【００１９】請求項３記載の発明は、請求項１又は２記
載の半導体装置に係り、上記第２のポリシリコン膜によ
って上記溝内に形成されるポリシリコン領域の膜厚が、
上記第１のコンタクト孔の底部の上記バリア金属膜の下
層膜のチタンのそれに対応して設定されることを特徴と
している。
【００２０】請求項４記載の発明は、請求項３記載の半
導体装置に係り、上記第２のポリシリコン膜が、上記溝
内に完全に埋め込まれるように設けられたことを特徴と
している。
【００２１】請求項５記載の発明は、請求項３記載の半
導体装置に係り、上記第２のポリシリコン膜が上記溝内
に完全に埋め込まれずに、かつ上記第１のコンタクト孔
が上記溝の底部に略達するように設けられたことを特徴
としている。
【００２２】請求項６記載の発明は、請求項２記載の半
導体装置に係り、上記第１及び第２のコンタクト孔の側
壁に、サイドウォール絶縁膜が設けられたことを特徴と
している。
【００２３】請求項７記載の発明は、半導体基板の一つ
の拡散領域に電気的に接続されるようにキャパシタが形
成され、該キャパシタは、上記半導体基板上の第１の絶
縁膜に形成された第２のコンタクト孔内に下部電極が、
該下部電極及び上記第１の絶縁膜上に容量絶縁膜が、該
容量絶縁膜上にポリシリコンからなる上部電極がそれぞ
れ設けられ、上記上部電極を覆う第２の絶縁膜に上記上
部電極の一部を露出するように第１のコンタクト孔が形
成され、該第１のコンタクト孔を通じて上記上部電極に
下層膜がチタンから構成されるバリア金属膜を介して配
線が接続されてなる半導体装置であって、上記第１のコ
ンタクト孔の下方の上記第１の絶縁膜に、上記第１のコ
ンタクト孔の幅よりも広い溝が設けられ、上記溝内にダ
ミーキャパシタを構成するポリシリコン膜が設けられた
ことを特徴としている。
【００２４】請求項８記載の発明は、請求項７記載の半
導体装置に係り、上記半導体基板を覆う上記第１及び第
２の絶縁膜を含む絶縁膜に、上記第１のコンタクト孔と
深さの異なる第３のコンタクト孔が上記半導体基板の拡
散領域に設けられたことを特徴としている。
【００２５】請求項９記載の発明は、請求項７又は８記
載の半導体装置に係り、上記ポリシリコン膜によって上
記溝内に形成されるポリシリコン領域の膜厚が、上記第
１のコンタクト孔の底部の上記バリア金属膜の下層膜の
チタンのそれに対応して設定されることを特徴としてい
る。
【００２６】請求項１０記載の発明は、請求項９記載の
半導体装置に係り、上記のポリシリコン膜が、上記溝内
に完全に埋め込まれるように設けられたことを特徴とし
ている。
【００２７】請求項１１記載の発明は、請求項９記載の
半導体装置に係り、上記ポリシリコン膜が上記溝内に完
全に埋め込まれずに、かつ上記第１のコンタクト孔が上
記溝の底部に略達するように設けられたことを特徴とし
ている。
【００２８】請求項１２記載の発明は、請求項８記載の
半導体装置に係り、上記第１及び第３のコンタクト孔の
側壁に、サイドウォール絶縁膜が設けられたことを特徴
としている。
【００２９】請求項１３記載の発明は、半導体基板に拡
散領域を形成した後に、該拡散領域に導電プラグを接続
してメモリセル選択用トランジスタを形成するトランジ
スタ形成工程と、上記導電プラグを覆うように第１の絶
縁膜を形成した後に、上記導電プラグを露出するように
上記第１の絶縁膜に第２のコンタクト孔を形成すると同
時に、上記プラグを露出しないように溝を形成する絶縁
膜パターニング工程と、上記第２のコンタクト孔及び上
記溝内に同時に導電膜を形成して、それぞれキャパシタ
の下部電極及びダミーキャパシタの下部電極を構成する
下部電極形成工程と、上記両下部電極を覆うように容量
絶縁膜を形成した後に、該容量絶縁膜上にポリシリコン
からなる上部電極を形成してキャパシタ及びダミーキャ
パシタを形成するキャパシタ形成工程と、上記キャパシ
タの上部電極を覆うように第２の絶縁膜を形成した後
に、上記ダミーキャパシタの上部電極を露出するよう
に、上記第２の絶縁膜に上記溝内に形成される上記容量
絶縁膜によって覆われている第２の溝より幅の狭い第１
のコンタクト孔を形成すると同時に、上記第１及び第２
の絶縁膜を含む絶縁膜に上記第１のコンタクト孔と深さ
の異なる第３のコンタクト孔を上記拡散領域に形成する
コンタクト孔形成工程と、上記上部電極を構成するポリ
シリコンによって上記溝内に形成されるポリシリコン領
域の膜厚に対応した膜厚のチタンが上記第１のコンタク
ト孔の底部に形成されるように、下層膜がチタンから構
成されるバリア金属膜を形成するバリア金属膜形成工程
と、上記バリア金属膜の下層膜のチタンと上記上部電極
のポリシリコンとを反応させる熱処理工程とを含むこと
を特徴としている。
【００３０】請求項１４記載の発明は、請求項１３記載
の半導体装置の製造方法に係り、上記キャパシタ形成工
程において、上記上部電極を構成するポリシリコンを上
記溝内に完全に埋め込むように形成することを特徴とし
ている。
【００３１】請求項１５記載の発明は、請求項１３記載
の半導体装置の製造方法に係り、上記キャパシタ形成工
程において、上記上部電極を構成するポリシリコンを上
記溝内に完全に埋め込まないように、かつ上記第１のコ
ンタクト孔を上記溝の底部に略達するように形成するこ
とを特徴としている。
【００３２】請求項１６記載の発明は、請求項１３、１
４又は１５記載の半導体装置の製造方法に係り、上記コ
ンタクト孔形成工程の後に、上記第１及び第３の側壁に
サイドウォール絶縁膜を形成するサイドウォール絶縁膜
形成工程を含むことを特徴としている。
【００３３】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は実施例を用いて
具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例である半導体装置の構成
を示す平面図、図２は図１のＡ−Ａ矢視断面図、また、
図３乃至図５は同半導体装置の製造方法を工程順に示す
工程図である。この例の半導体装置は、図１及び図２に
示すように、膜厚が２００〜３００ｎｍのフィールド酸
化膜からなる素子分離用絶縁膜２により囲まれた、例え
ばＰ型シリコン基板１の活性領域に選択的にソース領域
又はドレイン領域を構成するＮ型拡散領域３が形成さ
れ、各領域３間には膜厚が８〜１５ｎｍの酸化シリコン
膜からなるゲート酸化膜４を介して膜厚が２００〜３０
０ｎｍのポリシリコン膜からなるゲート電極５が設けら
れて、各ゲート電極５は膜厚が１００〜１５０ｎｍの酸
化シリコン膜からなる第１の層間絶縁膜６により覆われ
ている。一つの拡散領域３にはポリシリコン膜からなる
ビットコンタクト８が接続され、このビットコンタクト
８にはビット線３０が接続されて、このビット線３０を
埋め込むように全面に膜厚が４００〜５００ｎｍのＢＰ
ＳＧ(Boro-Phospho Silicate Glass)膜からなる第２の
層間絶縁膜７が形成され、この第２の層間絶縁膜７には
コンタクト孔９が形成されて、このコンタクト孔９には
導電プラグ９が埋め込まれて他の拡散領域３に接続され
ている。
【００３４】全面を覆うように膜厚が０．８〜１．５μ
ｍの酸化シリコン膜又はＢＰＳＧ膜からなる第３の層間
絶縁膜１１が形成されて、この第３の層間絶縁膜１１に
は幅が０．５〜１．０μｍで、深さが０．６〜１．１μ
ｍのコンタクト孔１２が導電プラグ１０を露出するよう
に形成されて、各プラグ１０には内壁型シリンダ構造の
キャパシタ１５が接続されている。このキャパシタ１５
は、コンタクト孔１２の内壁及び底面に設けられて導電
プラグ１０に接続された膜厚が０．０５〜０．１μｍの
ポリシリコン膜からなる下部電極１６と、この下部電極
１６及び第３の層間絶縁膜１１を覆うように設けられた
膜厚が６〜８ｎｍのＯＮＯ、ＯＮ膜等からなる容量絶縁
膜１７と、この容量絶縁膜１７を覆うように設けられた
膜厚が０．１５〜０．３μｍのポリシリコン膜からなる
上部電極１８とから構成されている。
【００３５】第３の層間絶縁膜１１には、コンタクト孔
１２に隣接してこのコンタクト孔１２と略同じ深さの溝
１３が形成されて、この溝１３にはダミーキャパシタ１
９が形成されている。すなわち、溝１３にはキャパシタ
１５の下部電極１６と同時に、それと同一導電材料であ
る膜厚が０．０５〜０．１μｍのポリシリコン膜２０が
形成されて、このポリシリコン膜２０上までそれぞれ延
長して形成された容量絶縁膜１７及び上部電極１８によ
り、導電プラグ１０に接続されないダミーキャパシタ１
９を構成している。このダミーキャパシタ１９は、後述
するように、導電プラグ１０に接続された本来のキャパ
シタ１５の上部電極１８にバリア金属膜２３を介して配
線を接続するとき、上部電極１８に発生し易いボイドを
抑制するように働く。
【００３６】全面を覆うように膜厚が０．３５〜０．５
５μｍの酸化シリコン膜又はＢＰＳＧ膜からなる第４の
層間絶縁膜２１が形成されて、この第４の層間絶縁膜２
１にはキャパシタ１５の上部電極１８を露出するように
幅が０．３５〜０．５５μｍで、深さが０．３〜０．６
μｍのコンタクト孔２２が形成されている。このコンタ
クト孔２２は、上述の溝１３の上方に形成されて、その
幅は溝１３内に形成される容量絶縁膜１７により覆われ
ている溝１４のそれよりも狭く設定されている。これ
は、上述したように上部電極１８に発生し易いボイドを
抑制して、コンタクト抵抗の低減及び安定化を図るため
である。
【００３７】また、半導体基板１上の層間絶縁膜の他の
位置にも、拡散領域３に電気的接続を行うためのコンタ
クト孔３１、ゲート電極５に電気的接続を行うためのコ
ンタクト孔３２が形成されている。コンタクト孔３１
は、拡散領域３を露出するために第４の層間絶縁膜２
１、第３の層間絶縁膜１１、第２の層間絶縁膜７及び第
１の層間絶縁膜６を貫通して形成されている。コンタク
ト孔３２は、第４の層間絶縁膜２１、第３の層間絶縁膜
１１、第２の層間絶縁膜７及び第１の層間絶縁膜６を貫
通して、ゲート電極５に到達するように形成されてい
る。これらコンタクト孔３１、３２は、上述のコンタク
ト孔２２と同時に形成される。したがって、層間絶縁膜
の総膜厚が最も大きい位置のコンタクト孔３１が最も深
く形成され、層間絶縁膜の総膜厚が最も小さい位置のコ
ンタクト孔２２が最も浅く形成されることになる。
【００３８】コンタクト孔２２を通じて上部電極１８に
は膜厚が８０〜１５０ｎｍのチタン膜２４と、膜厚が７
０〜１５０ｎｍの窒化チタン膜２４との積層膜からなる
バリア金属膜２３を介して、タングステンからなる導電
プラグ４３及び膜厚が２５０〜４５０ｎｍのアルミニウ
ム膜からなる配線２６が接続されている。配線２６は膜
厚が２５〜３０ｎｍの窒化チタン膜からなる反射防止膜
２７で覆われている。同様にして、上述したコンタクト
孔３１、３２にもそれぞれバリア金属膜３３、３４を介
してタングステンからなる導電プラグ４３、配線３５、
３６、反射防止膜３７、３８が設けられている。
【００３９】ここで、上部電極１８を構成しているポリ
シリコンの膜厚は、バリア金属膜２３として上部電極１
８に接するチタン膜２４のコンタクト孔２２の底部の膜
厚に対応した値に設計され、チタン膜２４と上部電極１
８を構成しているポリシリコン膜とのシリサイド反応時
に、ポリシリコンが不足しないように考慮されている。
具体的には、ダミーキャパシタ１９が形成される溝１３
内には上部電極１８を構成するポリシリコン膜１８Ａが
十分な膜厚で埋め込まれているので、チタンとポリシリ
コンとのシリサイド反応時にポリシリコンが不足するこ
とはなくなる。それゆえ、上部電極１８に発生し易いボ
イドを抑制できるようになる。また、ダミーキャパシタ
１９が形成される溝１３内に形成される容量絶縁膜１２
に覆われている溝１４の幅をコンタクト孔２２の幅より
大きくしているので、コンタクト孔２２がオーバーエッ
チングにより容量絶縁膜１２の高さ位置に達しても、第
３の層間絶縁膜１１上の上部電極１８と溝１４内に形成
されたポリシリコン領域１８Ａとが分断されることがな
いため、配線の導通不良が防止され、上部電極１８に発
生し易いボイドを抑制する効果がオーバーエッチングが
行われない場合と同様に得られる。
【００４０】次に、図３〜図５を参照して、同半導体装
置の製造方法について工程順に説明する。まず、図３
（ａ）に示すように、例えばＰ型シリコン基板１に、周
知のＬＯＣＯＳ(Local Oxidation of Silicon)法によ
り、膜厚が２００〜３００ｎｍのフィールド酸化膜から
なる素子分離用絶縁膜２を形成した後、この素子分離用
絶縁膜２により囲まれた活性領域に、熱酸化法により膜
厚が８〜１５ｎｍの酸化シリコン膜からなるゲート酸化
膜４を形成し、続いてこのゲート酸化膜４上にＣＶＤ
（Chemical Vapor Deposition）法により膜厚が２００
〜３００ｎｍのポリシリコン膜を形成した後、フォトリ
ソグラフィ法によりパターニングしてゲート電極５を形
成する。次に、ゲート酸化膜４及びゲート電極５をマス
クとするセルフアラインにより、イオン注入法等の周知
の不純物導入方法によりＮ型不純物をシリコン基板１に
導入して、ソース領域又はドレイン領域を構成するＮ型
拡散領域３を形成する。
【００４１】次に、ＣＶＤ法により、膜厚が１００〜１
５０ｎｍの酸化シリコン膜からなる第１の層間絶縁膜６
を形成してゲート酸化膜４及びゲート電極５を覆った
後、ＣＶＤ法により、ポリシリコン膜を形成して一つの
拡散領域３にビットコンタクト８を接続し、続いてこの
ビットコンタクト８にビット線３０を接続する。次に、
ＣＶＤ法により、全面に膜厚が４００〜５００ｎｍのＢ
ＰＳＧからなる第２の層間絶縁膜７を形成した後、フォ
トリソグラフィ法によりパターニングして第２の層間絶
縁膜７にコンタクト孔９を形成した後、このコンタクト
孔９にポリシリコン膜からなる導電プラグ１０を埋め込
んで他の拡散領域３に接続する。以上により、半導体記
憶装置のメモリセル選択用トランジスタを形成する。
【００４２】次に、図３（ｂ）に示すように、ＣＶＤ法
により、全面に膜厚が０．８〜１．５μｍの酸化シリコ
ン膜又はＢＰＳＧ膜からなる第３の層間絶縁膜１１を形
成した後、フォトリソグラフィ法によりパターニングし
て、第３の層間絶縁膜１１に導電プラグ１０を露出する
ように、幅が０．５〜１．０μｍで、深さが０．６〜
１．１μｍのコンタクト孔１２を形成する。これと同時
に、コンタクト孔１２に隣接する位置に導電プラグ１０
を露出させないように、コンタクト孔１２と略同じ深さ
の溝１３を形成する。コンタクト孔１２はキャパシタを
形成するために、溝１３はダミーキャパシタを形成する
ために用いられる。
【００４３】次に、図４（ｃ）に示すように、ＣＶＤ法
により、全面に膜厚が０．０５〜０．１μｍのポリシリ
コン膜を形成した後、フォトリソグラフィ法によりパタ
ーニングして、コンタクト孔１２にキャパシタを構成す
る下部電極１６を形成すると同時に、溝１３にダミーキ
ャパシタの下部電極となる導電膜２０を形成する。
【００４４】次に、図４（ｄ）に示すように、ＣＶＤ法
により、膜厚が６〜８ｎｍのＯＮＯ、ＯＮ膜等からなる
容量絶縁膜１７を形成した後、フォトリソグラフィ法に
より、コンタクト孔１２及び溝１３内の下部電極１８及
び導電層２０に跨るようにパターニングする。
【００４５】次に、図５（ｅ）に示すように、ＣＶＤ法
により、膜厚が０．１５〜０．３μｍのポリシリコン膜
を形成した後、フォトリソグラフィ法によりパターニン
グして、容量絶縁膜１７上に上部電極１８を形成する。
以上により、コンタクト孔１２にはキャパシタ１５が形
成されるとともに、溝１３にはダミーキャパシタ１９が
形成される。
【００４６】次に、図５（ｆ）に示すように、ＣＶＤ法
により、全面に膜厚が０．３５〜０．５５μｍの酸化シ
リコン膜又はＢＰＳＧ膜からなる第４の層間絶縁膜２１
を形成した後、フォトリソグラフィ法によりキャパシタ
１５の上部電極１８を露出するように、幅が０．３５〜
０．５５μｍで、深さが０．３〜０．６μｍのコンタク
ト孔２２を溝１３の上方に形成する。同時に、半導体基
板１上の層間絶縁膜の他の位置である拡散領域３上及び
ゲート電極５上にも、それぞれコンタクト孔３１、３２
を形成する。次に、スパッタ法により、各コンタクト孔
２２、３１、３２内に膜厚が８０〜１５０ｎｍのチタン
膜２４と、膜厚が７０〜１５０ｎｍの窒化チタン膜２４
との積層膜からなるバリア金属膜２３、３３、３４を形
成する。次に、熱処理を施して、バリア金属膜のチタン
膜２４と上部電極１８のポリシリコンとを反応させて、
両者の界面にチタンシリサイドを形成する。このような
シリサイド反応時、溝１３には上部電極１８を構成して
いるポリシリコン膜１８Ａがコンタクト孔２２の底部に
形成されるチタン膜２４の膜厚に対して十分な膜厚で埋
め込まれているので、ポリシリコンが不足することはな
い。
【００４７】次に、スパッタ法により、バリア金属膜２
３、３３、３４上にそれぞれタングステンからなる導電
プラグ４３、及び膜厚が２５０〜４５０ｎｍのアルミニ
ウム膜からなる配線２６、３５、３６、及び膜厚が２５
〜３０ｎｍの窒化チタン膜からなる反射防止膜２７、３
７、３８を順次に形成して、この例の半導体装置を完成
させる。
【００４８】このように、この例の構成によれば、キャ
パシタ１５の上部電極１８を覆う第４の層間絶縁膜２１
に上部電極１８の一部を露出するようにコンタクト孔２
２が形成され、このコンタクト孔２２の下方には溝１３
内に形成された容量絶縁膜１７によって覆われている溝
１４がコンタクト孔２２より幅が広く形成されて、この
溝１４内には上部電極１８を構成するポリシリコン膜１
８Ａが設けられているので、上部電極１８を構成するポ
リシリコンとバリア金属膜２３を構成しているチタンと
のシリサイド反応時に、ポリシリコンが不足することは
なくなる。したがって、シリサイド反応時に、ポリシリ
コン配線に発生し易いボイドを抑制してコンタクト抵抗
の低減及び安定化を図ることができる。
【００４９】◇第２実施例 図６は、この発明の第２実施例である半導体装置の構成
を示す断面図である。この例の半導体装置の構成が、上
述した第１実施例の構成と大きく異なるところは、幅の
広い溝を形成することによりコンタクト孔のアスペクト
比（コンタクト深さ／コンタクト幅）を増加させるよう
にした点である。この例の半導体装置は、同図に示すよ
うに、第３の層間絶縁膜１１にダミーキャパシタを形成
するための溝４０は、第１実施例における溝１３に比べ
て幅が広くなるように、０．８〜１．５μｍに形成され
ている。これにより、上部電極１８を構成するポリシリ
コン膜１８Ａは溝４０内に完全に埋め込まれることがな
いため、第３の層間絶縁膜１１を貫通するように設けた
コンタクト孔３９の底部に形成されるバリア金属膜２３
のチタン膜２４が薄く形成される。
【００５０】すなわち、上述のようにポリシリコン膜１
８Ａの膜厚に対してチタン膜２４が薄く形成されるた
め、シリサイド反応時に必要となるポリシリコンが少な
くてすむため、ポリシリコンが十分に供給されるので、
ポリシリコンが不足することによるボイドの発生を抑制
できるようになる。また、溝４０内の上部電極１８とな
るポリシリコン膜１８Ａを薄く形成できるので、溝４０
としてアスペクト比を大きくとれるので、微細配線を形
成する場合に有利となる。
【００５１】この例の半導体装置を製造するには、第１
実施例と略同じ工程を経ることにより製造することがで
きる。第３の層間絶縁膜１１に溝４０を形成する場合、
フォトレジスト膜のパターン寸法を変更するだけで、幅
の広い溝４０を形成することができる。これ以外は、上
述した第１実施例と略同じである。それゆえ、図６にお
いて、図１〜図２の構成部分と対応する各部には、同一
の番号を付してその説明を省略する。
【００５２】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、キャパシタの
上部電極のポリシリコン膜の膜厚を薄く形成できるの
で、コンタクト孔のアスペクト比の低減に寄与すること
ができる。
【００５３】◇第３実施例 図７は、この発明の第３実施例である半導体装置の構成
を示す断面図である。この例の半導体装置の構成が、上
述した第１実施例の構成と大きく異なるところは、第１
実施例ではキャパシタがビット線の上部にある構造であ
るのに対して、この例ではキャパシタがビット線の下部
にある構造を採用し、かつビット線がバリア金属膜を有
した金属配線から構成されるようにし、さらに微細化構
造に適するようにコンタクト孔の側壁にサイドウォール
絶縁膜を形成するようにした点である。この例の半導体
装置は、同図に示すように、一つの拡散領域３に接続し
た導電プラグ１０を露出するように形成したコンタクト
孔４２の側壁に酸化シリコン膜又は窒化シリコン膜から
なるサイドウォール絶縁膜４４を設けられている。そし
て、導電プラグ１０がコンタクト孔４２を通じてバリア
金属膜２３を介してタングステンからなる導電プラグ４
３、アルミニウムからなる配線４７及び反射防止膜４８
から構成されるビット線に接続されている。また、コン
タクト孔２２の側壁にもサイドウォール絶縁膜４５が設
けられているが、このサイドウォール絶縁膜４５はサイ
ドウォール絶縁膜４４の形成時に同時に形成されたもの
であって、必ずしも必要ではない。
【００５４】この例の構成によれば、図７に示すよう
に、例えばキャパシタ１５の上部電極１８が接近して設
けられている微細化構造においても、製造工程のフォト
リソグラフィ法においてコンタクト孔４２が上部電極１
８に対してミスアライメントを起こして、目ずれが生じ
て上部電極１８が導電プラグ４３に接近したような場合
でも、サイドウォール絶縁膜４４の存在により両者の電
気的接続を保つことができる。
【００５５】また、ダミーキャパシタ１９が形成される
溝１３内に形成される容量絶縁膜１２に覆われる溝１４
の幅をコンタクト孔２２の幅よりも大きくしているの
で、コンタクト孔２２がオーバーエッチングにより容量
絶縁膜１２の高さ位置に到達した場合でも、第３の層間
絶縁膜１１上の上部電極１８と溝１４内に形成されたポ
リシリコン領域１８Ａとが分断されることがないので、
配線の導通不良が防止され、コンタクト孔２２の側壁に
サイドウォール絶縁膜４５を形成しても、配線２６と上
部電極１８との電気的接続に何ら問題が生じることがな
い。
【００５６】このように、この例の構成によっても、第
１実施例において述べたのと略同様な効果を得ることが
できる。加えて、この例の構成によれば、接近した配線
間の短絡を防止できるので、微細化構造をとる場合有利
になる。
【００５７】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、容量絶縁
膜としてはＯＮＯ、ＯＮ膜に限らずに、酸化タンタル
膜、ＢＳＴ（ＢａＳｒ）ＴｉＯ３、ＰＺＴ（Ｐｂ（Ｚｒ
Ｔｉ）Ｏ３等の高誘電膜を用いることができる。また、
半導体基板上にキャパシ タを製造する場合であれば、
ＤＲＡＭに限らずにキャパシタ単体を製造する場合にも
適用することができる。
【００５８】また、ゲート酸化膜は、酸化膜（Oxide Fi
lm）に限らず、窒化膜（Nitride Film）でも良く、ある
いは、酸化膜と窒化膜との２重膜構成でも良い。つま
り、ＭＩＳ型トランジスタである限り、ＭＯＳ型トラン
ジスタに限らず、ＭＮＳ（Metal Nitride Semiconducto
r）型トランジスタでも良く、あるいは、ＭＮＯＳ（Met
al Nitride Oxide Semiconductor）型トランジスタでも
良い。また、各半導体領域の導電型はＰ型とＮ型とを逆
にすることができる。すなわち、Ｎチャネル型に限らず
Ｐチャネル型のＭＩＳ型トランジスタに対しても適用で
きる。また、各絶縁膜、導電膜等の膜厚、層数、成膜方
法等は一例を示したものであり、用途、目的等によって
変更することができる。
【００５９】
【発明の効果】以上説明したように、この発明の半導体
装置及びその製造方法によれば、ポリシリコン膜を覆う
絶縁膜にポリシリコン膜の一部を露出するようにコンタ
クト孔が形成され、このコンタクト孔の下方の絶縁膜に
はコンタクト孔よりも幅の広い溝が形成されて、この溝
内にはポリシリコン膜が設けられているので、ポリシリ
コンとバリア金属膜を構成するチタンとのシリサイド反
応時に、ポリシリコンが不足することなく十分に供給さ
れる。また、ポリシリコン膜を覆う絶縁膜にポリシリコ
ン膜の一部を露出するようにコンタクト孔が形成され、
このコンタクト孔の下方の絶縁膜にはコンタクト孔より
も幅の広い溝が形成されて、この溝内にはポリシリコン
膜が設けられているので、コンタクト孔がオーバーエッ
チングした場合でも、絶縁膜上のポリシリコン膜と溝内
のポリシリコン膜とが分断されることがないので、コン
タクト孔の側壁にサイドウォール絶縁膜を形成しても、
配線とポリシリコン膜との電気的接続に何ら問題が生じ
ることがない。したがって、シリサイド反応時に、ポリ
シリコン配線に発生し易いボイドを抑制してコンタクト
抵抗の低減及び安定化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の構成
を示す平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】同半導体装置の製造方法を工程順に示す工程図
である。
【図４】同半導体装置の製造方法を工程順に示す工程図
である。
【図５】同半導体装置の製造方法を工程順に示す工程図
である。
【図６】この発明の第２実施例である半導体装置の構成
を示す断面図である。
【図７】この発明の第３実施例である半導体装置の構成
を示す断面図である。
【図８】従来の半導体装置の構成を示す断面図である。
【図９】同半導体装置の欠点を説明する図である。
【図１０】従来の半導体装置の構成を示す断面図であ
る。
【符号の説明】
１ Ｐ型シリコン基板 ２ 素子分離用絶縁膜 ３ Ｎ型拡散領域 ４ ゲート酸化膜 ５ ゲート電極（ポリシリコン膜） ６ 第１の層間絶縁膜 ７ 第２の層間絶縁膜 ８ ビットコンタクト ９、１２、２２、３１、３２、３９、４２ コンタ
クト孔 １０ 導電プラグ（ポリシリコン膜） １１ 第３の層間絶縁膜 １３、１４、４０ 溝 １５ キャパシタ（内壁型シリンダ構造） １６ 下部電極（ポリシリコン膜） １７ 容量絶縁膜 １８ 上部電極（ポリシリコン膜） １８Ａ 溝内のポリシリコン膜 １９ ダミーキャパシタ ２０ ポリシリコン膜 ２１ 第４の層間絶縁膜 ２３、３３、３４ バリア金属膜 ２４ チタン膜 ２５ 窒化チタン膜 ２６、３５、３６、４７ 配線（アルミニウム膜） ２７、３７、３８、４８ 反射防止膜 ３０ ビット線 ４３ 導電プラグ（タングステン膜） ４４、４５ サイドウォール絶縁膜
フロントページの続き Ｆターム(参考） 5F033 HH04 HH08 HH18 HH33 JJ04 JJ18 JJ19 JJ27 JJ33 KK01 KK04 LL04 MM08 MM20 NN06 NN07 NN32 NN40 PP06 PP15 QQ16 QQ38 QQ70 QQ73 QQ76 RR01 RR02 RR04 RR06 RR15 SS11 SS25 SS27 TT02 TT07 VV01 VV16 XX04 XX09 5F083 AD24 GA02 JA04 JA06 JA14 JA15 JA32 JA39 KA05 MA03 MA04 MA06 MA17 MA20 ZA28

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を覆う第１の絶縁膜上に設け
    られた第１のポリシリコン膜を覆う第２の絶縁膜に、前
    記ポリシリコン膜の一部を露出するように第１のコンタ
    クト孔が形成され、該コンタクト孔を通じて前記ポリシ
    リコン膜に下層膜がチタンから構成されるバリア金属膜
    を介して配線が接続されてなる半導体装置であって、 前記第１のコンタクト孔の下方の前記第１の絶縁膜に、
    前記第１のコンタクト孔の幅よりも広い溝が設けられ、
    前記溝内に第２のポリシリコン膜が設けられたことを特
    徴とする半導体装置。
  2. 【請求項２】 半導体基板を覆う第１の絶縁膜上に設け
    られた第１のポリシリコン膜を覆う第２の絶縁膜に、前
    記ポリシリコン膜の一部を露出するように第１のコンタ
    クト孔が形成されると共に、前記第１及び第２の絶縁膜
    を含む絶縁膜に前記第１のコンタクト孔と深さの異なる
    第２のコンタクト孔が前記半導体基板の拡散領域に形成
    され、前記第１のコンタクト孔を通じて前記ポリシリコ
    ン膜に下層膜がチタンから構成されるバリア金属膜を介
    して配線が接続されてなる半導体装置であって、 前記第１のコンタクト孔の下方の前記第１の絶縁膜に、
    前記第１のコンタクト孔の幅よりも広い溝が設けられ、
    前記溝内に第２のポリシリコン膜が設けられたことを特
    徴とする半導体装置。
  3. 【請求項３】 前記第２のポリシリコン膜によって前記
    溝内に形成されるポリシリコン領域の膜厚が、前記第１
    のコンタクト孔の底部の前記バリア金属膜の下層膜のチ
    タンのそれに対応して設定されることを特徴とする請求
    項１又は２記載の半導体装置。
  4. 【請求項４】 前記第２のポリシリコン膜が、前記溝内
    に完全に埋め込まれるように設けられたことを特徴とす
    る請求項３記載の半導体装置。
  5. 【請求項５】 前記第２のポリシリコン膜が前記溝内に
    完全に埋め込まれずに、かつ前記第１のコンタクト孔が
    前記溝の底部に略達するように設けられたことを特徴と
    する請求項３記載の半導体装置。
  6. 【請求項６】 前記第１及び第２のコンタクト孔の側壁
    に、サイドウォール絶縁膜が設けられたことを特徴とす
    る請求項２記載の半導体装置。
  7. 【請求項７】 半導体基板の一つの拡散領域に電気的に
    接続されるようにキャパシタが形成され、該キャパシタ
    は、前記半導体基板上の第１の絶縁膜に形成された第２
    のコンタクト孔内に下部電極が、該下部電極及び前記第
    １の絶縁膜上に容量絶縁膜が、該容量絶縁膜上にポリシ
    リコンからなる上部電極がそれぞれ設けられ、前記上部
    電極を覆う第２の絶縁膜に前記上部電極の一部を露出す
    るように第１のコンタクト孔が形成され、該第１のコン
    タクト孔を通じて前記上部電極に下層膜がチタンから構
    成されるバリア金属膜を介して配線が接続されてなる半
    導体装置であって、 前記第１のコンタクト孔の下方の前記第１の絶縁膜に、
    前記第１のコンタクト孔の幅よりも広い溝が設けられ、
    前記溝内にダミーキャパシタを構成するポリシリコン膜
    が設けられたことを特徴とする半導体装置。
  8. 【請求項８】 前記半導体基板を覆う前記第１及び第２
    の絶縁膜を含む絶縁膜に、前記第１のコンタクト孔と深
    さの異なる第３のコンタクト孔が前記半導体基板の拡散
    領域に設けられたことを特徴とする請求項７記載の半導
    体装置。
  9. 【請求項９】 前記ポリシリコン膜によって前記溝内に
    形成されるポリシリコン領域の膜厚が、前記第１のコン
    タクト孔の底部の前記バリア金属膜の下層膜のチタンの
    それに対応して設定されることを特徴とする請求項７又
    は８記載の半導体装置。
  10. 【請求項１０】 前記のポリシリコン膜が、前記溝内に
    完全に埋め込まれるように設けられたことを特徴とする
    請求項９記載の半導体装置。
  11. 【請求項１１】 前記ポリシリコン膜が前記溝内に完全
    に埋め込まれずに、かつ前記第１のコンタクト孔が前記
    溝の底部に略達するように設けられたことを特徴とする
    請求項９記載の半導体装置。
  12. 【請求項１２】 前記第１及び第３のコンタクト孔の側
    壁に、サイドウォール絶縁膜が設けられたことを特徴と
    する請求項８記載の半導体装置。
  13. 【請求項１３】 半導体基板に拡散領域を形成した後
    に、該拡散領域に導電プラグを接続してメモリセル選択
    用トランジスタを形成するトランジスタ形成工程と、 前記導電プラグを覆うように第１の絶縁膜を形成した後
    に、前記導電プラグを露出するように前記第１の絶縁膜
    に第２のコンタクト孔を形成すると同時に、前記プラグ
    を露出しないように溝を形成する絶縁膜パターニング工
    程と、 前記第２のコンタクト孔及び前記溝内に同時に導電膜を
    形成して、それぞれキャパシタの下部電極及びダミーキ
    ャパシタの下部電極を構成する下部電極形成工程と、 前記両下部電極を覆うように容量絶縁膜を形成した後
    に、該容量絶縁膜上にポリシリコンからなる上部電極を
    形成してキャパシタ及びダミーキャパシタを形成するキ
    ャパシタ形成工程と、 前記キャパシタの上部電極を覆うように第２の絶縁膜を
    形成した後に、前記ダミーキャパシタの上部電極を露出
    するように、前記第２の絶縁膜に前記溝内に形成される
    前記容量絶縁膜によって覆われている第２の溝より幅の
    狭い第１のコンタクト孔を形成すると同時に、前記第１
    及び第２の絶縁膜を含む絶縁膜に前記第１のコンタクト
    孔と深さの異なる第３のコンタクト孔を前記拡散領域に
    形成するコンタクト孔形成工程と、 前記上部電極を構成するポリシリコンによって前記溝内
    に形成されるポリシリコン領域の膜厚に対応した膜厚の
    チタンが前記第１のコンタクト孔の底部に形成されるよ
    うに、下層膜がチタンから構成されるバリア金属膜を形
    成するバリア金属膜形成工程と、 前記バリア金属膜の下層膜のチタンと前記上部電極のポ
    リシリコンとを反応させる熱処理工程とを含むことを特
    徴とする半導体装置の製造方法。
  14. 【請求項１４】 前記キャパシタ形成工程において、前
    記上部電極を構成するポリシリコンを前記溝内に完全に
    埋め込むように形成することを特徴とする請求項１３記
    載の半導体装置の製造方法。
  15. 【請求項１５】 前記キャパシタ形成工程において、前
    記上部電極を構成するポリシリコンを前記溝内に完全に
    埋め込まないように、かつ前記第１のコンタクト孔を前
    記溝の底部に略達するように形成することを特徴とする
    請求項１３記載の半導体装置の製造方法。
  16. 【請求項１６】 前記コンタクト孔形成工程の後に、前
    記第１及び第３の側壁にサイドウォール絶縁膜を形成す
    るサイドウォール絶縁膜形成工程を含むことを特徴とす
    る請求項１３、１４又は１５記載の半導体装置の製造方
    法。
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