JPH11214646A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH11214646A JPH11214646A JP10015405A JP1540598A JPH11214646A JP H11214646 A JPH11214646 A JP H11214646A JP 10015405 A JP10015405 A JP 10015405A JP 1540598 A JP1540598 A JP 1540598A JP H11214646 A JPH11214646 A JP H11214646A
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 キャパシタ下部電極の表面に凹凸を付与する
凹凸処理を行なう際に、キャパシタ下部電極が結晶化す
るのを抑制する。 【解決手段】 シリコン基板１の主表面と接続されるよ
うにキャパシタ下部電極１３が形成される。キャパシタ
下部電極１３は、プラグ部１３ａと、底壁部１３ｂと、
立壁部１３ｃとを備える。底壁部１３ｂと立壁部１３ｃ
との間に、立壁部１３ｃの結晶化を抑制するための絶縁
層１４が形成される。キャパシタ下部電極１３上にはキ
ャパシタ誘電体層１５を介してキャパシタ上部電極１６
が形成される。
凹凸処理を行なう際に、キャパシタ下部電極が結晶化す
るのを抑制する。 【解決手段】 シリコン基板１の主表面と接続されるよ
うにキャパシタ下部電極１３が形成される。キャパシタ
下部電極１３は、プラグ部１３ａと、底壁部１３ｂと、
立壁部１３ｃとを備える。底壁部１３ｂと立壁部１３ｃ
との間に、立壁部１３ｃの結晶化を抑制するための絶縁
層１４が形成される。キャパシタ下部電極１３上にはキ
ャパシタ誘電体層１５を介してキャパシタ上部電極１６
が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
およびその製造方法に関し、特に、キャパシタの一方の
電極の表面に凹凸処理が施された半導体記憶装置および
その製造方法に関するものである。
およびその製造方法に関し、特に、キャパシタの一方の
電極の表面に凹凸処理が施された半導体記憶装置および
その製造方法に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭ（Dynamic Random Acces
s Memory）等の半導体記憶装置の高集積化に伴い、半導
体記憶装置に用いられる素子はより微細化されている。
特に、ＤＲＡＭにおいては記憶電荷を蓄積するためのコ
ンデンサも微細化されるため、従来と同様のデバイス構
造では記憶電荷量が小さくなってしまう。一方、ＤＲＡ
Ｍのデバイス信頼性の重要な要素として半導体基板内で
発生するノイズに対する対策がある。このノイズによる
誤動作の１つとしてソフトエラーがある。半導体記憶装
置のパッケージ、配線材料等から放出される微量のα線
がシリコン基板内に侵入し、電子−正孔対を生成する。
これらの発生電荷がメモリセル内に蓄積されている記憶
電荷に対してノイズとなり記憶信号が変化する現象がソ
フトエラーである。また、別のノイズとして周辺回路部
からの電荷の注入がある。これは電源電圧のゆらぎ等に
よってメモリセル部と周辺回路部に電位差が生じノイズ
電荷がメモリセル内に侵入するものである。
s Memory）等の半導体記憶装置の高集積化に伴い、半導
体記憶装置に用いられる素子はより微細化されている。
特に、ＤＲＡＭにおいては記憶電荷を蓄積するためのコ
ンデンサも微細化されるため、従来と同様のデバイス構
造では記憶電荷量が小さくなってしまう。一方、ＤＲＡ
Ｍのデバイス信頼性の重要な要素として半導体基板内で
発生するノイズに対する対策がある。このノイズによる
誤動作の１つとしてソフトエラーがある。半導体記憶装
置のパッケージ、配線材料等から放出される微量のα線
がシリコン基板内に侵入し、電子−正孔対を生成する。
これらの発生電荷がメモリセル内に蓄積されている記憶
電荷に対してノイズとなり記憶信号が変化する現象がソ
フトエラーである。また、別のノイズとして周辺回路部
からの電荷の注入がある。これは電源電圧のゆらぎ等に
よってメモリセル部と周辺回路部に電位差が生じノイズ
電荷がメモリセル内に侵入するものである。
【０００３】これらのノイズに対する有効な対策として
蓄積されている記憶電荷量を増やすものがある。しか
し、従来と同様のデバイス構造ではＤＲＡＭの高集積
化、微細化に伴い記憶電荷量が小さくなる。これを解決
する手段として、ＤＲＡＭに円筒型あるいはフィン型等
のスタックトキャパシタを適用することによりキャパシ
タ容量を確保することが提案されている。また、さらな
る微細化に対応するためキャパシタの電極の表面を凹凸
にすることにより表面積を増加させることも検討されて
いる。
蓄積されている記憶電荷量を増やすものがある。しか
し、従来と同様のデバイス構造ではＤＲＡＭの高集積
化、微細化に伴い記憶電荷量が小さくなる。これを解決
する手段として、ＤＲＡＭに円筒型あるいはフィン型等
のスタックトキャパシタを適用することによりキャパシ
タ容量を確保することが提案されている。また、さらな
る微細化に対応するためキャパシタの電極の表面を凹凸
にすることにより表面積を増加させることも検討されて
いる。
【０００４】ここで、キャパシタの電極の表面を凹凸に
した従来のＤＲＡＭの一例について図３１を用いて説明
する。図３１は、従来のＤＲＡＭの一例を示す断面図で
ある。
した従来のＤＲＡＭの一例について図３１を用いて説明
する。図３１は、従来のＤＲＡＭの一例を示す断面図で
ある。
【０００５】まず図３１を参照して、シリコン基板１の
主表面には選択的に素子分離酸化膜２が形成されてい
る。この素子分離酸化膜２に囲まれる素子形成領域に
は、ＭＯＳトランジスタ３ａ，３ｂ，３ｃが形成され
る。ＭＯＳトランジスタ３ａは、ソース／ドレイン領域
となる不純物拡散層５ａ，５ｂと、シリコン基板１の主
表面上にゲート絶縁層を介在して形成されるゲート電極
４ａとを備える。ＭＯＳトランジスタ３ｂは、不純物拡
散層５ｂ，５ｃと、ゲート電極４ｂとを有する。ＭＯＳ
トランジスタ３ｃは、不純物拡散層５ｄ，５ｅと、ゲー
ト電極４ｄとを有する。なお、素子分離酸化膜２上に
は、他のＭＯＳトランジスタのゲート電極４ｃが延在し
ている。
主表面には選択的に素子分離酸化膜２が形成されてい
る。この素子分離酸化膜２に囲まれる素子形成領域に
は、ＭＯＳトランジスタ３ａ，３ｂ，３ｃが形成され
る。ＭＯＳトランジスタ３ａは、ソース／ドレイン領域
となる不純物拡散層５ａ，５ｂと、シリコン基板１の主
表面上にゲート絶縁層を介在して形成されるゲート電極
４ａとを備える。ＭＯＳトランジスタ３ｂは、不純物拡
散層５ｂ，５ｃと、ゲート電極４ｂとを有する。ＭＯＳ
トランジスタ３ｃは、不純物拡散層５ｄ，５ｅと、ゲー
ト電極４ｄとを有する。なお、素子分離酸化膜２上に
は、他のＭＯＳトランジスタのゲート電極４ｃが延在し
ている。
【０００６】ゲート電極４ａ，４ｂ，４ｃ，４ｄの側壁
上には、サイドウォール絶縁層６ａ，６ｂ，６ｃ，６
ｄ，６ｅ，６ｆ，６ｇ，６ｈがそれぞれ形成される。ま
た、ゲート電極４ａ，４ｂ，４ｃ，４ｄ上には、絶縁層
７ａ，７ｂ，７ｃ，７ｄがそれぞれ形成される。
上には、サイドウォール絶縁層６ａ，６ｂ，６ｃ，６
ｄ，６ｅ，６ｆ，６ｇ，６ｈがそれぞれ形成される。ま
た、ゲート電極４ａ，４ｂ，４ｃ，４ｄ上には、絶縁層
７ａ，７ｂ，７ｃ，７ｄがそれぞれ形成される。
【０００７】ゲート電極４ａ〜４ｄを覆うようにシリコ
ン基板１の主表面上には第１の層間絶縁層８が形成され
る。この第１の層間絶縁層８には所定位置にコンタクト
ホール８ａ，８ｂが形成される。コンタクトホール８
ａ，８ｂ内にはプラグ電極９ａ，９ｂがそれぞれ形成さ
れる。プラグ電極９ａ上にはビット線１０が形成され、
プラグ電極９ｂ上には配線層１１が形成される。
ン基板１の主表面上には第１の層間絶縁層８が形成され
る。この第１の層間絶縁層８には所定位置にコンタクト
ホール８ａ，８ｂが形成される。コンタクトホール８
ａ，８ｂ内にはプラグ電極９ａ，９ｂがそれぞれ形成さ
れる。プラグ電極９ａ上にはビット線１０が形成され、
プラグ電極９ｂ上には配線層１１が形成される。
【０００８】ビット線１０と配線層１１とを覆うように
第２の層間絶縁層１２が形成される。この第２の層間絶
縁層１２と第１の層間絶縁層８とを貫通するようにコン
タクトホール１２ａ，１２ｂが形成される。コンタクト
ホール１２ａは不純物拡散層５ａに達し、コンタクトホ
ール１２ｂは不純物拡散層５ｃに達している。
第２の層間絶縁層１２が形成される。この第２の層間絶
縁層１２と第１の層間絶縁層８とを貫通するようにコン
タクトホール１２ａ，１２ｂが形成される。コンタクト
ホール１２ａは不純物拡散層５ａに達し、コンタクトホ
ール１２ｂは不純物拡散層５ｃに達している。
【０００９】コンタクトホール１２ｂ内にはキャパシタ
下部電極１３のプラグ部１３ａが形成される。このプラ
グ部１３ａ上には、キャパシタ下部電極１３の底壁部１
３ｂが形成される。この底壁部１３ｂの側面と接続され
るようにキャパシタ下部電極１３の立壁部１３ｃが形成
される。コンタクトホール１２ａ内にも同様に他のキャ
パシタ下部電極のプラグ部が形成される。
下部電極１３のプラグ部１３ａが形成される。このプラ
グ部１３ａ上には、キャパシタ下部電極１３の底壁部１
３ｂが形成される。この底壁部１３ｂの側面と接続され
るようにキャパシタ下部電極１３の立壁部１３ｃが形成
される。コンタクトホール１２ａ内にも同様に他のキャ
パシタ下部電極のプラグ部が形成される。
【００１０】上記の底壁部１３ｂと立壁部１３ｃの表面
には凹凸が付与され、これらを覆うようにキャパシタ誘
電体層１５が形成される。キャパシタ誘電体層１５を覆
うようにキャパシタ上部電極１６が形成される。キャパ
シタ上部電極１６を覆うように第３の層間絶縁層１７が
形成される。第１と第２と第３の層間絶縁層８，１２，
１７を貫通するようにコンタクトホール１７ａが形成さ
れ、コンタクトホール１７ａ内に配線層１８ｄが形成さ
れる。第３の層間絶縁層１７上には配線層１８ａ，１８
ｂ，１８ｃがそれぞれ形成される。
には凹凸が付与され、これらを覆うようにキャパシタ誘
電体層１５が形成される。キャパシタ誘電体層１５を覆
うようにキャパシタ上部電極１６が形成される。キャパ
シタ上部電極１６を覆うように第３の層間絶縁層１７が
形成される。第１と第２と第３の層間絶縁層８，１２，
１７を貫通するようにコンタクトホール１７ａが形成さ
れ、コンタクトホール１７ａ内に配線層１８ｄが形成さ
れる。第３の層間絶縁層１７上には配線層１８ａ，１８
ｂ，１８ｃがそれぞれ形成される。
【００１１】次に、立壁部１３ｃの表面と底壁部１３ｂ
の表面とに凹凸を付与する処理について説明する。ここ
で、本願明細書では、ある要素の表面に凹凸を付与する
ための処理のことを凹凸処理と称するものと定義する。
この凹凸処理法については、たとえば特開平３−２６３
３７０号公報に開示されている。この公報に開示された
方法を用いることにより、立壁部１３ｃの表面と底壁部
１３ｂの表面とを凹凸状にすることが可能となる。
の表面とに凹凸を付与する処理について説明する。ここ
で、本願明細書では、ある要素の表面に凹凸を付与する
ための処理のことを凹凸処理と称するものと定義する。
この凹凸処理法については、たとえば特開平３−２６３
３７０号公報に開示されている。この公報に開示された
方法を用いることにより、立壁部１３ｃの表面と底壁部
１３ｂの表面とを凹凸状にすることが可能となる。
【００１２】
【発明が解決しようとする課題】キャパシタ下部電極１
３の底壁部１３ｂと立壁部１３ｃとに上述の凹凸処理を
施して高い表面積増加率を得るには、母材となる底壁部
１３ｂと立壁部１３ｃとがアモルファス状態でなければ
ならない。
３の底壁部１３ｂと立壁部１３ｃとに上述の凹凸処理を
施して高い表面積増加率を得るには、母材となる底壁部
１３ｂと立壁部１３ｃとがアモルファス状態でなければ
ならない。
【００１３】しかしながら、上記凹凸処理はたとえば５
７０℃〜５９０℃程度の温度下で行なわれるため、凹凸
処理中にシリコン基板１の主表面との接続部からプラグ
部１３ａが結晶化する。この結晶化が底壁部１３ｂや立
壁部１３ｃにまで及ぶことにより、底壁部１３ｂや立壁
部１３ｃがアモルファス状態ではなくなり、凹凸処理に
よる表面積増加率が低下するという問題があった。
７０℃〜５９０℃程度の温度下で行なわれるため、凹凸
処理中にシリコン基板１の主表面との接続部からプラグ
部１３ａが結晶化する。この結晶化が底壁部１３ｂや立
壁部１３ｃにまで及ぶことにより、底壁部１３ｂや立壁
部１３ｃがアモルファス状態ではなくなり、凹凸処理に
よる表面積増加率が低下するという問題があった。
【００１４】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、凹凸処
理による表面積増加率を向上させることが可能となる半
導体記憶装置およびその製造方法を提供することにあ
る。
ためになされたものである。この発明の目的は、凹凸処
理による表面積増加率を向上させることが可能となる半
導体記憶装置およびその製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、主表面を有する半導体基板と、キャパシタの
一方の電極と、結晶化抑制部とを備える。キャパシタの
一方の電極は、凹凸処理の施された表面を有し、半導体
基板の主表面と接続される第１導体部と、この第１導体
部と電気的に接続される第２導体部とを含む。結晶化抑
制部は、第１と第２導体部間に介在され、第２導体部の
結晶化を抑制する。なお、上記の「キャパシタの一方の
電極」は、本願明細書では、該電極と半導体基板の主表
面とを接続するプラグ部をも含むものと定義する。
憶装置は、主表面を有する半導体基板と、キャパシタの
一方の電極と、結晶化抑制部とを備える。キャパシタの
一方の電極は、凹凸処理の施された表面を有し、半導体
基板の主表面と接続される第１導体部と、この第１導体
部と電気的に接続される第２導体部とを含む。結晶化抑
制部は、第１と第２導体部間に介在され、第２導体部の
結晶化を抑制する。なお、上記の「キャパシタの一方の
電極」は、本願明細書では、該電極と半導体基板の主表
面とを接続するプラグ部をも含むものと定義する。
【００１６】上記のように、キャパシタの一方の電極の
第１と第２導体部間に結晶化抑制部が設けられることに
より、キャパシタの一方の電極の表面に凹凸を付与する
凹凸処理中に第２導体部が結晶化するのを効果的に抑制
することが可能となる。それにより、上記凹凸処理中に
少なくとも第２導体部をアモルファス状態に保持でき、
第２導体部の表面積増加率を向上させることが可能とな
る。
第１と第２導体部間に結晶化抑制部が設けられることに
より、キャパシタの一方の電極の表面に凹凸を付与する
凹凸処理中に第２導体部が結晶化するのを効果的に抑制
することが可能となる。それにより、上記凹凸処理中に
少なくとも第２導体部をアモルファス状態に保持でき、
第２導体部の表面積増加率を向上させることが可能とな
る。
【００１７】上記結晶化抑制部は、３ｎｍ以下の厚みの
絶縁材料よりなる層により構成されてもよい。この絶縁
層の厚みの下限値としては、第１導体部の結晶化が第２
導体部に及ぶのを阻止可能な最低限の値を挙げることが
でき、絶縁層の材質により固有の値が存在するものと考
えられる。
絶縁材料よりなる層により構成されてもよい。この絶縁
層の厚みの下限値としては、第１導体部の結晶化が第２
導体部に及ぶのを阻止可能な最低限の値を挙げることが
でき、絶縁層の材質により固有の値が存在するものと考
えられる。
【００１８】上記のように結晶化抑制部として絶縁材料
よりなる層を採用することにより、凹凸処理中における
第２導体部の結晶化を抑制することが可能となるものと
考えられる。それは、導電性材料である第１導体部とは
異なる材質の層が第１と第２導体部間に存在することに
より、第１導体部の結晶化が第２導体部に及ぶのを阻止
できると考えられるからである。また、絶縁材料よりな
る層の厚みを３ｎｍ以下とすることにより、トンネル効
果により第１と第２導体部間の電気的接続も行なえる。
よりなる層を採用することにより、凹凸処理中における
第２導体部の結晶化を抑制することが可能となるものと
考えられる。それは、導電性材料である第１導体部とは
異なる材質の層が第１と第２導体部間に存在することに
より、第１導体部の結晶化が第２導体部に及ぶのを阻止
できると考えられるからである。また、絶縁材料よりな
る層の厚みを３ｎｍ以下とすることにより、トンネル効
果により第１と第２導体部間の電気的接続も行なえる。
【００１９】上記の結晶化抑制部は、キャパシタの一方
の電極の材質と、窒素あるいは酸素の少なくとも一方と
の化合物により構成され、３ｎｍ以下の厚みを有するも
のであってもよい。
の電極の材質と、窒素あるいは酸素の少なくとも一方と
の化合物により構成され、３ｎｍ以下の厚みを有するも
のであってもよい。
【００２０】キャパシタの一方の電極の材質と、窒素あ
るいは酸素の少なくとも一方との化合物により構成され
る材質を、結晶化抑制部として採用可能であると考えら
れる。それは、上記化合物が、前述の絶縁材料よりなる
層の場合と同様に、第１導体部材料と異なる材質により
構成されるからである。また、本化合物の場合も、厚み
を３ｎｍ以下とすることにより、第１と第２導体部間の
電気的接続を行なうことが可能となる。
るいは酸素の少なくとも一方との化合物により構成され
る材質を、結晶化抑制部として採用可能であると考えら
れる。それは、上記化合物が、前述の絶縁材料よりなる
層の場合と同様に、第１導体部材料と異なる材質により
構成されるからである。また、本化合物の場合も、厚み
を３ｎｍ以下とすることにより、第１と第２導体部間の
電気的接続を行なうことが可能となる。
【００２１】上記第１導体部は、主表面と接続されるプ
ラグ部と、このプラグ部上に形成される底壁部とを含ん
でもよい。また、第２導体部は、結晶化抑制部を介在し
て上記底壁部の側面と接続される立壁部であってもよ
い。
ラグ部と、このプラグ部上に形成される底壁部とを含ん
でもよい。また、第２導体部は、結晶化抑制部を介在し
て上記底壁部の側面と接続される立壁部であってもよ
い。
【００２２】上記のように、第１導体部がプラグ部と底
壁部とを含み第２導体部が立壁部である場合には、底壁
部と立壁部との間に結晶化抑制部が形成されることとな
る。この結晶化抑制部の存在により、凹凸処理中に立壁
部が結晶化するのを効果的の抑制できる。それにより、
凹凸処理中に立壁部をアモルファス状態に保持でき、立
壁部の表面積増加率を向上させることが可能となる。
壁部とを含み第２導体部が立壁部である場合には、底壁
部と立壁部との間に結晶化抑制部が形成されることとな
る。この結晶化抑制部の存在により、凹凸処理中に立壁
部が結晶化するのを効果的の抑制できる。それにより、
凹凸処理中に立壁部をアモルファス状態に保持でき、立
壁部の表面積増加率を向上させることが可能となる。
【００２３】また、第１導体部は、半導体基板の主表面
と接続されるプラグ部であってもよい。この場合には、
第２導体部は、上記プラグ部上に結晶化抑制部を介在し
て形成される底壁部と、該底壁部の側面と接続される立
壁部とを含む。
と接続されるプラグ部であってもよい。この場合には、
第２導体部は、上記プラグ部上に結晶化抑制部を介在し
て形成される底壁部と、該底壁部の側面と接続される立
壁部とを含む。
【００２４】上記のように、プラグ部と底壁部との間に
結晶化抑制部を設けることにより、立壁部のみならず底
壁部の結晶化をも抑制することが可能となる。それによ
り、さらにキャパシタ下部電極の表面積増加率を向上さ
せることが可能となる。
結晶化抑制部を設けることにより、立壁部のみならず底
壁部の結晶化をも抑制することが可能となる。それによ
り、さらにキャパシタ下部電極の表面積増加率を向上さ
せることが可能となる。
【００２５】この発明に係る半導体記憶装置の製造方法
は、下記の各工程を備える。半導体基板の主表面上に、
キャパシタの一方の電極の一部を構成する第１導体部を
形成する。この第１導体部の表面上に、第１導体部と材
質の異なる薄膜を形成する。この薄膜の表面上に、上記
電極の一部を構成するアモルファス状態の第２導体部を
形成する。第２導体部の表面に凹凸を付与する凹凸処理
を施す。第１と第２導体部を覆うようにキャパシタ誘電
体層を形成する。
は、下記の各工程を備える。半導体基板の主表面上に、
キャパシタの一方の電極の一部を構成する第１導体部を
形成する。この第１導体部の表面上に、第１導体部と材
質の異なる薄膜を形成する。この薄膜の表面上に、上記
電極の一部を構成するアモルファス状態の第２導体部を
形成する。第２導体部の表面に凹凸を付与する凹凸処理
を施す。第１と第２導体部を覆うようにキャパシタ誘電
体層を形成する。
【００２６】上記のように、第１導体部の表面上に薄膜
を形成し、該薄膜の表面上に第２導体部を形成すること
により、第１導体部と第２導体部とを薄膜を介在して接
続することが可能となる。それにより、キャパシタの一
方の電極に凹凸処理を施す際に、半導体基板の主表面と
接続される第１導体部が結晶化したとしても上記薄膜の
存在により、第２導体部が結晶化するのを効果的に抑制
することが可能となる。その結果、第２導体部の表面積
増加率を向上させることが可能となる。
を形成し、該薄膜の表面上に第２導体部を形成すること
により、第１導体部と第２導体部とを薄膜を介在して接
続することが可能となる。それにより、キャパシタの一
方の電極に凹凸処理を施す際に、半導体基板の主表面と
接続される第１導体部が結晶化したとしても上記薄膜の
存在により、第２導体部が結晶化するのを効果的に抑制
することが可能となる。その結果、第２導体部の表面積
増加率を向上させることが可能となる。
【００２７】上記の半導体記憶装置の製造方法は、好ま
しくは、薄膜にイオン注入する工程を含む。
しくは、薄膜にイオン注入する工程を含む。
【００２８】このように薄膜にイオン注入することによ
り、薄膜の導電率を大きくする。それにより、第１と第
２導体部間の良好な電気的接続が得られる。
り、薄膜の導電率を大きくする。それにより、第１と第
２導体部間の良好な電気的接続が得られる。
【００２９】また、上記凹凸処理を施す工程は、次のよ
うな各工程を含んでもよい。第２導体部に導電性向上の
ための不純物が導入されない状態で上記凹凸処理を施
す。凹凸処理後に第２導体部に不純物を導入する。
うな各工程を含んでもよい。第２導体部に導電性向上の
ための不純物が導入されない状態で上記凹凸処理を施
す。凹凸処理後に第２導体部に不純物を導入する。
【００３０】上記のように、導電性向上のための不純物
が導入されない状態で第２導体部に凹凸処理を施すこと
により、上記不純物の存在による第２導体部表面の凹凸
形状形成に対する悪影響を回避することが可能となる。
それにより、第２導体部の表面に良好な凹凸形状が形成
できる。かかる凹凸処理後に第２導体部に上記不純物を
導入することにより、第２導体部の導電性を向上させる
ことが可能となる。
が導入されない状態で第２導体部に凹凸処理を施すこと
により、上記不純物の存在による第２導体部表面の凹凸
形状形成に対する悪影響を回避することが可能となる。
それにより、第２導体部の表面に良好な凹凸形状が形成
できる。かかる凹凸処理後に第２導体部に上記不純物を
導入することにより、第２導体部の導電性を向上させる
ことが可能となる。
【００３１】上記不純物を導入する工程は、拡散により
第２導体部内に不純物を導入する工程を含んでもよい。
第２導体部内に不純物を導入する工程を含んでもよい。
【００３２】イオン注入により凹凸処理後の第２導体部
に不純物を導入した場合には、第２導体部表面の凹凸形
状が変化し、表面積増加率が低下することが懸念され
る。そこで、上記のようにイオン注入以外の手法である
拡散で不純物を第２導体部内に導入することにより、良
好な凹凸形状が保持され、第２導体部の表面積増加率が
低下するのを効果的に阻止することが可能となる。
に不純物を導入した場合には、第２導体部表面の凹凸形
状が変化し、表面積増加率が低下することが懸念され
る。そこで、上記のようにイオン注入以外の手法である
拡散で不純物を第２導体部内に導入することにより、良
好な凹凸形状が保持され、第２導体部の表面積増加率が
低下するのを効果的に阻止することが可能となる。
【００３３】また、上記凹凸処理を施す工程は、凹凸処
理前に第２導体部に結晶構造を破壊するためのイオンを
注入する工程を含んでもよい。
理前に第２導体部に結晶構造を破壊するためのイオンを
注入する工程を含んでもよい。
【００３４】上記のように凹凸処理前に第２導体部に対
し結晶構造を破壊するためのイオンを注入することによ
り、第２導体部をより完全なアモルファス状態に近づけ
ることが可能となる。この状態の第２導体部に凹凸処理
を施すことにより、第２導体部の表面に良好な凹凸形状
を形成することが可能となる。
し結晶構造を破壊するためのイオンを注入することによ
り、第２導体部をより完全なアモルファス状態に近づけ
ることが可能となる。この状態の第２導体部に凹凸処理
を施すことにより、第２導体部の表面に良好な凹凸形状
を形成することが可能となる。
【００３５】上記第１導体部は、半導体基板の主表面と
接続されるプラグ部と、該プラグ部上に形成される底壁
部とを含んでもよい。第２導体部は、底壁部の側面と電
気的に接続される立壁部であってもよい。この場合、上
記の薄膜を形成する工程は、底壁部の側面上に薄膜を形
成する工程を含む。また、上記凹凸処理を施す工程は、
底壁部と立壁部とに凹凸処理を施す工程を含む。
接続されるプラグ部と、該プラグ部上に形成される底壁
部とを含んでもよい。第２導体部は、底壁部の側面と電
気的に接続される立壁部であってもよい。この場合、上
記の薄膜を形成する工程は、底壁部の側面上に薄膜を形
成する工程を含む。また、上記凹凸処理を施す工程は、
底壁部と立壁部とに凹凸処理を施す工程を含む。
【００３６】上記のように底壁部の側面上に薄膜を形成
することにより、該薄膜を介して底壁部と立壁部とを接
続することが可能となる。それにより、凹凸処理中に立
壁部が結晶化することを効果的に抑制でき、立壁部の表
面に良好な凹凸形状を形成することが可能となる。
することにより、該薄膜を介して底壁部と立壁部とを接
続することが可能となる。それにより、凹凸処理中に立
壁部が結晶化することを効果的に抑制でき、立壁部の表
面に良好な凹凸形状を形成することが可能となる。
【００３７】また、上記第１導体部は、半導体基板の主
表面と接続されるプラグ部であってもよい。このとき、
第２導体部は、プラグ部上に形成される底壁部と、該底
壁部の側面と接続される立壁部とを含む。この場合、上
記薄膜を形成する工程は、プラグ部の上面上に薄膜を形
成する工程を含む。また、凹凸処理を施す工程は、底壁
部と立壁部とに凹凸処理を施す工程を含む。
表面と接続されるプラグ部であってもよい。このとき、
第２導体部は、プラグ部上に形成される底壁部と、該底
壁部の側面と接続される立壁部とを含む。この場合、上
記薄膜を形成する工程は、プラグ部の上面上に薄膜を形
成する工程を含む。また、凹凸処理を施す工程は、底壁
部と立壁部とに凹凸処理を施す工程を含む。
【００３８】上記のように、プラグ部の上面上に薄膜を
形成することにより、該薄膜を介在してプラグ部と底壁
部とを接続することが可能となる。それにより、凹凸処
理中に立壁部のみならず底壁部の結晶化をも抑制するこ
とが可能となる。その結果、立壁部のみならず底壁部の
表面にも良好な凹凸形状を形成することが可能となる。
形成することにより、該薄膜を介在してプラグ部と底壁
部とを接続することが可能となる。それにより、凹凸処
理中に立壁部のみならず底壁部の結晶化をも抑制するこ
とが可能となる。その結果、立壁部のみならず底壁部の
表面にも良好な凹凸形状を形成することが可能となる。
【００３９】
【発明の実施の形態】以下、図１〜図３０を用いて、こ
の発明の実施の形態について説明する。
の発明の実施の形態について説明する。
【００４０】（実施の形態１）まず、図１〜図１０を用
いて、この発明の１つの実施の形態におけるＤＲＡＭと
その製造方法について説明する。図１は、この発明の１
つの実施の形態におけるＤＲＡＭを示す断面図である。
いて、この発明の１つの実施の形態におけるＤＲＡＭと
その製造方法について説明する。図１は、この発明の１
つの実施の形態におけるＤＲＡＭを示す断面図である。
【００４１】図１を参照して、たとえばｐ型のシリコン
基板１の主表面には選択的に素子分離酸化膜２が形成さ
れる。素子分離酸化膜２によって囲まれる素子形成領域
には、ＭＯＳトランジスタ３ａ，３ｂ，３ｃ等の素子が
形成される。
基板１の主表面には選択的に素子分離酸化膜２が形成さ
れる。素子分離酸化膜２によって囲まれる素子形成領域
には、ＭＯＳトランジスタ３ａ，３ｂ，３ｃ等の素子が
形成される。
【００４２】ＭＯＳトランジスタ（スイッチトランジス
タ）３ａは、ソース／ドレイン領域となるたとえばｎ型
の不純物拡散層５ａ，５ｂと、これらに挟まれるチャネ
ル形成領域上にゲート絶縁層を介在して形成されたゲー
ト電極４ａとを有する。不純物拡散層５ａ，５ｂは、Ｌ
ＤＤ（Lightly Doped Drain ）構造を有するものであっ
てもよい。また、ゲート電極４ａは、たとえば不純物が
ドープされたポリシリコンにより構成される。
タ）３ａは、ソース／ドレイン領域となるたとえばｎ型
の不純物拡散層５ａ，５ｂと、これらに挟まれるチャネ
ル形成領域上にゲート絶縁層を介在して形成されたゲー
ト電極４ａとを有する。不純物拡散層５ａ，５ｂは、Ｌ
ＤＤ（Lightly Doped Drain ）構造を有するものであっ
てもよい。また、ゲート電極４ａは、たとえば不純物が
ドープされたポリシリコンにより構成される。
【００４３】ＭＯＳトランジスタ（スイッチトランジス
タ）３ｂは、不純物拡散層５ｂ，５ｃと、ゲート電極４
ｂとを備える。ＭＯＳトランジスタ３ｃは、不純物拡散
層５ｄ，５ｅと、ゲート電極４ｄとを備える。素子分離
酸化膜２上には、他のＭＯＳトランジスタのゲート電極
４ｃが延在している。
タ）３ｂは、不純物拡散層５ｂ，５ｃと、ゲート電極４
ｂとを備える。ＭＯＳトランジスタ３ｃは、不純物拡散
層５ｄ，５ｅと、ゲート電極４ｄとを備える。素子分離
酸化膜２上には、他のＭＯＳトランジスタのゲート電極
４ｃが延在している。
【００４４】ゲート電極４ａ，４ｂ，４ｃ，４ｄの側壁
上には、サイドウォール絶縁層６ａ，６ｂ，６ｃ，６
ｄ，６ｅ，６ｆ，６ｇ，６ｈがそれぞれ形成される。ま
た、ゲート電極４ａ，４ｂ，４ｃ，４ｄ上には、たとえ
ばシリコン酸化物等からなる絶縁層７ａ，７ｂ，７ｃ，
７ｄがそれぞれ形成される。
上には、サイドウォール絶縁層６ａ，６ｂ，６ｃ，６
ｄ，６ｅ，６ｆ，６ｇ，６ｈがそれぞれ形成される。ま
た、ゲート電極４ａ，４ｂ，４ｃ，４ｄ上には、たとえ
ばシリコン酸化物等からなる絶縁層７ａ，７ｂ，７ｃ，
７ｄがそれぞれ形成される。
【００４５】ＭＯＳトランジスタ３ａ〜３ｃを覆うよう
にシリコン基板１の主表面上には、シリコン酸化物等か
らなる第１の層間絶縁層８が形成される。この第１の層
間絶縁層８には、不純物拡散層５ｂに達するコンタクト
ホール８ａと、不純物拡散層５ｅに達するコンタクトホ
ール８ｂとが設けられる。
にシリコン基板１の主表面上には、シリコン酸化物等か
らなる第１の層間絶縁層８が形成される。この第１の層
間絶縁層８には、不純物拡散層５ｂに達するコンタクト
ホール８ａと、不純物拡散層５ｅに達するコンタクトホ
ール８ｂとが設けられる。
【００４６】コンタクトホール８ａ，８ｂ内には、たと
えば不純物のドープされたポリシリコン等からなるプラ
グ電極９ａ，９ｂがそれぞれ形成される。プラグ電極９
ａ上には、たとえばＷＳｉ等からなるビット線１０が形
成され、プラグ電極９ｂ上にはビット線１０と同様の材
質からなる配線層１１が形成される。
えば不純物のドープされたポリシリコン等からなるプラ
グ電極９ａ，９ｂがそれぞれ形成される。プラグ電極９
ａ上には、たとえばＷＳｉ等からなるビット線１０が形
成され、プラグ電極９ｂ上にはビット線１０と同様の材
質からなる配線層１１が形成される。
【００４７】ビット線１０と配線層１１とを覆うよう
に、たとえばシリコン酸化物等からなる第２の層間絶縁
層１２が形成される。この第２の層間絶縁層１２と第１
の層間絶縁層８とを貫通し不純物拡散層５ａ，５ｃにそ
れぞれ達するようにコンタクトホール１２ａ，１２ｂが
形成される。
に、たとえばシリコン酸化物等からなる第２の層間絶縁
層１２が形成される。この第２の層間絶縁層１２と第１
の層間絶縁層８とを貫通し不純物拡散層５ａ，５ｃにそ
れぞれ達するようにコンタクトホール１２ａ，１２ｂが
形成される。
【００４８】コンタクトホール１２ｂ内には、たとえば
不純物のドープされた結晶化シリコン等からなるプラグ
部１３ａが形成される。このプラグ部１３ａを覆うよう
に底壁部１３ｂが形成される。この底壁部１３ｂも、プ
ラグ部１３ａと同じ材質により構成される。
不純物のドープされた結晶化シリコン等からなるプラグ
部１３ａが形成される。このプラグ部１３ａを覆うよう
に底壁部１３ｂが形成される。この底壁部１３ｂも、プ
ラグ部１３ａと同じ材質により構成される。
【００４９】底壁部１３ｂの側面上には、結晶化抑制層
１４が形成される。この結晶化抑制層１４は、たとえば
シリコン酸化物（ＳｉＯ2 ）、シリコン窒化物（Ｓｉ3
Ｎ4）等の絶縁材料により構成される。この結晶化抑制
層１４を介在して底壁部１３ｂの側面と接続されるよう
に立壁部１３ｃが形成される。この立壁部１３ｃも、プ
ラグ部１３ａと同じ材質により構成されてもよい。上記
のプラグ部１３ａと、底壁部１３ｂと、立壁部１３ｃと
でキャパシタ下部電極１３が構成される。
１４が形成される。この結晶化抑制層１４は、たとえば
シリコン酸化物（ＳｉＯ2 ）、シリコン窒化物（Ｓｉ3
Ｎ4）等の絶縁材料により構成される。この結晶化抑制
層１４を介在して底壁部１３ｂの側面と接続されるよう
に立壁部１３ｃが形成される。この立壁部１３ｃも、プ
ラグ部１３ａと同じ材質により構成されてもよい。上記
のプラグ部１３ａと、底壁部１３ｂと、立壁部１３ｃと
でキャパシタ下部電極１３が構成される。
【００５０】底壁部１３ｂと立壁部１３ｃには、図１に
示されるように、それらの表面に凹凸を付与する凹凸処
理が施される。たとえば、底壁部１３ｂと立壁部１３ｃ
がアモルファスシリコンにより構成される場合には、凹
凸処理は、原料ガスとしてモノシランガスを用いて５７
０℃〜５９０℃の温度下で底壁部１３ｂと立壁部１３ｃ
の表面にシリコン層を形成することにより行なえる。こ
のとき、底壁部１３ｂと立壁部１３ｃとが結晶化せずア
モルファス状態であることにより、両者の表面に良好な
凹凸を形成することができる。
示されるように、それらの表面に凹凸を付与する凹凸処
理が施される。たとえば、底壁部１３ｂと立壁部１３ｃ
がアモルファスシリコンにより構成される場合には、凹
凸処理は、原料ガスとしてモノシランガスを用いて５７
０℃〜５９０℃の温度下で底壁部１３ｂと立壁部１３ｃ
の表面にシリコン層を形成することにより行なえる。こ
のとき、底壁部１３ｂと立壁部１３ｃとが結晶化せずア
モルファス状態であることにより、両者の表面に良好な
凹凸を形成することができる。
【００５１】上記のように凹凸処理は５７０℃〜５９０
℃の温度下で行なわれるため、シリコン基板１の主表面
との接続部からプラグ部１３ａが結晶化する。それによ
り、プラグ部１３ａとの間に何も介在していない底壁部
１３ｂも結晶化され得る。しかしながら、図１に示され
るように、底壁部１３ｂと立壁部１３ｃとの間にそれら
と材質の異なる結晶化抑制層１４を介在させることによ
り、底壁部１３ｂの結晶化が立壁部１３ｃに及ぶことを
効果的に抑制することが可能となる。そのため、凹凸処
理中に立壁部１３ｃが結晶化するのを抑制でき、立壁部
１３ｃの表面に良好な凹凸を形成できる。
℃の温度下で行なわれるため、シリコン基板１の主表面
との接続部からプラグ部１３ａが結晶化する。それによ
り、プラグ部１３ａとの間に何も介在していない底壁部
１３ｂも結晶化され得る。しかしながら、図１に示され
るように、底壁部１３ｂと立壁部１３ｃとの間にそれら
と材質の異なる結晶化抑制層１４を介在させることによ
り、底壁部１３ｂの結晶化が立壁部１３ｃに及ぶことを
効果的に抑制することが可能となる。そのため、凹凸処
理中に立壁部１３ｃが結晶化するのを抑制でき、立壁部
１３ｃの表面に良好な凹凸を形成できる。
【００５２】このように結晶化抑制層１４は立壁部１３
ｃの結晶化を抑制する機能を有するが、結晶化抑制層１
４には底壁部１３ｂと立壁部１３ｃ間の電気的接続を行
なう機能をも付与する必要がある。そのため、本発明で
は、結晶化抑制層１４の厚みを３ｎｍ以下に設定してい
る。このような厚みに設定することにより、トンネル効
果により底壁部１３ｂと立壁部１３ｃとを電気的に接続
することが可能となる。なお、結晶化抑制層１４の厚み
の下限値としては、上記の結晶化抑制機能を発揮し得る
最低限の値を挙げることができる。
ｃの結晶化を抑制する機能を有するが、結晶化抑制層１
４には底壁部１３ｂと立壁部１３ｃ間の電気的接続を行
なう機能をも付与する必要がある。そのため、本発明で
は、結晶化抑制層１４の厚みを３ｎｍ以下に設定してい
る。このような厚みに設定することにより、トンネル効
果により底壁部１３ｂと立壁部１３ｃとを電気的に接続
することが可能となる。なお、結晶化抑制層１４の厚み
の下限値としては、上記の結晶化抑制機能を発揮し得る
最低限の値を挙げることができる。
【００５３】また、プラグ部１３ａ，底壁部１３ｂ，立
壁部１３ｃの材質としてシリコンを挙げたが、これらの
材質としてＷ等の金属や、金属とシリコンとの化合物等
を使用することも可能である。この場合には、結晶化抑
制層１４として、底壁部１３ｂあるいは立壁部１３ｃの
材質と、窒素あるいは酸素の少なくとも一方との化合物
を用いてもよい。かかる化合物を用いた場合にも、絶縁
材料を用いた場合と同様の効果が期待できる。この思想
は後述する各実施の形態にも適用可能である。
壁部１３ｃの材質としてシリコンを挙げたが、これらの
材質としてＷ等の金属や、金属とシリコンとの化合物等
を使用することも可能である。この場合には、結晶化抑
制層１４として、底壁部１３ｂあるいは立壁部１３ｃの
材質と、窒素あるいは酸素の少なくとも一方との化合物
を用いてもよい。かかる化合物を用いた場合にも、絶縁
材料を用いた場合と同様の効果が期待できる。この思想
は後述する各実施の形態にも適用可能である。
【００５４】上述のキャパシタ下部電極１３を覆うよう
にシリコン窒化物等からなるキャパシタ誘電体層１５が
形成され、このキャパシタ誘電体層１５上にたとえばポ
リシリコンからなるキャパシタ上部電極１６が形成され
る。キャパシタ上部電極１６と、キャパシタ誘電体層１
５と、キャパシタ下部電極１３とでキャパシタが構成さ
れる。
にシリコン窒化物等からなるキャパシタ誘電体層１５が
形成され、このキャパシタ誘電体層１５上にたとえばポ
リシリコンからなるキャパシタ上部電極１６が形成され
る。キャパシタ上部電極１６と、キャパシタ誘電体層１
５と、キャパシタ下部電極１３とでキャパシタが構成さ
れる。
【００５５】上記のキャパシタを覆うようにシリコン酸
化物等からなる第３の層間絶縁層１７が形成される。こ
の第３の層間絶縁層１７には、不純物拡散層５ｄに達す
るコンタクトホール１７ａが設けられる。コンタクトホ
ール１７ａ内と第３の層間絶縁層１７上とにＡｌ等から
なる配線層１８ｄが形成される。この配線層１８ｄと間
隔をあけて第３の層間絶縁層１７上にＡｌ等からなる配
線層１８ａ，１８ｂ，１８ｃが形成される。
化物等からなる第３の層間絶縁層１７が形成される。こ
の第３の層間絶縁層１７には、不純物拡散層５ｄに達す
るコンタクトホール１７ａが設けられる。コンタクトホ
ール１７ａ内と第３の層間絶縁層１７上とにＡｌ等から
なる配線層１８ｄが形成される。この配線層１８ｄと間
隔をあけて第３の層間絶縁層１７上にＡｌ等からなる配
線層１８ａ，１８ｂ，１８ｃが形成される。
【００５６】次に、図２〜図１０を用いて、図１に示さ
れるＤＲＡＭの製造方法について説明する。図２〜図１
０は、図１に示されるＤＲＡＭの製造工程の特徴的な第
１工程〜第９工程を示す断面図である。
れるＤＲＡＭの製造方法について説明する。図２〜図１
０は、図１に示されるＤＲＡＭの製造工程の特徴的な第
１工程〜第９工程を示す断面図である。
【００５７】まず図２を参照して、ビット線１０と配線
層１１までを形成した後、それらを覆うように全面にシ
リコン酸化物等からなる第２の層間絶縁層１２を形成す
る。そして、第１と第２の層間絶縁層８，１２に選択的
にエッチング処理を施すことにより、コンタクトホール
１２ａ，１２ｂをそれぞれ形成する。
層１１までを形成した後、それらを覆うように全面にシ
リコン酸化物等からなる第２の層間絶縁層１２を形成す
る。そして、第１と第２の層間絶縁層８，１２に選択的
にエッチング処理を施すことにより、コンタクトホール
１２ａ，１２ｂをそれぞれ形成する。
【００５８】次に、コンタクトホール１２ａ，１２ｂ内
と第２の層間絶縁層１２上とに、ＣＶＤ法によりＰがド
ープされたアモルファスシリコン層を形成する。このア
モルファスシリコン層は、ＳｉＨ4 ガスあるいはＳｉＨ
2 Ｃｌ2 を用い、５００℃〜６５０℃の温度下で形成さ
れる。
と第２の層間絶縁層１２上とに、ＣＶＤ法によりＰがド
ープされたアモルファスシリコン層を形成する。このア
モルファスシリコン層は、ＳｉＨ4 ガスあるいはＳｉＨ
2 Ｃｌ2 を用い、５００℃〜６５０℃の温度下で形成さ
れる。
【００５９】次に、アモルファスシリコン層を覆うよう
にＣＶＤ法を用いてシリコン酸化物層２０を形成する。
このシリコン酸化物層２０上にレジスト２１を塗布し、
レジスト２１を所定形状にパターニングする。このよう
にパターニングされたレジスト２１をマスクとして用い
て、シリコン酸化物層２０とアモルファスシリコン層と
をパターニングする。それにより、キャパシタ下部電極
１３のプラグ部１３ａと底壁部１３ｂとが形成される。
にＣＶＤ法を用いてシリコン酸化物層２０を形成する。
このシリコン酸化物層２０上にレジスト２１を塗布し、
レジスト２１を所定形状にパターニングする。このよう
にパターニングされたレジスト２１をマスクとして用い
て、シリコン酸化物層２０とアモルファスシリコン層と
をパターニングする。それにより、キャパシタ下部電極
１３のプラグ部１３ａと底壁部１３ｂとが形成される。
【００６０】次に、図３を参照して、レジスト２１を除
去した後、底壁部１３ｂの側面上に、シリコン酸化物あ
るいはシリコン窒化物からなる３ｎｍ以下の厚みの結晶
化抑制層１４を形成する。この結晶化抑制層１４の形成
方法としては、結晶化抑制層１４がシリコン酸化物の場
合は、Ｏ2 またはＨ2 Ｏ雰囲気中での熱酸化法、Ｈ2Ｏ
2 溶液中での酸化法またはＣＶＤ法等を挙げることがで
きる。また、結晶化抑制層１４がシリコン窒化物の場合
は、Ｎ2 またはＮＨ3 雰囲気中での熱窒化法またはＣＶ
Ｄ法等を挙げることができる。
去した後、底壁部１３ｂの側面上に、シリコン酸化物あ
るいはシリコン窒化物からなる３ｎｍ以下の厚みの結晶
化抑制層１４を形成する。この結晶化抑制層１４の形成
方法としては、結晶化抑制層１４がシリコン酸化物の場
合は、Ｏ2 またはＨ2 Ｏ雰囲気中での熱酸化法、Ｈ2Ｏ
2 溶液中での酸化法またはＣＶＤ法等を挙げることがで
きる。また、結晶化抑制層１４がシリコン窒化物の場合
は、Ｎ2 またはＮＨ3 雰囲気中での熱窒化法またはＣＶ
Ｄ法等を挙げることができる。
【００６１】次に、図４に示されるように、ＣＶＤ法を
用いて、シリコン酸化物層２０と結晶化抑制層１４とを
覆うように第２の層間絶縁層１２上にＰがドープされた
アモルファスシリコン層１９を形成する。このアモルフ
ァスシリコン層１９も、上述のアモルファスシリコン層
と同様の条件で形成できる。アモルファスシリコン層１
９に異方性エッチング処理を施すことにより、図１３に
示されるように、結晶化抑制層１４を介在して底壁部１
３ｂの側面と接続された立壁部１３ｃが形成される。
用いて、シリコン酸化物層２０と結晶化抑制層１４とを
覆うように第２の層間絶縁層１２上にＰがドープされた
アモルファスシリコン層１９を形成する。このアモルフ
ァスシリコン層１９も、上述のアモルファスシリコン層
と同様の条件で形成できる。アモルファスシリコン層１
９に異方性エッチング処理を施すことにより、図１３に
示されるように、結晶化抑制層１４を介在して底壁部１
３ｂの側面と接続された立壁部１３ｃが形成される。
【００６２】次に、図６に示されるように、シリコン酸
化物層２０をエッチングにより除去する。それにより、
プラグ部１３ａと、底壁部１３ｂと、立壁部１３ｃと、
絶縁層１４とを含むキャパシタ下部電極１３が形成され
る。
化物層２０をエッチングにより除去する。それにより、
プラグ部１３ａと、底壁部１３ｂと、立壁部１３ｃと、
絶縁層１４とを含むキャパシタ下部電極１３が形成され
る。
【００６３】次に、図７に示されるように、底壁部１３
ｂと立壁部１３ｃとに前述の凹凸処理を施す。このと
き、底壁部１３ｂと立壁部１３ｃとの間に薄い結晶化抑
制層１４が存在しているため、上記凹凸処理中に底壁部
１３ｂが結晶化した場合でも、立壁部１３ｃが結晶化す
るのを効果的に抑制することが可能となる。それによ
り、少なくとも立壁部１３ｃの表面に良好な凹凸を形成
することが可能となる。
ｂと立壁部１３ｃとに前述の凹凸処理を施す。このと
き、底壁部１３ｂと立壁部１３ｃとの間に薄い結晶化抑
制層１４が存在しているため、上記凹凸処理中に底壁部
１３ｂが結晶化した場合でも、立壁部１３ｃが結晶化す
るのを効果的に抑制することが可能となる。それによ
り、少なくとも立壁部１３ｃの表面に良好な凹凸を形成
することが可能となる。
【００６４】次に、図８に示されるように、ＣＶＤ法を
用いて、キャパシタ下部電極１３を覆うようにシリコン
窒化物等からなるキャパシタ誘電体層１５を形成する。
このキャパシタ誘電体層１５上に、ＣＶＤ法により不純
物がドープされたポリシリコン層を形成する。このポリ
シリコン層とキャパシタ誘電体層１５とを所定形状にパ
ターニングする。それにより、図９に示されるように、
キャパシタ下部電極１３上にキャパシタ誘電体層１５を
介在してキャパシタ上部電極１６が形成される。
用いて、キャパシタ下部電極１３を覆うようにシリコン
窒化物等からなるキャパシタ誘電体層１５を形成する。
このキャパシタ誘電体層１５上に、ＣＶＤ法により不純
物がドープされたポリシリコン層を形成する。このポリ
シリコン層とキャパシタ誘電体層１５とを所定形状にパ
ターニングする。それにより、図９に示されるように、
キャパシタ下部電極１３上にキャパシタ誘電体層１５を
介在してキャパシタ上部電極１６が形成される。
【００６５】次に、図１０に示されるように、キャパシ
タ上部電極１６を覆うようにシリコン酸化物等からなる
第３の層間絶縁層１７を形成し、この第３の層間絶縁層
１７に不純物拡散層５ｄに達するコンタクトホール１７
ａを形成する。このコンタクトホール１７ａ内と第３の
層間絶縁層１７上とに配線層１８ａ〜１８ｄを形成す
る。以上の工程を経て図１に示されるＤＲＡＭが形成さ
れることとなる。
タ上部電極１６を覆うようにシリコン酸化物等からなる
第３の層間絶縁層１７を形成し、この第３の層間絶縁層
１７に不純物拡散層５ｄに達するコンタクトホール１７
ａを形成する。このコンタクトホール１７ａ内と第３の
層間絶縁層１７上とに配線層１８ａ〜１８ｄを形成す
る。以上の工程を経て図１に示されるＤＲＡＭが形成さ
れることとなる。
【００６６】（実施の形態２）次に、図１１を用いて、
この発明の実施の形態２について説明する。図１１は、
この発明の実施の形態２におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
この発明の実施の形態２について説明する。図１１は、
この発明の実施の形態２におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
【００６７】図１１を参照して、上記の実施の形態１と
同様の工程を経てキャパシタ下部電極１３までを形成す
る。その後、結晶化抑制層１４に、その構造を破壊する
ためのイオン注入を行なう。注入されるイオンとして
は、Ａｓイオン，Ｐイオン，Ｓｉイオン，Ｎイオン等を
挙げることができる。
同様の工程を経てキャパシタ下部電極１３までを形成す
る。その後、結晶化抑制層１４に、その構造を破壊する
ためのイオン注入を行なう。注入されるイオンとして
は、Ａｓイオン，Ｐイオン，Ｓｉイオン，Ｎイオン等を
挙げることができる。
【００６８】また、図１１に示されるように、結晶化抑
制層１４に注入されるイオンは、図１１に示される底壁
部１３ｂの上面の法線に対し傾いた方向から注入される
ことが好ましい。以下、このように斜め方向から不純物
を注入することを「斜めイオン注入」と称する。
制層１４に注入されるイオンは、図１１に示される底壁
部１３ｂの上面の法線に対し傾いた方向から注入される
ことが好ましい。以下、このように斜め方向から不純物
を注入することを「斜めイオン注入」と称する。
【００６９】上記の斜めイオン注入によって結晶化抑制
層１４に不純物を注入することにより、結晶化抑制層１
４の構造を破壊でき、底壁部１３ｂと立壁部１３ｃとの
良好な電気的接続が得られる。
層１４に不純物を注入することにより、結晶化抑制層１
４の構造を破壊でき、底壁部１３ｂと立壁部１３ｃとの
良好な電気的接続が得られる。
【００７０】（実施の形態３）次に、図１２を用いて、
この発明の実施の形態３について説明する。図１２は、
この発明の実施の形態３におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
この発明の実施の形態３について説明する。図１２は、
この発明の実施の形態３におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
【００７１】図１２を参照して、前述の実施の形態１と
同様の工程を経てキャパシタ下部電極１３までを形成す
る。その後、斜めイオン注入法により、Ａｓ，Ｐ，Ｓ
ｉ，Ｎ等のイオンを立壁部１３ｃに注入する。その後、
底壁部１３ｂと立壁部１３ｃとに凹凸処理を施す。
同様の工程を経てキャパシタ下部電極１３までを形成す
る。その後、斜めイオン注入法により、Ａｓ，Ｐ，Ｓ
ｉ，Ｎ等のイオンを立壁部１３ｃに注入する。その後、
底壁部１３ｂと立壁部１３ｃとに凹凸処理を施す。
【００７２】上記のように、凹凸処理前に立壁部１３ｃ
に上記のようなイオンを注入することにより、立壁部１
３ｃをより完全なアモルファス状態に近づけることが可
能となる。それにより、凹凸処理により立壁部１３ｃの
表面に良好な凹凸形状をより確実に形成することが可能
となる。
に上記のようなイオンを注入することにより、立壁部１
３ｃをより完全なアモルファス状態に近づけることが可
能となる。それにより、凹凸処理により立壁部１３ｃの
表面に良好な凹凸形状をより確実に形成することが可能
となる。
【００７３】（実施の形態４）次に、図１３と図１４と
を用いて、この発明の実施の形態４について説明する。
図１３と図１４は、この発明の実施の形態４におけるＤ
ＲＡＭの特徴的な製造工程を示す断面図である。
を用いて、この発明の実施の形態４について説明する。
図１３と図１４は、この発明の実施の形態４におけるＤ
ＲＡＭの特徴的な製造工程を示す断面図である。
【００７４】実施の形態１と同様の工程を経てシリコン
酸化物層２０までを形成し、このシリコン酸化物層２０
を覆うようにＣＶＤ法等を用いて、導電性向上のための
不純物がドープされていないノンドープトアモルファス
シリコン層１９ａを形成する。その後、実施の形態１と
同様の方法で凹凸処理までを行なう。そして、斜めイオ
ン注入法により、凹凸処理の施された後の立壁部１３ｃ
に、図１４に示されるように、Ｐをイオン注入する。そ
れにより、立壁部１３ｃの導電性を向上させる。
酸化物層２０までを形成し、このシリコン酸化物層２０
を覆うようにＣＶＤ法等を用いて、導電性向上のための
不純物がドープされていないノンドープトアモルファス
シリコン層１９ａを形成する。その後、実施の形態１と
同様の方法で凹凸処理までを行なう。そして、斜めイオ
ン注入法により、凹凸処理の施された後の立壁部１３ｃ
に、図１４に示されるように、Ｐをイオン注入する。そ
れにより、立壁部１３ｃの導電性を向上させる。
【００７５】実施の形態１では、Ｐがドープされた状態
の立壁部１３ｃに凹凸処理が施されるので、Ｐが阻害要
因となって良好な凹凸形状が得られないことが懸念され
る。そこで、上記のように、凹凸処理後に立壁部１３ｃ
に導電性向上のための不純物（Ｐ）を注入することによ
り、Ｐが阻害要因となって立壁部１３ｃの表面に良好な
凹凸形状が得られないといった事態を回避できる。それ
により、さらに良好な凹凸形状が得られる。
の立壁部１３ｃに凹凸処理が施されるので、Ｐが阻害要
因となって良好な凹凸形状が得られないことが懸念され
る。そこで、上記のように、凹凸処理後に立壁部１３ｃ
に導電性向上のための不純物（Ｐ）を注入することによ
り、Ｐが阻害要因となって立壁部１３ｃの表面に良好な
凹凸形状が得られないといった事態を回避できる。それ
により、さらに良好な凹凸形状が得られる。
【００７６】なお、底壁部１３ｂ中にはＰがドープされ
ているが、底壁部１３ｂと立壁部１３ｃとの間には結晶
化抑制層１４が存在しているため、底壁部１３ｂ中のＰ
が立壁部１３ｃ中に拡散することはない。つまり、この
場合には、結晶化抑制層１４は、不純物拡散防止層とし
ての機能をも有することとなる。
ているが、底壁部１３ｂと立壁部１３ｃとの間には結晶
化抑制層１４が存在しているため、底壁部１３ｂ中のＰ
が立壁部１３ｃ中に拡散することはない。つまり、この
場合には、結晶化抑制層１４は、不純物拡散防止層とし
ての機能をも有することとなる。
【００７７】（実施の形態５）次に、図１５を用いて、
この発明の実施の形態５について説明する。図１５は、
この発明の実施の形態５におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
この発明の実施の形態５について説明する。図１５は、
この発明の実施の形態５におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
【００７８】上記の実施の形態４の場合のように凹凸処
理後にＰを立壁部１３ｃにドープした場合には、Ｐのイ
オン注入より立壁部１３ｃの表面の凹凸形状が変化する
ことが懸念される。そして、最悪の場合には、立壁部１
３ｃの表面積増加率が低下し得る。
理後にＰを立壁部１３ｃにドープした場合には、Ｐのイ
オン注入より立壁部１３ｃの表面の凹凸形状が変化する
ことが懸念される。そして、最悪の場合には、立壁部１
３ｃの表面積増加率が低下し得る。
【００７９】そこで、イオン注入以外の方法で立壁部１
３ｃにＰを導入できれば上記問題は解消される。イオン
注入以外の方法で立壁部１３ｃへ不純物を導入する手法
として、たとえば、図１５に示されるように、キャパシ
タ下部電極１３を覆うようにリンガラス（Ｐ2 Ｏ5 ）を
形成し、熱拡散によりＰを立壁部１３ｃ中に導入する手
法を挙げることができる。この手法を採用することによ
り、立壁部１３ｃの良好な凹凸形状が保たれ、表面積増
加率が低下することを阻止することが可能となる。な
お、イオン注入法以外の方法であれば、上記熱拡散法以
外の方法を採用できる。
３ｃにＰを導入できれば上記問題は解消される。イオン
注入以外の方法で立壁部１３ｃへ不純物を導入する手法
として、たとえば、図１５に示されるように、キャパシ
タ下部電極１３を覆うようにリンガラス（Ｐ2 Ｏ5 ）を
形成し、熱拡散によりＰを立壁部１３ｃ中に導入する手
法を挙げることができる。この手法を採用することによ
り、立壁部１３ｃの良好な凹凸形状が保たれ、表面積増
加率が低下することを阻止することが可能となる。な
お、イオン注入法以外の方法であれば、上記熱拡散法以
外の方法を採用できる。
【００８０】（実施の形態６）以下、図１６〜図２８を
用いて、この発明の実施の形態６について説明する。図
１６は、この発明の実施の形態６におけるＤＲＡＭを示
す断面図である。
用いて、この発明の実施の形態６について説明する。図
１６は、この発明の実施の形態６におけるＤＲＡＭを示
す断面図である。
【００８１】図１６を参照して、本実施の形態６におけ
るＤＲＡＭでは、絶縁層２３がプラグ部１３ａと底壁部
１３ｂとの間に設けられている。それ以外の構造に関し
ては図１に示されるＤＲＡＭと同様である。
るＤＲＡＭでは、絶縁層２３がプラグ部１３ａと底壁部
１３ｂとの間に設けられている。それ以外の構造に関し
ては図１に示されるＤＲＡＭと同様である。
【００８２】上記のようにプラグ部１３ａと底壁部１３
ｂとの間に絶縁層２３を設けることにより、立壁部１３
ｃのみならず底壁部１３ｂの結晶化をも抑制することが
可能となる。それにより、底壁部１３ｂの表面にも立壁
部１３ｃの表面と同様の良好な凹凸形状を形成すること
が可能となる。その結果、実施の形態１の場合よりもさ
らにキャパシタ下部電極１３の表面積増加率を向上させ
ることが可能となる。
ｂとの間に絶縁層２３を設けることにより、立壁部１３
ｃのみならず底壁部１３ｂの結晶化をも抑制することが
可能となる。それにより、底壁部１３ｂの表面にも立壁
部１３ｃの表面と同様の良好な凹凸形状を形成すること
が可能となる。その結果、実施の形態１の場合よりもさ
らにキャパシタ下部電極１３の表面積増加率を向上させ
ることが可能となる。
【００８３】次に、図１７〜図２８を用いて、図１６に
示されるＤＲＡＭの製造方法について説明する。図１７
〜図２８は、図１６に示されるＤＲＡＭの製造工程の特
徴的な第１工程〜第１２工程を示す断面図である。
示されるＤＲＡＭの製造方法について説明する。図１７
〜図２８は、図１６に示されるＤＲＡＭの製造工程の特
徴的な第１工程〜第１２工程を示す断面図である。
【００８４】まず図１７を参照して、実施の形態１と同
様の工程を経てアモルファスシリコン層１８までを形成
する。このアモルファスシリコン層１８にエッチバック
処理あるいはＣＭＰ（Chemical Mechanical Polishing
）処理を施す。それにより、コンタクトホール１２ｂ
内にプラグ部１３ａを形成する。
様の工程を経てアモルファスシリコン層１８までを形成
する。このアモルファスシリコン層１８にエッチバック
処理あるいはＣＭＰ（Chemical Mechanical Polishing
）処理を施す。それにより、コンタクトホール１２ｂ
内にプラグ部１３ａを形成する。
【００８５】次に、図１８に示されるように、実施の形
態１の場合と同様の方法でプラグ部１３ａの上面上に、
結晶化抑制層１４と同じ材質からなる結晶化抑制層２３
を形成する。この結晶化抑制層２３上に、図１９に示さ
れるように、前述のアモルファスシリコン層の場合と同
様の方法でＰがドープされたアモルファスシリコン層１
８ａを形成する。
態１の場合と同様の方法でプラグ部１３ａの上面上に、
結晶化抑制層１４と同じ材質からなる結晶化抑制層２３
を形成する。この結晶化抑制層２３上に、図１９に示さ
れるように、前述のアモルファスシリコン層の場合と同
様の方法でＰがドープされたアモルファスシリコン層１
８ａを形成する。
【００８６】次に、図２０に示されるように、実施の形
態１と同様の方法でアモルファスシリコン層１８ａ上に
シリコン酸化物層２０を形成し、この上にレジスト２１
を塗布する。図２１に示されるように、レジスト２１を
パターニングし、このパターニングされたレジスト２１
をマスクとして用いてシリコン酸化物層２０とアモルフ
ァスシリコン層１８ａとを順次パターニングする。それ
により、結晶化抑制層２３を介在して電気的に接続され
たプラグ部１３ａと底壁部１３ｂとが形成される。
態１と同様の方法でアモルファスシリコン層１８ａ上に
シリコン酸化物層２０を形成し、この上にレジスト２１
を塗布する。図２１に示されるように、レジスト２１を
パターニングし、このパターニングされたレジスト２１
をマスクとして用いてシリコン酸化物層２０とアモルフ
ァスシリコン層１８ａとを順次パターニングする。それ
により、結晶化抑制層２３を介在して電気的に接続され
たプラグ部１３ａと底壁部１３ｂとが形成される。
【００８７】次に、図２２に示されるように、実施の形
態１の場合と同様の方法でアモルファスシリコン層１９
を形成し、図２３に示されるようにアモルファスシリコ
ン層１９に異方性エッチング処理を施す。その後、シリ
コン酸化物層２０を除去することにより、図２４に示さ
れるように、キャパシタ下部電極１３が形成される。
態１の場合と同様の方法でアモルファスシリコン層１９
を形成し、図２３に示されるようにアモルファスシリコ
ン層１９に異方性エッチング処理を施す。その後、シリ
コン酸化物層２０を除去することにより、図２４に示さ
れるように、キャパシタ下部電極１３が形成される。
【００８８】その後、実施の形態１の場合と同様の方法
で、図２５に示されるように、底壁部１３ｂと立壁部１
３ｃとに凹凸処理を施す。このとき、凹凸処理中にプラ
グ部１３ａは結晶化するが、結晶化抑制層２３の存在に
より、底壁部１３ｂと立壁部１３ｃとは結晶化しない。
そのため、立壁部１３ｃの表面のみならず底壁部１３ｂ
の上面にも良好な凹凸形状が形成される。
で、図２５に示されるように、底壁部１３ｂと立壁部１
３ｃとに凹凸処理を施す。このとき、凹凸処理中にプラ
グ部１３ａは結晶化するが、結晶化抑制層２３の存在に
より、底壁部１３ｂと立壁部１３ｃとは結晶化しない。
そのため、立壁部１３ｃの表面のみならず底壁部１３ｂ
の上面にも良好な凹凸形状が形成される。
【００８９】次に、図２６〜図２８に示されるように、
実施の形態１と同様の方法で、キャパシタ誘電体層１
５，キャパシタ上部電極１６，第３の層間絶縁層１７お
よび配線層１８ａ〜１８ｄを形成する。以上の工程を経
て図１６に示されるＤＲＡＭが形成される。
実施の形態１と同様の方法で、キャパシタ誘電体層１
５，キャパシタ上部電極１６，第３の層間絶縁層１７お
よび配線層１８ａ〜１８ｄを形成する。以上の工程を経
て図１６に示されるＤＲＡＭが形成される。
【００９０】（実施の形態７）次に、図２９を用いて、
この発明の実施の形態７について説明する。図２９は、
この発明の実施の形態７におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
この発明の実施の形態７について説明する。図２９は、
この発明の実施の形態７におけるＤＲＡＭの特徴的な製
造工程を示す断面図である。
【００９１】図２９を参照して、本実施の形態７でも、
実施の形態２の場合と同様に、結晶化抑制層２３に対し
その構造を破壊するためのイオン注入を行なう。注入イ
オンは、実施の形態２の場合と同様である。このよう
に、結晶化抑制層２３にイオンを注入することにより、
プラグ部１３ａと底壁部１３ｂとの良好な電気的接続が
得られる。
実施の形態２の場合と同様に、結晶化抑制層２３に対し
その構造を破壊するためのイオン注入を行なう。注入イ
オンは、実施の形態２の場合と同様である。このよう
に、結晶化抑制層２３にイオンを注入することにより、
プラグ部１３ａと底壁部１３ｂとの良好な電気的接続が
得られる。
【００９２】（実施の形態８）次に、図３０を用いて、
この発明の実施の形態８について説明する。図３０は、
この発明の実施の形態８におけるＤＲＡＭ特徴的な製造
工程を示す断面図である。
この発明の実施の形態８について説明する。図３０は、
この発明の実施の形態８におけるＤＲＡＭ特徴的な製造
工程を示す断面図である。
【００９３】図３０を参照して、実施の形態６では、シ
リコン酸化物層２０や立壁部１３ｃの形成のためのＣＶ
Ｄプロセスにおける熱処理により、底壁部１３ｂが若干
結晶化する可能性がある。この場合には、底壁部１３ｂ
の表面に良好な凹凸形状が形成されず、表面積増加率も
小さくなってしまう。
リコン酸化物層２０や立壁部１３ｃの形成のためのＣＶ
Ｄプロセスにおける熱処理により、底壁部１３ｂが若干
結晶化する可能性がある。この場合には、底壁部１３ｂ
の表面に良好な凹凸形状が形成されず、表面積増加率も
小さくなってしまう。
【００９４】そこで、図３０に示されるように、実施の
形態６の場合と同様の方法で立壁部１３ｃまでを形成し
た後、底壁部１３ｂに、この底壁部１３ｂをより完全な
アモルファス状態に近づけるためのイオン注入を行な
う。注入イオンは、実施の形態３の場合と同様である。
このようにキャパシタ下部電極１３の形成後に底壁部１
３ｂにイオンを注入することにより、底壁部１３ｂをよ
り完全なアモルファス状態に近づけることができ、底壁
部１３ｂの上面に良好な凹凸形状を形成できる。
形態６の場合と同様の方法で立壁部１３ｃまでを形成し
た後、底壁部１３ｂに、この底壁部１３ｂをより完全な
アモルファス状態に近づけるためのイオン注入を行な
う。注入イオンは、実施の形態３の場合と同様である。
このようにキャパシタ下部電極１３の形成後に底壁部１
３ｂにイオンを注入することにより、底壁部１３ｂをよ
り完全なアモルファス状態に近づけることができ、底壁
部１３ｂの上面に良好な凹凸形状を形成できる。
【００９５】（実施の形態９）上述の実施の形態６にお
いても、実施の形態１の場合と同様に、凹凸処理前の底
壁部１３ｂと立壁部１３ｃとに、導電性向上のためのＰ
等の不純物がドープされている。この場合には、実施の
形態４の場合のように、Ｐが阻害要因となって底壁部１
３ｂおよび立壁部１３ｃの表面に良好な凹凸形状が得ら
れないことが懸念される。
いても、実施の形態１の場合と同様に、凹凸処理前の底
壁部１３ｂと立壁部１３ｃとに、導電性向上のためのＰ
等の不純物がドープされている。この場合には、実施の
形態４の場合のように、Ｐが阻害要因となって底壁部１
３ｂおよび立壁部１３ｃの表面に良好な凹凸形状が得ら
れないことが懸念される。
【００９６】そこで、底壁部１３ｂ形成のためのアモル
ファスシリコン層１８ａと立壁部１３ｃの形成のための
アモルファスシリコン層１９を、導電性向上のためのＰ
等の不純物がドープされていないアモルファスシリコン
層とする。それにより、実施の形態４の場合と同様に、
底壁部１３ｂの上面と立壁部１３ｃの表面とに良好な凹
凸形状が得られる。この場合には、結晶化抑制層２３が
不純物拡散防止層として機能する。その後、底壁部１３
ｂと立壁部１３ｃとに導電性向上のためのＰ等の不純物
をドープする。なお、本実施の形態の場合にも、実施の
形態５の場合と同様に、イオン注入以外の方法で、導電
性向上のための不純物を底壁部１３ｂと立壁部１３ｃと
に導入してもよい。それにより、良好な凹凸形状が保た
れ、キャパシタ下部電極１３の表面積増加率の低下を効
果的に抑制することが可能となる。
ファスシリコン層１８ａと立壁部１３ｃの形成のための
アモルファスシリコン層１９を、導電性向上のためのＰ
等の不純物がドープされていないアモルファスシリコン
層とする。それにより、実施の形態４の場合と同様に、
底壁部１３ｂの上面と立壁部１３ｃの表面とに良好な凹
凸形状が得られる。この場合には、結晶化抑制層２３が
不純物拡散防止層として機能する。その後、底壁部１３
ｂと立壁部１３ｃとに導電性向上のためのＰ等の不純物
をドープする。なお、本実施の形態の場合にも、実施の
形態５の場合と同様に、イオン注入以外の方法で、導電
性向上のための不純物を底壁部１３ｂと立壁部１３ｃと
に導入してもよい。それにより、良好な凹凸形状が保た
れ、キャパシタ下部電極１３の表面積増加率の低下を効
果的に抑制することが可能となる。
【００９７】以上のように本発明の実施の形態について
説明を行なったが、上述の各実施の形態の特徴を適宜組
合せてもよい。また、今回開示された実施例はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。
説明を行なったが、上述の各実施の形態の特徴を適宜組
合せてもよい。また、今回開示された実施例はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれることが意図される。
【００９８】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置によれば、凹凸処理中に少なくとも第２導体
部をアモルファス状態に保持できるので、表面積増加率
を向上させることができる。それにより、半導体記憶装
置のキャパシタ容量を増大させることができる。
体記憶装置によれば、凹凸処理中に少なくとも第２導体
部をアモルファス状態に保持できるので、表面積増加率
を向上させることができる。それにより、半導体記憶装
置のキャパシタ容量を増大させることができる。
【００９９】この発明に係る半導体記憶装置の製造方法
によれば、第１導体部の表面上に薄膜を介して第２導体
部を形成できるので、第２導体部の結晶化を効果的に抑
制できる。それにより、第２導体部の表面積増加率を向
上させることができ、キャパシタ容量の増大した半導体
記憶装置が得られる。
によれば、第１導体部の表面上に薄膜を介して第２導体
部を形成できるので、第２導体部の結晶化を効果的に抑
制できる。それにより、第２導体部の表面積増加率を向
上させることができ、キャパシタ容量の増大した半導体
記憶装置が得られる。
【図１】 この発明の実施の形態１におけるＤＲＡＭを
示す断面図である。
示す断面図である。
【図２】 図１に示されるＤＲＡＭの製造工程の第１工
程を示す断面図である。
程を示す断面図である。
【図３】 図１に示されるＤＲＡＭの製造工程の第２工
程を示す断面図である。
程を示す断面図である。
【図４】 図１に示されるＤＲＡＭの製造工程の第３工
程を示す断面図である。
程を示す断面図である。
【図５】 図１に示されるＤＲＡＭの製造工程の第４工
程を示す断面図である。
程を示す断面図である。
【図６】 図１に示されるＤＲＡＭの製造工程の第５工
程を示す断面図である。
程を示す断面図である。
【図７】 図１に示されるＤＲＡＭの製造工程の第６工
程を示す断面図である。
程を示す断面図である。
【図８】 図１に示されるＤＲＡＭの製造工程の第７工
程を示す断面図である。
程を示す断面図である。
【図９】 図１に示されるＤＲＡＭの製造工程の第８工
程を示す断面図である。
程を示す断面図である。
【図１０】 図１に示されるＤＲＡＭの製造工程の第９
工程を示す断面図である。
工程を示す断面図である。
【図１１】 この発明の実施の形態２におけるＤＲＡＭ
の特徴的な製造工程を示す断面図である。
の特徴的な製造工程を示す断面図である。
【図１２】 この発明の実施の形態３におけるＤＲＡＭ
の特徴的な製造工程を示す断面図である。
の特徴的な製造工程を示す断面図である。
【図１３】 この発明の実施の形態４におけるＤＲＡＭ
の製造工程の特徴的な第１工程を示す断面図である。
の製造工程の特徴的な第１工程を示す断面図である。
【図１４】 この発明の実施の形態４におけるＤＲＡＭ
の製造工程の特徴的な第２工程を示す断面図である。
の製造工程の特徴的な第２工程を示す断面図である。
【図１５】 この発明の実施の形態５におけるＤＲＡＭ
の特徴的な製造工程を示す断面図である。
の特徴的な製造工程を示す断面図である。
【図１６】 この発明の実施の形態６におけるＤＲＡＭ
を示す断面図である。
を示す断面図である。
【図１７】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第１工程を示す断面図である。
徴的な第１工程を示す断面図である。
【図１８】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第２工程を示す断面図である。
徴的な第２工程を示す断面図である。
【図１９】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第３工程を示す断面図である。
徴的な第３工程を示す断面図である。
【図２０】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第４工程を示す断面図である。
徴的な第４工程を示す断面図である。
【図２１】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第５工程を示す断面図である。
徴的な第５工程を示す断面図である。
【図２２】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第６工程を示す断面図である。
徴的な第６工程を示す断面図である。
【図２３】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第７工程を示す断面図である。
徴的な第７工程を示す断面図である。
【図２４】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第８工程を示す断面図である。
徴的な第８工程を示す断面図である。
【図２５】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第９工程を示す断面図である。
徴的な第９工程を示す断面図である。
【図２６】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第１０工程を示す断面図である。
徴的な第１０工程を示す断面図である。
【図２７】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第１１工程を示す断面図である。
徴的な第１１工程を示す断面図である。
【図２８】 図１６に示されるＤＲＡＭの製造工程の特
徴的な第１２工程を示す断面図である。
徴的な第１２工程を示す断面図である。
【図２９】 この発明の実施の形態７におけるＤＲＡＭ
の特徴的な製造工程を示す断面図である。
の特徴的な製造工程を示す断面図である。
【図３０】 この発明の実施の形態８におけるＤＲＡＭ
の特徴的な製造工程を示す断面図である。
の特徴的な製造工程を示す断面図である。
【図３１】 従来のＤＲＡＭの一例を示す断面図であ
る。
る。
【符号の説明】 １ シリコン基板、２ 素子分離酸化膜、３ａ〜３ｃ
ＭＯＳトランジスタ、４ａ〜４ｄ ゲート電極、５ａ〜
５ｅ 不純物拡散層、６ａ〜６ｈ サイドウォール絶縁
層、７ａ〜７ｄ 絶縁層、８ 第１の層間絶縁層、８
ａ，８ｂ，１２ａ，１２ｂ，１７ａ コンタクトホー
ル、９ａ，９ｂ プラグ電極、１０ ビット線、１１，
１８ａ〜１８ｄ 配線層、１２ 第２の層間絶縁層、１
３ キャパシタ下部電極、１３ａ プラグ部、１３ｂ
底壁部、１３ｃ 立壁部、１４，２３結晶化抑制層、１
５ キャパシタ誘電体層、１６ キャパシタ上部電極、
１７第３の層間絶縁層、１８ａ，１９ アモルファスシ
リコン層、１９ａ ノンドープトアモルファスシリコン
層、２０ シリコン酸化物層、２１ レジスト、２４
リンガラス（Ｐ2 Ｏ5 ）。
ＭＯＳトランジスタ、４ａ〜４ｄ ゲート電極、５ａ〜
５ｅ 不純物拡散層、６ａ〜６ｈ サイドウォール絶縁
層、７ａ〜７ｄ 絶縁層、８ 第１の層間絶縁層、８
ａ，８ｂ，１２ａ，１２ｂ，１７ａ コンタクトホー
ル、９ａ，９ｂ プラグ電極、１０ ビット線、１１，
１８ａ〜１８ｄ 配線層、１２ 第２の層間絶縁層、１
３ キャパシタ下部電極、１３ａ プラグ部、１３ｂ
底壁部、１３ｃ 立壁部、１４，２３結晶化抑制層、１
５ キャパシタ誘電体層、１６ キャパシタ上部電極、
１７第３の層間絶縁層、１８ａ，１９ アモルファスシ
リコン層、１９ａ ノンドープトアモルファスシリコン
層、２０ シリコン酸化物層、２１ レジスト、２４
リンガラス（Ｐ2 Ｏ5 ）。
Claims (12)
- 【請求項１】 主表面を有する半導体基板と、 凹凸処理の施された表面を有し、前記主表面と接続され
る第１導体部と、該第１導体部と電気的に接続される第
２導体部とを含むキャパシタの一方の電極と、 前記第１と第２導体部間に介在し、前記第２導体部の結
晶化を抑制するための結晶化抑制部と、 を備えた、半導体記憶装置。 - 【請求項２】 前記結晶化抑制部は、３ｎｍ以下の厚み
の絶縁材料よりなる層により構成される、請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記結晶化抑制部は、前記キャパシタの
一方の電極の材質と、窒素あるいは酸素の少なくとも一
方との化合物により構成され、３ｎｍ以下の厚みを有す
る、請求項１に記載の半導体記憶装置。 - 【請求項４】 前記第１導体部は、前記主表面と接続さ
れるプラグ部と、該プラグ部上に形成される底壁部と含
み、 前記第２導体部は、前記底壁部の側面と前記結晶化抑制
部を介在して接続される立壁部である、請求項１から３
のいずれかに記載の半導体記憶装置。 - 【請求項５】 前記第１導体部は、前記主表面と接続さ
れるプラグ部であり、 前記第２導体部は、前記プラグ部上に前記結晶化抑制部
を介在して形成される底壁部と、該底壁部の側面と接続
される立壁部とを含む、請求項１から３のいずれかに記
載の半導体記憶装置。 - 【請求項６】 半導体基板の主表面上に、キャパシタの
一方の電極の一部を構成する第１導体部を形成する工程
と、 前記第１導体部の表面上に、前記第１導体部と材質の異
なる薄膜を形成する工程と、 前記薄膜の表面上に前記電極の一部を構成するアモルフ
ァス状態の第２導体部を形成する工程と、 前記第２導体部の表面に凹凸を付与する凹凸処理を施す
工程と、 前記第１と第２導体部を覆うようにキャパシタ誘電体層
を形成する工程と、 を備えた、半導体記憶装置の製造方法。 - 【請求項７】 前記半導体記憶装置の製造方法は、前記
薄膜にイオン注入する工程を含む、請求項６に記載の半
導体記憶装置の製造方法。 - 【請求項８】 前記凹凸処理を施す工程は、 前記第２導体部に導電性向上のための不純物が導入され
ない状態で前記凹凸処理を施す工程と、 前記凹凸処理後に前記第２導体部に前記不純物を導入す
る工程とを含む、請求項６に記載の半導体記憶装置の製
造方法。 - 【請求項９】 前記不純物を導入する工程は、拡散によ
り前記第２導体部内に前記不純物を導入する工程を含
む、請求項８に記載の半導体記憶装置の製造方法。 - 【請求項１０】 前記凹凸処理を施す工程は、前記凹凸
処理前に前記第２導体部に結晶構造を破壊するためのイ
オンを注入する工程を含む、請求項６に記載の半導体記
憶装置の製造方法。 - 【請求項１１】 前記第１導体部は、前記主表面と接続
されるプラグ部と、該プラグ部上に形成される底壁部と
を含み、 前記第２導体部は、前記底壁部の側面と電気的に接続さ
れる立壁部であり、 前記薄膜を形成する工程は、前記底壁部の側面上に前記
薄膜を形成する工程を含み、 前記凹凸処理を施す工程は、前記底壁部と前記立壁部と
に前記凹凸処理を施す工程を含む、請求項６から１０の
いずれかに記載の半導体記憶装置の製造方法。 - 【請求項１２】 前記第１導体部は、前記主表面と接続
されるプラグ部であり、 前記第２導体部は、前記プラグ部上に形成される底壁部
と、該底壁部の側面と接続される立壁部とを含み、 前記薄膜を形成する工程は、前記プラグ部の上面上に前
記薄膜を形成する工程を含み、 前記凹凸処理を施す工程は、前記底壁部と前記立壁部と
に前記凹凸処理を施す工程を含む、請求項６から１０の
いずれかに記載の半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015405A JPH11214646A (ja) | 1998-01-28 | 1998-01-28 | 半導体記憶装置およびその製造方法 |
| US09/092,054 US6087694A (en) | 1998-01-25 | 1998-06-05 | Semiconductor memory device and fabrication method thereof |
| TW087109544A TW374239B (en) | 1998-01-28 | 1998-06-16 | Semiconductor memory device and method for manufacturing the same |
| KR1019980026569A KR100295382B1 (ko) | 1998-01-28 | 1998-07-02 | 반도체기억장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015405A JPH11214646A (ja) | 1998-01-28 | 1998-01-28 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214646A true JPH11214646A (ja) | 1999-08-06 |
Family
ID=11887831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015405A Withdrawn JPH11214646A (ja) | 1998-01-25 | 1998-01-28 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6087694A (ja) |
| JP (1) | JPH11214646A (ja) |
| KR (1) | KR100295382B1 (ja) |
| TW (1) | TW374239B (ja) |
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| US6307730B1 (en) | 1999-01-21 | 2001-10-23 | Nec Corporation | Capacitor formed by lower electrode having inner and outer uneven surfaces |
| KR100770468B1 (ko) * | 1999-07-01 | 2007-10-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
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|---|---|---|---|---|
| US6194736B1 (en) * | 1998-12-17 | 2001-02-27 | International Business Machines Corporation | Quantum conductive recrystallization barrier layers |
| JP2000232207A (ja) * | 1999-02-10 | 2000-08-22 | Nec Corp | 半導体装置およびその製造方法 |
| US6696718B1 (en) | 1999-04-06 | 2004-02-24 | Micron Technology, Inc. | Capacitor having an electrode formed from a transition metal or a conductive metal-oxide, and method of forming same |
| US6251726B1 (en) * | 2000-01-21 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Method for making an enlarged DRAM capacitor using an additional polysilicon plug as a center pillar |
| KR100338781B1 (ko) * | 2000-09-20 | 2002-06-01 | 윤종용 | 반도체 메모리 소자 및 그의 제조방법 |
| US6870210B2 (en) * | 2002-08-22 | 2005-03-22 | Micron Technology, Inc. | Dual-sided capacitor |
| US20040206998A1 (en) * | 2002-08-26 | 2004-10-21 | Renesas Technology Corp. | Semiconductor device having a roughened surface electrode and method of manufacturing the same |
| JP4833650B2 (ja) * | 2005-12-08 | 2011-12-07 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2894361B2 (ja) * | 1990-02-16 | 1999-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| JP3313840B2 (ja) * | 1993-09-14 | 2002-08-12 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2817645B2 (ja) * | 1995-01-25 | 1998-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-01-28 JP JP10015405A patent/JPH11214646A/ja not_active Withdrawn
- 1998-06-05 US US09/092,054 patent/US6087694A/en not_active Expired - Fee Related
- 1998-06-16 TW TW087109544A patent/TW374239B/zh active
- 1998-07-02 KR KR1019980026569A patent/KR100295382B1/ko not_active IP Right Cessation
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| KR100770468B1 (ko) * | 1999-07-01 | 2007-10-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW374239B (en) | 1999-11-11 |
| KR19990066709A (ko) | 1999-08-16 |
| US6087694A (en) | 2000-07-11 |
| KR100295382B1 (ko) | 2001-07-12 |
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