JP2971411B2

JP2971411B2 - Ｄｒａｍのビット線セルフアライン工程及び基板を破壊しないイオンレイアウト工程

Info

Publication number: JP2971411B2
Application number: JP9027353A
Authority: JP
Inventors: 嘉慧畢; 民良陳
Original assignee: TAIWAN MOSHII DENSHI KOFUN JUGENKOSHI
Current assignee: TAIWAN MOSHII DENSHI KOFUN JUGENKOSHI
Priority date: 1997-01-28
Filing date: 1997-01-28
Publication date: 1999-11-08
Anticipated expiration: 2017-01-28
Also published as: JPH10214949A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一種のＤＲＡＭの製
造方法に関し、特に一種のセルフアライン（自己整合）
方式によるビット線形成方法とシリコン基板を破壊しな
いドープ領域形成方法を含む製造方法に関する。

【０００２】

【従来の技術】集積回路の製造工程は非常に複雑である
が、基本的には、ウエハーの製造、集積回路の製造及び
集積回路のパッケージに分けられ、各種の電子デバイス
と回路が縮小されて大きさが僅かに２平方センチメート
ル或いはさらに小さい面積に製造される。半導体工業は
技術の工場によりデバイスの寸法縮小に向けて邁進して
おり、二つの階層或いは三つの階層内での配線技術が回
路設計に広く応用されている。現在、この業界は高集積
度ＤＲＡＭの発展に努力しており、１６Ｋビットから６
４ビット、さらに１Ｍビットから１６Ｍビットへと発展
が進んでいる。便利で容量が大きいＤＲＡＭは６４Ｍビ
ットから２５６Ｍビットへとさらに発展しつつある。

【０００３】ＤＲＡＭは一種の揮発性メモリである。デ
バイスの縮小化が進み、メモリ・キャパシタ（容量Ｃ）
の表面積と保存の電荷量も減少し続けている。この状況
にあって、α粒子のもたらすソフトエラー及び半導体中
の安定性が重要な問題となってきた。ゆえに、デバイス
縮小下で集積度が増しメモリ・キャパシタの表面積が減
少しても、メモリ・キャパシタの性能を低下させないメ
モリ・キャパシタ製造方法が模索されている。ＤＲＡＭ
が微細化される時、それが保存できるデータの容量を減
少させないために、ＤＲＡＭの誘電材料とメモリセルの
構造に対する工夫が進められている。この方面では、主
に、誘電層の厚さの減少、高誘電の材料及び表面積を増
加したメモリ・キャパシタ構造に対する開発が進められ
ている。

【０００４】一般にいわゆるシングルトランジスタＤＲ
ＡＭセル（ｓｉｎｇｌｅｔｒａｎｓｉｓｔｅｒＤＲ
ＡＭｃｅｌｌ）は事実上、一つのトランジスタとメモ
リ・キャパシタより構成され、メモリ・キャパシタはＤ
ＲＡＭセルが信号を保存する心臓部分とされ、もしメモ
リ・キャパシタに保存される電荷が多くなると、読取り
増幅器がデータを読み取る時に受ける干渉の影響、例え
ばα粒子の発生するソフトエラーが大幅に低減され、リ
フレッシュの頻度も減少できる。一般にはメモリ・キャ
パシタの電荷保存能力を向上させる方法として、（１）
誘電質の誘電常数を増して、メモリ・キャパシタ単位面
積の保存電荷数を増す、或いは（２）誘電層の厚さを減
少する、或いは（３）メモリ・キャパシタの面積を増加
してメモリ・キャパシタ全体に保存される電荷数を増
す、という三つの方法が取られている。

【０００５】一般に典型的なＤＲＡＭは、半導体の基板
の上にＭＯＳＦＥＴとメモリ・キャパシタを製造し、接
触窓を利用してメモリ・キャパシタのストレージノード
（ｓｔｏｒａｇｅｎｏｄｅ）とＭＯＳＦＥＴのソース
極を電気的に接触させている。メモリ・キャパシタとソ
ース極区の電気的接触により、ディジタルデータがメモ
リ・キャパシタに保存され、ＭＯＳＦＥＴ、ビット線、
ワード線のマトリクスによりメモリ・キャパシタのディ
ジタルデータを取り出している。一般のメモリ・キャパ
シタはスタックキャパシタとトレンチキャパシタとに分
けられる。伝統的なスタックキャパシタは、キャパシタ
の下層電極板の厚さを増加してキャパシタの表面積を増
しているが、キャパシタの下層電極板の厚さを増すこと
はピークの地形地勢を発生させ、そのためにリソグラフ
ィー、エッチング及び薄膜堆積が難しくなった。トレン
チキャパシタは、半導体基板内の深さを増加して表面積
を増加し、メモリデバイスの平面面積を少なできるよう
にすると共に、同じ電容値を維持できるようにしたもの
であるが、半導体基板の結晶構造を破壊するため、リー
ク電流を発生しやすかった。

【０００６】伝統的なＣＭＯＳ製造工程中のドープ領域
の形成方法はイオン植え込みの方式を利用し、ゲート酸
化層を通って基板の中に形成するが、このステップは通
常シリコンの基板を破壊する。また、電気的接触を低く
する電気抵抗のイオン植え込みは、時に位置ずれを起こ
して予期された要求を満たすことができないことがあっ
た。

【０００７】

【発明が解決しようとする課題】本発明は一種のシリコ
ン基板を破壊しないドープ領域形成方法を提供すること
を課題としている。

【０００８】本発明は次に、一種のセルフアライン方式
でビット線を形成する製造方法を提供することを課題と
している。

【０００９】

【課題を解決するための手段】請求項１の発明は、一種
のＭＯＳトランジスタを基板上に製造する方法で、該基
板には活性領域を隔離するための絶縁区域を形成してあ
り、ゲート極酸化層を基板の上に形成し、第１ポリシリ
コン層を該ゲート極酸化層の上に形成し、一つの絶縁層
を該第１ポリシリコン層の上に形成して遮蔽層となし、
該絶縁層、該第１ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造を形成し、側壁スペーサを
該ゲート極構造の側壁に形成し、第２ポリシリコン層を
該ゲート極構造と該基板の上に形成し、第１ホトレジス
トを第２ポリシリコン層の上に形成し、該第１ホトレジ
ストをマスクとしてイオン注入を該第２ポリシリコン層
を透過して行い基板の中にドープ領域を形成し、第１ホ
トレジストを除去し、シリカ金属層を第２ポリシリコン
層の上に形成して該第２ポリシリコン層の電気抵抗を低
減させ、第２ホトレジストを該シリカ金属層の上に形成
し、該シリカ金属層と第２ポリシリコン層をエッチング
してビット線を形成し、第２ホトレジストを除去し、以
上を含むことを特徴とする、ＭＯＳトランジスタ製造方
法としている。

【００１０】請求項２の発明は、第１ポリシリコン層
は、ドープポリシリコンとする、請求項１に記載のＭＯ
Ｓトランジスタ製造方法としている。

【００１１】請求項３の発明は、第２ポリシリコン層
は、ノンドープポリシリコンとする、請求項１に記載の
ＭＯＳトランジスタ製造方法としている。

【００１２】請求項４の発明は、イオン注入の注入量は
４Ｅ１５ａｔｏｍｓ／ｃｍ² とする、請求項１に記載
のＭＯＳトランジスタ製造方法としている。

【００１３】請求項５の発明は、イオン注入の注入エネ
ルギー量は４０ＫｅＶとする、請求項４に記載のＭＯＳ
トランジスタ製造方法としている。

【００１４】請求項６の発明は、一種のＤＲＡＭメモリ
セルを基板上に形成する方法で、該基板には活性領域を
隔離するための絶縁区域を形成してあり、ゲート極酸化
層を基板の上に形成し、第１ポリシリコン層を該ゲート
極酸化層の上に形成し、一つの絶縁層を該第１ポリシリ
コン層の上に形成して遮蔽層となし、該絶縁層、該第１
ポリシリコン層、該ゲート極酸化層をエッチングしてゲ
ート極構造を形成し、側壁スペーサを該ゲート極構造の
側壁に形成し、第２ポリシリコン層を該ゲート極構造と
該基板の上に形成し、ドープ領域を基板の中に形成し、
該ドープ領域はイオン注入を第２ポリシリコン層を透過
して行うことで形成し、同期にビット線領域が該第２ポ
リシリコン層の中に定義され、シリカ金属層を第２ポリ
シリコン層の上に形成して該第２ポリシリコン層の電気
抵抗を低減させ、第１ホトレジストを該シリカ金属層の
上に形成し、該シリカ金属層と第２ポリシリコン層をエ
ッチングしてビット線と内配線を形成し、第１ホトレジ
ストを除去し、第１誘電層を該ゲート極構造、ビット線
及び該内配線の上に形成し、第２ホトレジストを第１誘
電層の上に形成し、コンタクトホールを第１誘電層の中
に形成し、第２ホトレジストを除去し、一つのキャパシ
タを第１誘電層の上に形成し、その中、上述のキャパシ
タの一極を該コンタクトホールを介して該内配線と相互
に連接させ、以上を含む、ＤＲＡＭメモリセルの製造方
法。

【００１５】請求項７の発明は、第１ポリシリコン層
は、ドープポリシリコンとする、請求項６に記載のＤＲ
ＡＭメモリセルの製造方法としている。

【００１６】請求項８の発明は、第２ポリシリコン層
は、ノンドープポリシリコンとする、請求項６に記載の
ＤＲＡＭメモリセルの製造方法としている。

【００１７】請求項９の発明は、イオン注入の注入量は
４Ｅ１５ａｔｏｍｓ／ｃｍ² とする、請求項６に記載
のＤＲＡＭメモリセルの製造方法としている。

【００１８】請求項１０の発明は、イオン注入の注入エ
ネルギー量は４０ＫｅＶとする、請求項９に記載のＤＲ
ＡＭメモリセルの製造方法としている。

【００１９】請求項１１の発明は、一種のＤＲＡＭメモ
リセルと外周電気回路領域を基板上に形成する方法で、
該基板には活性領域を隔離するための絶縁区域を形成し
てあり、ゲート極酸化層を基板の上のメモリセル領域と
外周電気回路領域に形成し、第１ポリシリコン層を該ゲ
ート極酸化層の上に形成し、一つの絶縁層を該第１ポリ
シリコン層の上に形成して遮蔽層となし、該絶縁層、該
第１ポリシリコン層、該ゲート極酸化層をエッチングし
てゲート極構造をメモリセル領域と外周電気回路領域に
形成し、側壁スペーサを該ゲート極構造の側壁に形成
し、第２ポリシリコン層を該ゲート極構造と該基板の上
に形成し、ｐ型ドープ領域とｎ型ドープ領域を該基板の
中に形成し、このｎ型及びｐ型ドープ領域はそれぞれイ
オン注入を第２ポリシリコン層を透過して行うことで基
板中に形成し、それと同期にビット線領域が第２ポリシ
リコン層の中に定義され、シリカ金属層を第２ポリシリ
コン層の上に形成して第２ポリシリコン層の電気抵抗を
低減させ、第１ホトレジストを該シリカ金属層の上に形
成し、該シリカ金属層と第２ポリシリコン層をエッチン
グしてビット線と内配線をメモリ線領域に形成し、内配
線を外周電気回路領域に形成し、該第１ホトレジストを
除去し、第１誘電層を該メモリセル領域と外周電気回路
領域の上述のゲート極構造とビット線及び上述の内配線
の上に形成することを含む、ＤＲＡＭメモリセルと外周
電気回路領域の形成方法としている。

【００２０】請求項１２の発明は、請求項１１に記載の
ＤＲＡＭメモリセルと外周電気回路領域の形成方法で、
第１誘電層を形成した後に、さらに、第２ホトレジスト
を外周電気回路領域の上述の第１誘電層の上に形成して
上述のメモリセル領域を露光させ、第１コンタクトホー
ルを上述のメモリセル領域の上述の第１誘電層の中に形
成し、一つのキャパシタを上述のメモリセル領域の上述
の第１誘電層の上に形成し、その中、上述のキャパシタ
の一極を該コンタクトホールを介して内配線と相互に連
接させ、第２ホトレジストを除去し、第３ホトレジスト
を上述のメモリセル領域の上述の第１誘電層の上に形成
して上述の該外周電気回路領域を露光させ、第２誘電層
を上述の外周電気回路領域の上述の第１誘電層の上に形
成し、第２コンタクトホールを上述の外周電気回路領域
の上述の第１誘電層と上述の第２誘電層の中に形成し、
金属タングステンプラグを上述の第２コンタクトホール
の中に形成し、金属配線を上述の金属タングステンプラ
グの上に形成し、第３ホトレジストを除去することを含
む、ＤＲＡＭメモリセルと外周電気回路領域の形成方法
としている。

【００２１】請求項１３の発明は、請求項１１に記載の
ＤＲＡＭメモリセルと外周電気回路領域の形成方法で、
第１誘電層を形成した後に、さらに、第２ホトレジスト
を上述のメモリセル領域の上述の第１誘電層の上に形成
して上述の外周電気回路領域を露光させ、第２誘電層を
上述の外周電気回路領域の上述の第１誘電層の上に形成
し、第１コンタクトホールを上述の外周電気回路領域の
上述の第１誘電層と上述の第２誘電層の中に形成し、金
属タングステンプラグを上述の第２コンタクトホールの
中に形成し、上述の金属タングステンプラグの上に金属
配線を形成し、第２ホトレジストを除去し、第３ホトレ
ジストを外周電気回路領域の第１誘電層の上に形成して
上述のメモリセル領域を露光させ、第２コンタクトホー
ルを上述のメモリセル領域の上述の第１誘電層の中に形
成し、一つのキャパシタを上述のメモリセル領域の上述
の第１誘電層の上に形成し、その中、上述のキャパシタ
の一極を該コンタクトホールを介して内配線と相互に連
接させ、第３ホトレジストを除去することを含む、ＤＲ
ＡＭメモリセルと外周電気回路領域の形成方法としてい
る。

【００２２】請求項１４の発明は、第１ポリシリコン層
はドープポリシリコンとする、請求項１１に記載のＤＲ
ＡＭメモリセルと外周電気回路領域の形成方法としてい
る。

【００２３】請求項１５の発明は、第２ポリシリコン層
は、ノンドープポリシリコンとする、請求項１１に記載
のＤＲＡＭメモリセルと外周電気回路領域の形成方法と
している。

【００２４】請求項１６の発明は、ｎ型ドープ領域形成
のためのイオン注入の注入量は４Ｅ１５ａｔｏｍｓ／
ｃｍ² とする、請求項１１に記載のＤＲＡＭメモリセル
と外周電気回路領域の形成方法としている。

【００２５】請求項１７の発明は、ｎ型ドープ領域形成
のためのイオン注入の注入エネルギー量は４０ＫｅＶと
する、請求項１６に記載のＤＲＡＭメモリセルと外周電
気回路領域の形成方法としている。

【００２６】請求項１８の発明は、ｐ型ドープ領域形成
のためのイオン注入の注入量は３Ｅ１５ａｔｏｍｓ／
ｃｍ² とする、請求項１１に記載のＤＲＡＭメモリセル
と外周電気回路領域の形成方法としている。

【００２７】請求項１９の発明は、ｐ型ドープ領域形成
のためのイオン注入の注入エネルギー量は３０ＫｅＶと
する、請求項１８に記載のＤＲＡＭメモリセルと外周電
気回路領域の形成方法としている。

【００２８】

【発明の実施の形態】本発明では、フィールド酸化層を
活性領域の周囲に形成して電気的を隔離するのに用い、
続いてゲート酸化層、ゲート極及び絶縁遮蔽層を形成し
てゲート電極とワード線を形成する。続いて、ノンドー
プのポリシリコン層をゲート極構造、ワード線及び基板
の上に形成し、ドープ領域のホトレジストを定義し、上
述のホトレジストをマスクとしてイオン注入を行い、ホ
トレジストで覆われていないノンドープのポリシリコン
層の一部でドレイン極とソース極を形成すると共に、ホ
トレジストで覆われていないポリシリコン層でドープポ
リシリコンを形成する。このステップの優れた所は、ド
ープ領域を形成するためのイオン注入が基板を破壊せ
ず、従来の、基板がイオン注入で破壊されるという問題
を起こさないことと、ビット線領域と内配線領域が同期
にセルフアライン方式で形成されることである。続い
て、シリカタングステン金属層１８をポリシリコンの表
面に形成してポリシリコンの電気抵抗値を低減し、さら
に上述のシリカタングステン金属層とポリシリコンをエ
ッチングしてビット線と内配線を形成し、第１誘電層を
上述の基板、ゲート極構造、ビット線及び内配線の上に
形成し、その後、リソグラフィーとエッチング技術を用
いてコンタクトホールを第１誘電層の中に形成し、最後
にキャパシタを第１誘電層の中の上に形成する。

【００２９】本発明のもう一つの実施例では、ＤＲＡＭ
メモリセルと外周電気回路領域（ｐｅｒｉｐｈｅｒｙ
ｒｅｇｉｏｎ）を基板上に同期に形成し、メモリセル領
域のゲート極構造、内配線と、外周電気回路領域のゲー
ト極構造と内配線は上述の方法を利用して同期に形成す
る。その後、第１誘電層をＤＲＡＭメモリセルと外周電
気回路領域上に同期形成し、続いて一つのホトレジスト
を外周電気回路領域の上に定義してメモリセル領域を露
光させ、リソグラフィーとエッチング技術を利用してコ
ンタクトホールをメモリセル領域の第１誘電層の中に形
成する。さらにキャパシタを第１誘電層の上に形成して
から上述のホトレジストを除去する。別に一つのホトレ
ジストをメモリセルの上に形成して外周電気回路領域を
露光させ、続いて第２誘電層を上述の第１誘電層の上に
形成し、さらにリソグラフィーとエッチング技術を用い
て第１誘電層と第２誘電層をエッチングしコンタクトホ
ールを形成する。さらに金属タングステンプラグを上述
のコンタクトホール中に形成して電気的に連接せしめ、
その後、周知の技術を以て上述の金属タングステンプラ
グ上に金属配線を形成し、最後に第３誘電層を第２誘電
層と金属配線の上に形成してから、ホトレジストを除去
する。

【００３０】

【実施例】本発明は一種のビット線上に位置するキャパ
シタ（ｃａｐａｃｉｔｏｒｏｖｅｒｂｉｔｌｉｎ
ｅ；ＣＯＢ）の製造工程を提供する。本発明の特徴の一
つは、ドープ領域を形成するためのイオン注入を、ノン
ドープのポリシリコンを通して行うために、基板を破壊
しないことと、同期にビット線のセルフアラインを形成
することにある。本発明は以下の製造工程に利用されう
る。（１）ＣＯＢのＤＲＡＭのメモリセル（２）外周
領域（ｐｅｒｉｐｈｅｒｙ；各メモリセルの配線或い
は電気回路）（３）ＣＯＢのＤＲＡＭのメモリセルと
外周領域の同期形成工程。

【００３１】図１に示されるように、基板２中には絶縁
領域４で囲まれたデバイス領域が形成され、この絶縁領
域４はフィールド酸化層４とされて半導体基板上に形成
されて活性領域と絶縁領域を定義するのに用いられる。
望ましい基板２としては、結晶面が＜１００＞のｐ型単
結晶シリコンを用い、この厚さのフィールド酸化層４を
活性領域の周囲に形成して電気的隔離に用いる。このフ
ィールド酸化層４は活性デバイス領域に堆積した酸化シ
リコン（酸化パッド）とニトロ化シリコン層をマスクと
し、その後、酸化することにより形成し、望ましくは厚
さ４０００から６０００オングストロームとする。さら
に周知のウエットエッチングでニトロ化シリコンの電位
障壁と酸化パッドを除去し、半導体トランジスタデバイ
スを活性領域に形成し、最もよく使用するＤＲＡＭのデ
バイスはＭＯＳＦＥＴで、このデバイスを先に８５０か
ら１０００℃で熱酸化して、活性領域に薄いゲート酸化
層６を、望ましくは厚さ１００オングストロームに形成
する。

【００３２】ドープしたポリシリコン層８を、化学気相
成長法で基板２、フィールド酸化層４、及びゲート極酸
化層６の上に堆積させる。該ポリシリコン層８をゲート
極となし、上述のポリシリコン層８の厚さは１５００か
ら２０００オングストロームの間とする。さらに、図１
のように、一つの絶縁層１２をポリシリコン層８の上に
形成する。絶縁層１２は反反射性質を有するニトロ化シ
リコンで形成するのが望ましい。続いて、リソグラフィ
ーとエッチング技術を用いてを用いてゲート極酸化層
６、ゲート極８及び絶縁遮蔽層１０を定義し、以てゲー
ト極電極と導電構造１２を形成する。導電構造１２をフ
ィールド酸化領域上に形成することを以て、ワード線１
２を基板表面に形成することとなし、それを以て、ＤＲ
ＡＭ或いはその他のデバイスのトランジスタの一部分を
形成する。絶縁側壁スペーサ１４をゲート極電極の側壁
に形成するが、この絶縁側壁スペーサ１４は低圧化学気
相成長法（ＬＰＣＶＤ）で酸化シリコンを堆積しさらに
非等向性エッチングを行って形成する。

【００３３】続いて、図２のように、ノンドープのポリ
シリコン層１６をゲート極構造、ワード線１２、及び基
板２の上に形成する。該ノンドープのポリシリコン層１
６の望ましい厚さは１０００から２０００オングストロ
ームとし、ドープ領域のホトレジストと定義し、イオン
注入ステップを、上述のホトレジストをマスクとして一
部の該ホトレジストに被覆されていないノンドープのポ
リシリコン層８を透過させてドレイン極とソース極を形
成し、上述のホトレジストにより被覆されていないポリ
シリコン層８でドープしたポリシリコンも形成する。上
述のドープに用いるイオンの剤量は４Ｅ１５ａｔｏｍ
ｓ／ｃｍ² とし、イオン注入のエネルギー量は４０Ｋｅ
Ｖとする。このステップの優れた所は、上述のステップ
により完成するドープ領域イオン注入が基板を破壊しな
いことであり、本発明は、周知の技術における基板がイ
オン注入により破壊された問題を防止することができ
る。このほか、ビット線領域と内配線の領域も同期にセ
ルフアラインを以て形成できる。

【００３４】図３のように、厚さ１０００オングストロ
ームのシリカタングステン金属層１８を続いてポリシリ
コン１６の表面に形成してポリシリコンの電気抵抗を低
減させ、さらに図４のように、一つのホトレジスト２０
をシリカタングステン金属層１８の上に定義し、続いて
エッチング技術を用いて上述のシリカタングステン金属
層１８とポリシリコン１６をエッチングしてビット線２
２と内配線２４を形成し、その後、ホトレジスト２０を
除去する。該エッチングのエッチング剤はＨＢｒとす
る。第１誘電層２６を上述の基板２、ゲート極構造、ビ
ット線２２及び内配線２４の上に形成する。望ましい実
施例では第１誘電層をホウりん酸ガラスで形成し、その
厚さは４０００オングストロームとする。その後、リソ
グラフィーとエッチング技術を用いてコンタクトホール
２８を第１誘電層２６の中に形成する。

【００３５】続いて、図５のように、一つの第１導電層
３０を上述のコンタクトホール２８の中と第１誘電層２
６の上に形成し、その後、リソグラフィーとエッチング
技術を用いて第１導電層３０をエッチングしてキャパシ
タの底部電極となす。該第１導電層３０はポリシリコン
形成時に同期ドープしたドープポリシリコン（ｉｎ−ｓ
ｉｔｕｄｏｐｅｄｐｏｌｙｓｉｌｉｃｏｎ）或いは
ポリシリコンの表面からドープしたドープポリシリコン
で形成する。その後、一つの誘電質３２で該第１導電層
３０の上を被覆する。一般には該誘電質３２はニトロ化
物／酸化物／ニトロ化物（Ｏ／Ｎ／Ｏ）又はニトロ化物
／酸化物（Ｎ／Ｏ）、又は五酸化二タンタル（Ｔａ₂Ｏ
₅）とされる。最後に、第２導電層３４を誘電質３２に
形成してキャパシタの上部電極となし、ＤＲＡＭのメモ
リセル製造工程を完成する。キャパシタの底部電極はコ
ンタクトホール２８により内配線２４と接触する。

【００３６】本発明の第２実施例はＤＲＡＭ間或いはそ
の他の電気回路の外周電気回路領域を形成する方法でそ
れは以下のとおりである。

【００３７】図６に示されるように、基板４２の結晶面
＜１００＞のｐ型単結晶シリコンにあって、電気的隔離
のためのフィールド酸化層４４を形成し、その望ましい
厚さは４０００から６０００オングストロームとする。
さらに熱酸化法を以て温度８５０から１０００℃で活性
領域に薄いゲート極酸化層４６を、望ましくは厚さ１０
０オングストロームに形成する。その後、化学気相成長
法で厚さ１５００から２０００オングストロームの間に
ドープしたポリシリコン４８を基板４２、フィールド酸
化層４４、及びゲート極酸化層４６の上に堆積させる。
絶縁層５０をポリシリコン層４８の上に形成し、この絶
縁層５０は、望ましくは、反反射性質を有するニトロ化
シリコンで形成する。続いて、リソグラフィーとエッチ
ング技術を用いてゲート極酸化層４６、ゲート極４８及
び絶縁遮蔽層５０を定義してゲート極構造を形成する。
さらに低圧化学気相成長法を用いて酸化シリコンを形成
してから非等向性エッチングを行い絶縁側壁スペーサ５
２をゲート極の側壁に形成する。

【００３８】続いて、図７のように、ノンドープのポリ
シリコン層５６をゲート極構造の上に形成し、該ノンド
ープのポリシリコン層５６の厚さは、望ましくは１００
０から２０００オングストロームとする。続いて、イオ
ン注入ステップを以て、ｐ型ドープ領域とｎ型ドープ領
域を形成する。このイオン注入ステップを進行する時に
はホトレジストをマスクとなして、ノンドープのポリシ
コン５６のホトレジストで覆われていない部分に、ｐ型
とｎ型のドレイン極とソース極を形成し、上述のノンド
ープのポリシコン５６のホトレジストで覆われていない
部分には、ドープポリシリコンも形成し、ｎ型ドレイン
極とソース極を形成する上述のイオン注入に用いられる
剤量は４Ｅ１５ａｔｏｍｓ／ｃｍ² で、イオン注入の
エネルギー量は４０ＫｅＶ、ｐ型ドレイン極とソース極
を形成する上述のイオン注入に用いられる剤量は３Ｅ１
５ａｔｏｍｓ／ｃｍ² で、イオン注入のエネルギー量
は４０ＫｅＶとする。このステップの優れた点は、上述
のステップのドープ領域形成のためのイオン注入が基板
を破壊しないことであり、周知の欠点を改善しているこ
とである。図８に示されるように、厚さ１０００オング
ストロームのシリカタングステン金属層５８をポリシリ
コン５６の表面に形成してポリシリコンの電気抵抗値を
低減する。

【００３９】続いて、図９のように、ホトレジスト６０
をシリカタングステン金属層５８の上に定義し、続い
て、エッチング技術を用いて、上述のシリカタングステ
ン金属層５８とポリシリコン層５６をエッチングして内
配線６２を形成し、その後、ホトレジスト２０を除去す
る。このエッチングに用いるエッチング剤はＨＢｒとす
る。

【００４０】図１０のように、第１誘電層６４を上述の
ゲート極構造と内配線６２の上に形成する。望ましい実
施例では、第１誘電層６４はホウりん酸ガラスで形成
し、その厚さは３０００オングストロームとする。続い
て、第２誘電層６６を上述の第１誘電層６４の上に形成
する。望ましい実施例では、第２誘電層６６の厚さは８
０００オングストロームでＳｉＨ₄を反応物として形成
した二酸化シリコンで組成する。続いて、リソグラフィ
ーとエッチング技術を用いて該第１誘電層６４と第２誘
電層６６をエッチングしてコンタクトホール６７を形成
して内配線６２を露光させる。

【００４１】続いて図１１に示されるように、金属タン
グステンプラグ６８を上述のコンタクトホール６７中に
形成して電気的に連接させ、周知の技術を用いて金属配
線７０を上述の金属タングステンプラグ６８の上に形成
し、最後に第３誘電層７２を第２誘電層６６と金属配線
７０の上に形成する。

【００４２】本発明のもう一つの応用は、同期に、ＤＲ
ＡＭメモリセル（図１２のＡ部分参照）と外周電気回路
領域（ｐｅｒｉｐｈｅｒｙｒｅｇｉｏｎ）（図１２の
Ｂ部分参照）を基板８０の上への形成とされる。図１２
に示されるように、メモリセル領域のゲート極構造８
２、内配線８４と外周電気回路領域のゲート極構造８６
と内配線８４を上述に実施した方法を利用して同期に形
成する。

【００４３】図１３のＡとＢ部分に示されるように、厚
さ３０００オングストロームの第１誘電層８８を同期に
ＤＲＡＭメモリセル（図１３のＡ部分参照）と外周電気
回路領域（図１３のＢ部分参照）上に同期に形成する。
比較的望ましい実施例では、第１誘電層８８はホウりん
酸ガラスで形成し、続いてホトレジスト９０を外周電気
回路領域（図１３のＢ部分参照）の上に定義してメモリ
セル領域（図１３のＡ部分参照）を露光させ、リソグラ
フィーとエッチング技術を用いてメモリセル領域の第１
誘電層８８の中にコンタクトホール９２を形成する。

【００４４】図１４のＡとＢ部分に示されるように、続
いて、第１導電層９４を上述のコンタクトホール９２の
中、及び第１誘電層８８の上に形成し、続いてリソグラ
フィーとエッチング技術を用いて第１導電層９４をエッ
チングしてキャパシタの底部電極となす。この第１導電
層９４はポリシリコン形成時に同期ドープしたものか、
或いはポリシリコン形成後の表面からドープしたものと
する。その後、誘電質９６で該第１導電層９４上を被覆
し、最後に第２導電層９８を誘電質９６に形成してキャ
パシタの上部電極となし、上述のホトレジスト９０を除
去する。

【００４５】図１５のＡとＢ部分に示されるように、さ
らにホトレジスト１００をメモリセル（図１３のＡ部分
参照）の上に形成して外周電気回路領域（図１３のＢ部
分参照）を露光させ、続いて、第２誘電層１０２を上述
の第１誘電層８８の上に形成する。望ましい実施例で
は、該第２誘電層１０２の厚さは８０００オングストロ
ームで、シラン（ＳｉＨ₄）を反応物として形成した二
酸化シリコンとする。続いて、リソグラフィーとエッチ
ング技術を用いて第１誘電層８８と第２誘電層１０２に
コンタクトホールを形成する。

【００４６】図１６のＡとＢ部分に示されるように、さ
らに金属タングステンプラグ１０４を上述のコンタクト
ホール中に形成して電気的に連接させ、その後、周知の
技術を以て金属配線１０６を上述の金属タングステンプ
ラグ１０４上に形成し、最後に第３誘電層１０８を第２
誘電層１０２と金属配線１０６の上に形成し、ホトレジ
スト１００を除去する。

【００４７】

【発明の効果】本発明の実施例は同期にメモリセルと外
周電気回路領域を形成でき、製造コストの削減と工程の
簡易化に有効であるほか、本発明では一種のシリコン基
板を破壊しないドープ領域形成の方法と、一種のセルフ
アライン方式でビット線を形成する製造工程を提供して
いる。

【図面の簡単な説明】

【図１】本発明の第１実施例の方法を示す断面図であ
る。

【図２】本発明の第１実施例の方法を示す断面図であ
る。

【図３】本発明の第１実施例の方法を示す断面図であ
る。

【図４】本発明の第１実施例の方法を示す断面図であ
る。

【図５】本発明の第１実施例の方法を示す断面図であ
る。

【図６】本発明の第２実施例の方法を示す断面図であ
る。

【図７】本発明の第２実施例の方法を示す断面図であ
る。

【図８】本発明の第２実施例の方法を示す断面図であ
る。

【図９】本発明の第２実施例の方法を示す断面図であ
る。

【図１０】本発明の第２実施例の方法を示す断面図であ
る。

【図１１】本発明の第２実施例の方法を示す断面図であ
る。

【図１２】本発明の第３実施例の方法を示す断面図であ
る。

【図１３】本発明の第３実施例の方法を示す断面図であ
る。

【図１４】本発明の第３実施例の方法を示す断面図であ
る。

【図１５】本発明の第３実施例の方法を示す断面図であ
る。

【図１６】本発明の第３実施例の方法を示す断面図であ
る。

【符号の説明】

２基板４絶縁領域又はフィールド酸化層６ゲート極酸化層８ポリシリコン層又はゲート極１２絶縁層１０絶縁遮蔽層１２導電構造又はワード線１４絶縁側壁スペーサ１６ポリシリコン層１８シリカタングステン金属層２０ホトレジスト２２ビット線２４内配線２６第１誘電層２８コンタクトホール３０第１導電層３２誘電質３４第２導電層４２基板４４フィールド酸化層４６ゲート極酸化層４８ポリシリコン５０絶縁層５２絶縁側壁スペーサ５６ポリシリコン層５８シリカタングステン金属層６０ホトレジスト６２内配線６４第１誘電層６６第２誘電層６７コンタクトホール６８金属タングステンプラグ７０金属配線７２第３誘電層８０基板８２ゲート極構造８４内配線８６ゲート極構造８８第１誘電層９０ホトレジスト９２コンタクトホール９４第１導電層９６誘電質９８第２導電層１００ホトレジスト１０２第２誘電層１０４金属タングステンプラグ１０６金属配線１０８第３誘電層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/336 H01L 21/8242 H01L 29/78

Claims

(57)【特許請求の範囲】

【請求項１】一種のＭＯＳトランジスタを基板上に製
造する方法で、該基板には活性領域を隔離するための絶
縁区域を形成してあり、ゲート極酸化層を基板の上に形
成し、第１ポリシリコン層を該ゲート極酸化層の上に形
成し、一つの絶縁層を該第１ポリシリコン層の上に形成
して遮蔽層となし、該絶縁層、該第１ポリシリコン層、
該ゲート極酸化層をエッチングしてゲート極構造を形成
し、側壁スペーサを該ゲート極構造の側壁に形成し、第
２ポリシリコン層を該ゲート極構造と該基板の上に形成
し、第１ホトレジストを第２ポリシリコン層の上に形成
し、該第１ホトレジストをマスクとしてイオン注入を該
第２ポリシリコン層を透過して行い基板の中にドープ領
域を形成し、第１ホトレジストを除去し、シリカ金属層
を第２ポリシリコン層の上に形成して該第２ポリシリコ
ン層の電気抵抗を低減させ、第２ホトレジストを該シリ
カ金属層の上に形成し、該シリカ金属層と第２ポリシリ
コン層をエッチングしてビット線を形成し、第２ホトレ
ジストを除去し、以上を含むことを特徴とする、ＭＯＳ
トランジスタ製造方法。
【請求項２】第１ポリシリコン層は、ドープポリシリ
コンとする、請求項１に記載のＭＯＳトランジスタ製造
方法。
【請求項３】第２ポリシリコン層は、ノンドープポリ
シリコンとする、請求項１に記載のＭＯＳトランジスタ
製造方法。
【請求項４】イオン注入の注入量は４Ｅ１５ａｔｏ
ｍｓ／ｃｍ² とする、請求項１に記載のＭＯＳトランジ
スタ製造方法。
【請求項５】イオン注入の注入エネルギー量は４０Ｋ
ｅＶとする、請求項４に記載のＭＯＳトランジスタ製造
方法。
【請求項６】一種のＤＲＡＭメモリセルを基板上に形
成する方法で、該基板には活性領域を隔離するための絶
縁区域を形成してあり、ゲート極酸化層を基板の上に形成し、第１ポリシリコン層を該ゲート極酸化層の上に形成し、一つの絶縁層を該第１ポリシリコン層の上に形成して遮
蔽層となし、該絶縁層、該第１ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造を形成し、側壁スペーサを該ゲート極構造の側壁に形成し、第２ポリシリコン層を該ゲート極構造と該基板の上に形
成し、ドープ領域を基板の中に形成し、該ドープ領域はイオン
注入を第２ポリシリコン層を透過して行うことで形成
し、同期にビット線領域が該第２ポリシリコン層の中に
定義され、シリカ金属層を第２ポリシリコン層の上に形成して該第
２ポリシリコン層の電気抵抗を低減させ、第１ホトレジストを該シリカ金属層の上に形成し、該シリカ金属層と第２ポリシリコン層をエッチングして
ビット線と内配線を形成し、第１ホトレジストを除去し、第１誘電層を該ゲート極構造、ビット線及び該内配線の
上に形成し、第２ホトレジストを第１誘電層の上に形成し、コンタクトホールを第１誘電層の中に形成し、第２ホトレジストを除去し、一つのキャパシタを第１誘電層の上に形成し、その中、
上述のキャパシタの一極を該コンタクトホールを介して
該内配線と相互に連接させ、以上を含む、ＤＲＡＭメモリセルの製造方法。
【請求項７】第１ポリシリコン層は、ドープポリシリ
コンとする、請求項６に記載のＤＲＡＭメモリセルの製
造方法。
【請求項８】第２ポリシリコン層は、ノンドープポリ
シリコンとする、請求項６に記載のＤＲＡＭメモリセル
の製造方法。
【請求項９】イオン注入の注入量は４Ｅ１５ａｔｏ
ｍｓ／ｃｍ² とする、請求項６に記載のＤＲＡＭメモリ
セルの製造方法。
【請求項１０】イオン注入の注入エネルギー量は４０
ＫｅＶとする、請求項９に記載のＤＲＡＭメモリセルの
製造方法。
【請求項１１】一種のＤＲＡＭメモリセルと外周電気
回路領域を基板上に形成する方法で、該基板には活性領
域を隔離するための絶縁区域を形成してあり、ゲート極酸化層を基板の上のメモリセル領域と外周電気
回路領域に形成し、第１ポリシリコン層を該ゲート極酸化層の上に形成し、一つの絶縁層を該第１ポリシリコン層の上に形成して遮
蔽層となし、該絶縁層、該第１ポリシリコン層、該ゲート極酸化層を
エッチングしてゲート極構造をメモリセル領域と外周電
気回路領域に形成し、側壁スペーサを該ゲート極構造の側壁に形成し、第２ポリシリコン層を該ゲート極構造と該基板の上に形
成し、ｐ型ドープ領域とｎ型ドープ領域を該基板の中に形成
し、このｎ型及びｐ型ドープ領域はそれぞれイオン注入
を第２ポリシリコン層を透過して行うことで基板中に形
成し、それと同期にビット線領域が第２ポリシリコン層
の中に定義され、シリカ金属層を第２ポリシリコン層の上に形成して第２
ポリシリコン層の電気抵抗を低減させ、第１ホトレジストを該シリカ金属層の上に形成し、該シリカ金属層と第２ポリシリコン層をエッチングして
ビット線と内配線をメモリ線領域に形成し、内配線を外
周電気回路領域に形成し、該第１ホトレジストを除去し、第１誘電層を該メモリセル領域と外周電気回路領域の上
述のゲート極構造とビット線及び上述の内配線の上に形
成することを含む、ＤＲＡＭメモリセルと外周電気回路領域の形成方法。
【請求項１２】請求項１１に記載のＤＲＡＭメモリセ
ルと外周電気回路領域の形成方法で、第１誘電層を形成
した後に、さらに、第２ホトレジストを外周電気回路領域の上述の第１誘電
層の上に形成して上述のメモリセル領域を露光させ、第１コンタクトホールを上述のメモリセル領域の上述の
第１誘電層の中に形成し、一つのキャパシタを上述のメモリセル領域の上述の第１
誘電層の上に形成し、その中、上述のキャパシタの一極
を該コンタクトホールを介して内配線と相互に連接さ
せ、第２ホトレジストを除去し、第３ホトレジストを上述のメモリセル領域の上述の第１
誘電層の上に形成して上述の該外周電気回路領域を露光
させ、第２誘電層を上述の外周電気回路領域の上述の第１誘電
層の上に形成し、第２コンタクトホールを上述の外周電気回路領域の上述
の第１誘電層と上述の第２誘電層の中に形成し、金属タングステンプラグを上述の第２コンタクトホール
の中に形成し、金属配線を上述の金属タングステンプラグの上に形成
し、第３ホトレジストを除去することを含む、ＤＲＡＭメモ
リセルと外周電気回路領域の形成方法。
【請求項１３】請求項１１に記載のＤＲＡＭメモリセ
ルと外周電気回路領域の形成方法で、第１誘電層を形成
した後に、さらに、第２ホトレジストを上述のメモリセ
ル領域の上述の第１誘電層の上に形成して上述の外周電
気回路領域を露光させ、第２誘電層を上述の外周電気回
路領域の上述の第１誘電層の上に形成し、第１コンタク
トホールを上述の外周電気回路領域の上述の第１誘電層
と上述の第２誘電層の中に形成し、金属タングステンプ
ラグを上述の第２コンタクトホールの中に形成し、上述
の金属タングステンプラグの上に金属配線を形成し、第
２ホトレジストを除去し、第３ホトレジストを外周電気
回路領域の第１誘電層の上に形成して上述のメモリセル
領域を露光させ、第２コンタクトホールを上述のメモリ
セル領域の上述の第１誘電層の中に形成し、一つのキャ
パシタを上述のメモリセル領域の上述の第１誘電層の上
に形成し、その中、上述のキャパシタの一極を該コンタ
クトホールを介して内配線と相互に連接させ、第３ホト
レジストを除去することを含む、ＤＲＡＭメモリセルと
外周電気回路領域の形成方法。
【請求項１４】第１ポリシリコン層はドープポリシリ
コンとする、請求項１１に記載のＤＲＡＭメモリセルと
外周電気回路領域の形成方法。
【請求項１５】第２ポリシリコン層は、ノンドープポ
リシリコンとする、請求項１１に記載のＤＲＡＭメモリ
セルと外周電気回路領域の形成方法。
【請求項１６】ｎ型ドープ領域形成のためのイオン注
入の注入量は４Ｅ１５ａｔｏｍｓ／ｃｍ² とする、請
求項１１に記載のＤＲＡＭメモリセルと外周電気回路領
域の形成方法。
【請求項１７】ｎ型ドープ領域形成のためのイオン注
入の注入エネルギー量は４０ＫｅＶとする、請求項１６
に記載のＤＲＡＭメモリセルと外周電気回路領域の形成
方法。
【請求項１８】ｐ型ドープ領域形成のためのイオン注
入の注入量は３Ｅ１５ａｔｏｍｓ／ｃｍ² とする、請
求項１１に記載のＤＲＡＭメモリセルと外周電気回路領
域の形成方法。
【請求項１９】ｐ型ドープ領域形成のためのイオン注
入の注入エネルギー量は３０ＫｅＶとする、請求項１８
に記載のＤＲＡＭメモリセルと外周電気回路領域の形成
方法。