JP2003078033A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 低抵抗のゲート電極を備え、かつ拡散層取り
出し電極とゲート電極間に十分な絶縁耐圧を確保したＴ
ＡＴ・ＤＲＡＭセルを有する半導体装置を提供する。 【解決手段】 本半導体装置のＴＡＴ・ＤＲＡＭセルの
トランジスタ部４０は、以下に挙げることを除いて、前
述した従来のＴＡＴ・ＤＲＡＭセルのトランジスタ部と
同じ構成を備えている。従来のトランジスタ部と異なる
点は、（１）溝１４の溝壁上部には、ゲート絶縁膜１６
の膜厚より厚いＳｉＮからなるサイドウォール４２が設
けられている。サイドウォールの膜厚は、例えばゲート
絶縁膜の膜厚を１０ｎｍとするとき、２０ｎｍから３０
ｎｍである。（２）ゲート電極４４が、溝１４の下部で
あって、サイドウォールの下端から下方の溝部分を埋め
込んで設けてある。（３）ゲート電極が、溝部分の上部
であって、サイドウォール間の領域に設けられたシリサ
イド層４４ａと、溝部分の溝壁とシリサイド層４４ａと
の間に設けられたリンドープトポリシリコン層４４ｂと
で構成されている。
出し電極とゲート電極間に十分な絶縁耐圧を確保したＴ
ＡＴ・ＤＲＡＭセルを有する半導体装置を提供する。 【解決手段】 本半導体装置のＴＡＴ・ＤＲＡＭセルの
トランジスタ部４０は、以下に挙げることを除いて、前
述した従来のＴＡＴ・ＤＲＡＭセルのトランジスタ部と
同じ構成を備えている。従来のトランジスタ部と異なる
点は、（１）溝１４の溝壁上部には、ゲート絶縁膜１６
の膜厚より厚いＳｉＮからなるサイドウォール４２が設
けられている。サイドウォールの膜厚は、例えばゲート
絶縁膜の膜厚を１０ｎｍとするとき、２０ｎｍから３０
ｎｍである。（２）ゲート電極４４が、溝１４の下部で
あって、サイドウォールの下端から下方の溝部分を埋め
込んで設けてある。（３）ゲート電極が、溝部分の上部
であって、サイドウォール間の領域に設けられたシリサ
イド層４４ａと、溝部分の溝壁とシリサイド層４４ａと
の間に設けられたリンドープトポリシリコン層４４ｂと
で構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＡＴ・ＤＲＡＭ
セルを有する半導体装置及びその製造方法に関し、更に
詳細には、ゲート電極と拡散層取り出し電極との絶縁耐
圧が大きく、かつゲート電極の抵抗が低い構成のＴＡＴ
・ＤＲＡＭセルを有する半導体装置及びその製造方法に
関するものである。
セルを有する半導体装置及びその製造方法に関し、更に
詳細には、ゲート電極と拡散層取り出し電極との絶縁耐
圧が大きく、かつゲート電極の抵抗が低い構成のＴＡＴ
・ＤＲＡＭセルを有する半導体装置及びその製造方法に
関するものである。
【０００２】
【従来の技術】大量の情報を高速処理する半導体装置と
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。
して、大容量のＤＲＡＭと高速ロジック集積回路を１チ
ップに埋め込んだＥｍｂ（Embeded ）ＤＲＡＭが実用化
されている。しかし、年々、加速される半導体装置の微
細化の要求に応じて、ＥｍｂＤＲＡＭにも、以下に挙げ
るような様々な問題が顕在化してきている。
【０００３】（１）ＤＲＡＭメモリセルの縮小に抗して
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。
トランジスタの高性能を維持するために、半導体装置を
形成する半導体基板の基板濃度が益々高くなってきてお
り、その結果、ＤＲＡＭ部の接合部の濃度変化も急峻に
なって来ている。このため、接合部に印加される電界
は、益々強くなっており、メガビット級のＤＲＡＭで
は、接合部のリークをｐｐｍオーダーに抑制することが
難しくなっている。その結果、従来、マージンを持って
制御可能であったＤＲＡＭのデータ保持特性（一般にTa
il特性と言う）を従来同様に維持することは、困難にな
っている。そして、このままでは、世代ごとにキャパシ
タ容量を増大させてゆく以外に、有効な対策が見当たら
ない状況になっている。
【０００４】（２）ＤＲＡＭセルの縮小化に伴い、拡散
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。
層の取り出しコンタクト（取り出し電極）と拡散層との
接触面積が狭くなり、世代ごとに約２倍の勢いでコンタ
クト抵抗が大きくなっている。０．１μｍ以降の世代で
は、コンタクト抵抗が、数キロオームにもなることが予
想され、メモリセル・トランジスタのオン抵抗に匹敵し
た抵抗値になると予想される。コンタクト抵抗が大きく
なると、コンタクト抵抗のばらつきが、メモリセル・ト
ランジスタのみならず、ＤＲＡＭの動作、特に高速動作
に大きく影響するので、ＤＲＡＭの製造過程で、コンタ
クトと拡散層との一層高い位置決め精度が要求される。
特に、高速動作が要求されるＤＲＡＭでは、その性能確
保上で位置決め精度の向上が問題となっている。
【０００５】（３）また、ＤＲＡＭセルの縮小化に伴
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。
い、ワード線と、ワード線脇に形成する拡散層取り出し
コンタクトとの層間絶縁距離が、年々、縮小している。
例えば、ワード線と拡散層取り出しコンタクトとの間で
絶縁耐圧を確保するためには、メガビット級のＤＲＡＭ
では、ワード線と拡散層取り出しコンタクトとの層間絶
縁距離は、２０〜３０ｎｍが限界距離と言われているも
のの、ＤＲＡＭセルの面積縮小のトレンドがこのまま続
くと、０．１μｍ以降の世代では、ワード線と拡散層取
り出しコンタクトとの層間絶縁距離が２０〜３０ｎｍの
限界距離以下になる。
【０００６】（４）従来は、ＷＳｉ／ドープト・ポリシ
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ2を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。
リコン・ポリサイド構造をＤＲＡＭのワード線に採用し
て、信号遅延の問題を緩和してきたが、近年のＤＲＡＭ
の微細化と共に、ワード線のアスペクト比が大きくな
り、またワード線の信号遅延を抑えるためにワード線の
配線構造を十分な低抵抗にすることが困難となって来て
いる。特に、高速動作が要求されるＥｍｂ・ＤＲＡＭな
どでは、このワード線遅延が、ＤＲＡＭのアクセスタイ
ムに影響する深刻な問題となっている。そこで、ゲート
電極（ワード線）の低抵抗化のために、サリサイド構造
の配線が実用化されている。しかし、サリサイド構造を
ＤＲＡＭセルのゲート電極（ワード線）に適用すると、
オフセットＳｉＯ2を使えなくなるので、ＤＲＡＭセル
縮小化の障害となる。また、データ保持特性を維持する
ために、ＤＲＡＭの拡散層にはサリサイドを形成しない
ようにするプロセスが必要になるなどの問題があって、
現状では、ゲート電極にサリサイド構造を採用すること
は難しい。
【０００７】（５）また、ＤＲＡＭの縮小化と共に、Ｄ
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。
ＲＡＭの記憶ノードコンタクトの形成に際して、余裕の
無い開口を設けることが必須になり、しかも、拡散層コ
ンタクトと同様に、コンタクト開口とワード線との距離
が絶縁耐圧限界ぎりぎりの距離になっている。その結
果、コンタクト径が小さくなるので、小さいコンタクト
径で抵抗増大を効率的に抑制する技術が必要となってい
る。
【０００８】（６）一方、ロジック部のトランジスタ性
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ+ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ+ゲート電極には、熱処理によるＰ+
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。
能向上も目覚ましく、特にＰチャネル・トランジスタの
オフ・リークを抑制するためにボロンイオンをイオン注
入したＰ+ゲート電極が一般に用いられるようになって
きた。ところで、Ｐ+ゲート電極には、熱処理によるＰ+
ゲート電極の活性化に際し、不純物のボロンが基板側に
拡散してしまう、いわゆる「突き抜け」という問題が伴
う。そのために、Ｐチャネル・トランジスタの特性ばら
つきやゲート電極の空乏化、ゲート絶縁性の悪化といっ
た深刻な問題を引き起こしている。また、ＤＲＡＭの拡
散層コンタクトに広く用いられている、ドープトポリシ
リコンは、熱処理による活性化が不可欠な材料であり、
混載する際の整合性には注意を要する。
【０００９】
【発明が解決しようとする課題】今後の０．１μｍ世代
以降では、更なるゲート酸化膜の薄膜化が必要になると
共に、上述したように、現在の０．１８μｍ世代では何
とか許容できている技術も適用できなくなるおそれがあ
る。従って、チップの性能向上トレンドを維持するため
には、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要
になると予想される。
以降では、更なるゲート酸化膜の薄膜化が必要になると
共に、上述したように、現在の０．１８μｍ世代では何
とか許容できている技術も適用できなくなるおそれがあ
る。従って、チップの性能向上トレンドを維持するため
には、Ｅｍｂ・ＤＲＡＭ構造自体の抜本的な改善が必要
になると予想される。
【００１０】そこで、０．１μｍ以降のＥｍｂ・ＤＲＡ
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「溝」に埋め込んでしまう、Trench Access Transist
or（ＴＡＴ）ＤＲＡＭセルが提案されている。
Ｍで顕在化すると予想される、前述の６つの問題を全て
解決し、しかもチップ性能向上のトレンドを維持できる
素子構造として、ＤＲＡＭ部のワード線を基板に形成し
た「溝」に埋め込んでしまう、Trench Access Transist
or（ＴＡＴ）ＤＲＡＭセルが提案されている。
【００１１】ここで、図１１を参照して、ＤＲＡＭメモ
リ部ととロジック部とを混載したＥｍｂ・ＤＲＡＭであ
って、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成
されている半導体装置の構成を説明する。図１１は、Ｔ
ＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面
図である。尚、半導体装置のロジック部は、本発明と直
接的な関係がないので、図１１の図示及び説明を省略し
ている。ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０
は、Ｎチャネルトランジスタであって、図１１に示すよ
うに、半導体基板、例えばＳｉ基板１２に形成した溝１
４内にゲート絶縁膜１６を介して埋め込んだゲート電極
１８と、溝１４の側方の基板上層に形成した拡散層２０
と、拡散層２０に接続された拡散層取り出し電極２２と
を備えている。
リ部ととロジック部とを混載したＥｍｂ・ＤＲＡＭであ
って、ＤＲＡＭメモリ部がＴＡＴ・ＤＲＡＭセルで構成
されている半導体装置の構成を説明する。図１１は、Ｔ
ＡＴ・ＤＲＡＭセルのトランジスタ部の構成を示す断面
図である。尚、半導体装置のロジック部は、本発明と直
接的な関係がないので、図１１の図示及び説明を省略し
ている。ＴＡＴ・ＤＲＡＭセルのトランジスタ部１０
は、Ｎチャネルトランジスタであって、図１１に示すよ
うに、半導体基板、例えばＳｉ基板１２に形成した溝１
４内にゲート絶縁膜１６を介して埋め込んだゲート電極
１８と、溝１４の側方の基板上層に形成した拡散層２０
と、拡散層２０に接続された拡散層取り出し電極２２と
を備えている。
【００１２】更に、図１１を参照して、ＴＡＴ・ＤＲＡ
Ｍセル１０の構成を説明する。図１１に示すように、Ｓ
ｉ基板１２には、素子分離領域２４が、例えばＳＴＩ
（Shallow Trench Isolation）技術によって、例えば
０．１μｍ〜０．２μｍ程度の深さで形成されている。
Ｓｉ基板１２および素子分離領域２４には、溝１４が例
えば５０ｎｍ〜１００ｎｍ程度の深さで形成され、溝１
４内にはゲート絶縁膜１６を介してワード線（ゲート電
極）１８が形成されている。
Ｍセル１０の構成を説明する。図１１に示すように、Ｓ
ｉ基板１２には、素子分離領域２４が、例えばＳＴＩ
（Shallow Trench Isolation）技術によって、例えば
０．１μｍ〜０．２μｍ程度の深さで形成されている。
Ｓｉ基板１２および素子分離領域２４には、溝１４が例
えば５０ｎｍ〜１００ｎｍ程度の深さで形成され、溝１
４内にはゲート絶縁膜１６を介してワード線（ゲート電
極）１８が形成されている。
【００１３】２個の素子分離領域２４の間の領域、つま
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域
には、高濃度、例えば１．０×１０18／ｃｍ3〜１．０
×１０19／ｃｍ3のチャネル拡散層２８が形成されてい
る。一方、溝１４の両側及び上部の半導体基板領域は、
殆ど、基板濃度であって、極めて低濃度、例えば１．０
×１０17／ｃｍ3〜１．０×１０18／ｃｍ3となってい
る。ゲート絶縁膜１６は、シリコンの熱酸化による酸化
シリコン膜の適用が可能であって、ゲート絶縁膜１６と
して例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコ
ン膜が形成されている。
りトランジスタ形成領域には、Ｐウエル２６が設けら
れ、Ｐウエル２６と溝１４との間のＳｉ基板１２の領域
には、高濃度、例えば１．０×１０18／ｃｍ3〜１．０
×１０19／ｃｍ3のチャネル拡散層２８が形成されてい
る。一方、溝１４の両側及び上部の半導体基板領域は、
殆ど、基板濃度であって、極めて低濃度、例えば１．０
×１０17／ｃｍ3〜１．０×１０18／ｃｍ3となってい
る。ゲート絶縁膜１６は、シリコンの熱酸化による酸化
シリコン膜の適用が可能であって、ゲート絶縁膜１６と
して例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコ
ン膜が形成されている。
【００１４】また、ワード線（ゲート電極）１８は、そ
の表面が溝１４上部のＳｉ基板１２表面より少なくとも
３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５
０ｎｍ以下、下方の位置にあるように形成されていて、
後述の拡散層取り出し電極２２との耐圧が確保されてい
る。ワード線（ゲート電極）１８は、信号遅延を抑制す
るため、従来のＷＳｉ2／ポリシリコンからなるポリサ
イド構造に代わり、例えばタングステン／窒化タングス
テン／ポリシリコン、又はコバルト／コバルトシリサイ
ド／ポリシリコンからなる耐熱性のポリメタルゲート構
造が用いられている。これにより、ホウ素の突き抜けや
窒化タングステン界面への偏析などの問題は発生しな
い。図１１中、１８ａは、タングステン／窒化タングス
テン又はコバルト／コバルトシリサイドを示す。
の表面が溝１４上部のＳｉ基板１２表面より少なくとも
３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５
０ｎｍ以下、下方の位置にあるように形成されていて、
後述の拡散層取り出し電極２２との耐圧が確保されてい
る。ワード線（ゲート電極）１８は、信号遅延を抑制す
るため、従来のＷＳｉ2／ポリシリコンからなるポリサ
イド構造に代わり、例えばタングステン／窒化タングス
テン／ポリシリコン、又はコバルト／コバルトシリサイ
ド／ポリシリコンからなる耐熱性のポリメタルゲート構
造が用いられている。これにより、ホウ素の突き抜けや
窒化タングステン界面への偏析などの問題は発生しな
い。図１１中、１８ａは、タングステン／窒化タングス
テン又はコバルト／コバルトシリサイドを示す。
【００１５】また、溝１４上部の半導体基板領域には、
１×１０18ｃｍ-3〜３×１０18ｃｍ -3程度の濃度のソー
ス／ドレイン拡散層２０が形成されている。Ｓｉ基板１
２との電界強度を緩和させることが望ましいので、拡散
層２０と共に、拡散層２０との接合部の半導体基板領域
が低濃度に設定され、低電界強度の接合が形成されてい
る。
１×１０18ｃｍ-3〜３×１０18ｃｍ -3程度の濃度のソー
ス／ドレイン拡散層２０が形成されている。Ｓｉ基板１
２との電界強度を緩和させることが望ましいので、拡散
層２０と共に、拡散層２０との接合部の半導体基板領域
が低濃度に設定され、低電界強度の接合が形成されてい
る。
【００１６】拡散層２０下のＳｉ基板１２は殆どイオン
注入されていない領域なので、１×１０16ｃｍ-3〜５×
１０17ｃｍ-3程度の非常に薄い濃度になっている。これ
により、本例のＮ−Ｐジャンクションは、超Graded Jun
ctionとなる。この超Graded Junctionは、逆バイアス時
の電界を緩和し、これにより、メガビット級のＤＲＡＭ
で僅かｐｐｍオーダーの不良ビットに起きる、通常より
も２桁程度も悪いジャンクションリークを抑制すること
ができる。この不良ビットのデータ保持特性が、ＤＲＡ
Ｍのチップ性能を支配しており、今後のＤＲＡＭでデー
タ保持特性を維持する重要な技術となっている。基板濃
度が５×１０16ｃｍ3程度ならば、８５℃で５００ｍsec
以上のデータ保持特性が期待できる。これは、実に４
〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性
能である。
注入されていない領域なので、１×１０16ｃｍ-3〜５×
１０17ｃｍ-3程度の非常に薄い濃度になっている。これ
により、本例のＮ−Ｐジャンクションは、超Graded Jun
ctionとなる。この超Graded Junctionは、逆バイアス時
の電界を緩和し、これにより、メガビット級のＤＲＡＭ
で僅かｐｐｍオーダーの不良ビットに起きる、通常より
も２桁程度も悪いジャンクションリークを抑制すること
ができる。この不良ビットのデータ保持特性が、ＤＲＡ
Ｍのチップ性能を支配しており、今後のＤＲＡＭでデー
タ保持特性を維持する重要な技術となっている。基板濃
度が５×１０16ｃｍ3程度ならば、８５℃で５００ｍsec
以上のデータ保持特性が期待できる。これは、実に４
〜５世代も前のＤＲＡＭのデータ保持特性に匹敵する性
能である。
【００１７】上述のように、ゲート電極１８がゲート絶
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されている溝１４の
底部側の基板領域を廻り込むように形成される。これに
より、ＤＲＡＭのトランジスタ部は、溝１４をラウンド
する形でチャネルを形成して、長い実効的なチャネル長
を確保することも出来るので、バックバイアスを印加し
て使う、短チャネル効果が著しいＤＲＡＭセルのトラン
ジスタ特性を安定化させることも出来る。
縁膜１６を介してＳｉ基板１２に埋め込まれ、拡散層２
０がＳｉ基板１２の上部層に形成されていることから、
チャネルは、ゲート電極１８が形成されている溝１４の
底部側の基板領域を廻り込むように形成される。これに
より、ＤＲＡＭのトランジスタ部は、溝１４をラウンド
する形でチャネルを形成して、長い実効的なチャネル長
を確保することも出来るので、バックバイアスを印加し
て使う、短チャネル効果が著しいＤＲＡＭセルのトラン
ジスタ特性を安定化させることも出来る。
【００１８】拡散層２０上を含めてＳｉ基板１２上に
は、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣ
ＶＤ・ＳｉＯ2 膜３２が、形成されている。ＳｉＯ2 膜
３２は、（１）Ｐウエル形成のためにイオン注入を行う
際にバッファー膜の役割りを果たし、（２）後で行うＤ
ＲＡＭセルのトランジスタの基板濃度調整のためのイオ
ン注入時に、イオン注入に対するストッパとして働き、
ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実
現し、（３）後の工程で、溝１４に埋め込まれたワード
線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡
散層にサリサイドが形成されるのを防止する役割等を果
たす。
は、溝１４内を除いて、膜厚２０ｎｍから４０ｎｍのＣ
ＶＤ・ＳｉＯ2 膜３２が、形成されている。ＳｉＯ2 膜
３２は、（１）Ｐウエル形成のためにイオン注入を行う
際にバッファー膜の役割りを果たし、（２）後で行うＤ
ＲＡＭセルのトランジスタの基板濃度調整のためのイオ
ン注入時に、イオン注入に対するストッパとして働き、
ＤＲＡＭのジャンクション部の基板濃度の低濃度化を実
現し、（３）後の工程で、溝１４に埋め込まれたワード
線の表面にサリサイドを形成する際に、ＤＲＡＭ部の拡
散層にサリサイドが形成されるのを防止する役割等を果
たす。
【００１９】また、溝１４の溝壁上部には、膜厚１０ｎ
ｍのＳｉＯ2 膜３４が溝１４の側壁防護壁としてＳｉＯ
2 膜３２の上面まで設けられ、更に、ＳｉＯ2 膜３２
上、ＳｉＯ2 膜３４に沿って、及びゲート電極１８上に
は、膜厚２０〜３０ｎｍのＳｉＮキャップ層３６が設け
てある。
ｍのＳｉＯ2 膜３４が溝１４の側壁防護壁としてＳｉＯ
2 膜３２の上面まで設けられ、更に、ＳｉＯ2 膜３２
上、ＳｉＯ2 膜３４に沿って、及びゲート電極１８上に
は、膜厚２０〜３０ｎｍのＳｉＮキャップ層３６が設け
てある。
【００２０】ＳｉＮキャップ層３６上には、第１の層間
絶縁膜３８が成膜され、表面が平坦化されている。第１
の層間絶縁膜３８、ＳｉＮキャップ層３６、及びＣＶＤ
・ＳｉＯ2 膜３２を貫通し、拡散層２０に接続する拡散
層取り出し電極２２が、リンドープトポリシリコンでプ
ラグ状に形成されている。取り出し電極２２は、拡散層
２０の全面でコンタクトして、コンタクト抵抗が低減す
るように、プラグ径が出来る限り大きく形成されてい
る。取り出し電極２２は、それぞれ、設計に応じて、図
示しないキャパシタ、及びビット線に接続されている。
絶縁膜３８が成膜され、表面が平坦化されている。第１
の層間絶縁膜３８、ＳｉＮキャップ層３６、及びＣＶＤ
・ＳｉＯ2 膜３２を貫通し、拡散層２０に接続する拡散
層取り出し電極２２が、リンドープトポリシリコンでプ
ラグ状に形成されている。取り出し電極２２は、拡散層
２０の全面でコンタクトして、コンタクト抵抗が低減す
るように、プラグ径が出来る限り大きく形成されてい
る。取り出し電極２２は、それぞれ、設計に応じて、図
示しないキャパシタ、及びビット線に接続されている。
【００２１】ところで、上述のように、ＴＡＴ・ＤＲＡ
Ｍセルの構造を適用する際、拡散層取り出し電極２２と
ゲート電極１８との絶縁耐圧を維持するためには、両者
の物理的な距離を確保する必要があるものの、拡散層取
り出し電極２２とゲート電極１８との間に設ける物理的
距離は、電極配置、及びＴＡＴ・ＤＲＡＭセルのトラン
ジスタ特性から決定されるため、これを大きくすること
は難しい。一方、ＴＡＴ・ＤＲＡＭセルのゲート電極１
８の低抵抗化を図るには、ゲート電極１８の断面積を広
くすることが必要であるが、これでは、ゲート電極１８
と拡散層取り出し電極２２との距離が縮小して、拡散層
取り出し電極２２とゲート電極１８との間に十分な絶縁
性を確保することが難しくなる。つまり、上述したＴＡ
Ｔ・ＤＲＡＭセルの構造では、ＴＡＴ・ＤＲＡＭセルの
ゲート電極の低抵抗化と、拡散層取り出し電極とゲート
電極間の耐圧確保がトレードオフの関係にある。
Ｍセルの構造を適用する際、拡散層取り出し電極２２と
ゲート電極１８との絶縁耐圧を維持するためには、両者
の物理的な距離を確保する必要があるものの、拡散層取
り出し電極２２とゲート電極１８との間に設ける物理的
距離は、電極配置、及びＴＡＴ・ＤＲＡＭセルのトラン
ジスタ特性から決定されるため、これを大きくすること
は難しい。一方、ＴＡＴ・ＤＲＡＭセルのゲート電極１
８の低抵抗化を図るには、ゲート電極１８の断面積を広
くすることが必要であるが、これでは、ゲート電極１８
と拡散層取り出し電極２２との距離が縮小して、拡散層
取り出し電極２２とゲート電極１８との間に十分な絶縁
性を確保することが難しくなる。つまり、上述したＴＡ
Ｔ・ＤＲＡＭセルの構造では、ＴＡＴ・ＤＲＡＭセルの
ゲート電極の低抵抗化と、拡散層取り出し電極とゲート
電極間の耐圧確保がトレードオフの関係にある。
【００２２】そこで、本発明の目的は、低抵抗のゲート
電極を備え、かつ拡散層取り出し電極とゲート電極間に
十分な絶縁耐圧を確保したＴＡＴ・ＤＲＡＭセルを有す
る半導体装置及びその製造方法を提供することである。
電極を備え、かつ拡散層取り出し電極とゲート電極間に
十分な絶縁耐圧を確保したＴＡＴ・ＤＲＡＭセルを有す
る半導体装置及びその製造方法を提供することである。
【００２３】
【課題を解決するための手段】本発明者は、拡散層取り
出し電極とゲート電極間に十分な耐圧を確保するため
に、ゲート電極上の溝壁に、従来の膜厚の薄い側壁防護
壁３４に代えて、ゲート絶縁膜より膜厚の厚い絶縁膜か
らなるサイドウォールを形成すること、及びサリサイド
構造をゲート電極に適用することを着想し、実験により
サイドウォール及びサリサイド構造の有効性を確認し、
本発明を発明するに到った。上記目的を達成するため
に、上述の知見に基づいて、本発明に係る半導体装置
は、半導体基板に形成した溝内にゲート絶縁膜を介して
埋め込んだゲート電極を備えたＴＡＴ・ＤＲＡＭセルを
有する半導体装置において、溝の上部溝壁には、ゲート
絶縁膜の膜厚より厚い絶縁膜からなるサイドウォールが
設けられ、ゲート電極が、溝の下部であって、サイドウ
ォールの下端から下方の溝部分を埋め込んで設けてある
ことを特徴としている。
出し電極とゲート電極間に十分な耐圧を確保するため
に、ゲート電極上の溝壁に、従来の膜厚の薄い側壁防護
壁３４に代えて、ゲート絶縁膜より膜厚の厚い絶縁膜か
らなるサイドウォールを形成すること、及びサリサイド
構造をゲート電極に適用することを着想し、実験により
サイドウォール及びサリサイド構造の有効性を確認し、
本発明を発明するに到った。上記目的を達成するため
に、上述の知見に基づいて、本発明に係る半導体装置
は、半導体基板に形成した溝内にゲート絶縁膜を介して
埋め込んだゲート電極を備えたＴＡＴ・ＤＲＡＭセルを
有する半導体装置において、溝の上部溝壁には、ゲート
絶縁膜の膜厚より厚い絶縁膜からなるサイドウォールが
設けられ、ゲート電極が、溝の下部であって、サイドウ
ォールの下端から下方の溝部分を埋め込んで設けてある
ことを特徴としている。
【００２４】本発明に係る半導体装置のＴＡＴ・ＤＲＡ
Ｍセルのゲート電極は、後述するエッチングの態様によ
り、溝部分の上部であって、サイドウォール間の領域に
設けられたシリサイド層と、溝部分の溝壁とシリサイド
層との間に設けられた導電性ポリシリコン層とで構成さ
れているものと、溝部分の上部であって、サイドウォー
ル間の領域及びサイドウォールの下端部の下にまで入り
込んだ領域にわたって設けられたシリサイド層と、溝部
分の溝壁とシリサイド層との間に設けられた導電性ポリ
シリコン層とで構成されているものとに区別される。ゲ
ート酸化膜は例えばＳｉＯ2又はＳｉＯＮで形成され、
サイドウォールはＳｉＮで形成されている。
Ｍセルのゲート電極は、後述するエッチングの態様によ
り、溝部分の上部であって、サイドウォール間の領域に
設けられたシリサイド層と、溝部分の溝壁とシリサイド
層との間に設けられた導電性ポリシリコン層とで構成さ
れているものと、溝部分の上部であって、サイドウォー
ル間の領域及びサイドウォールの下端部の下にまで入り
込んだ領域にわたって設けられたシリサイド層と、溝部
分の溝壁とシリサイド層との間に設けられた導電性ポリ
シリコン層とで構成されているものとに区別される。ゲ
ート酸化膜は例えばＳｉＯ2又はＳｉＯＮで形成され、
サイドウォールはＳｉＮで形成されている。
【００２５】ＴＡＴ・ＤＲＡＭセルのゲート電極は、溝
部内の導電性ポリシリコン層を自己整合サリサイド技術
によって低抵抗化されている。本発明は、膜厚の厚いサ
イドウォールにより拡散層取り出し電極とゲート電極間
の絶縁耐圧不良を防止し、ゲート電極をサリサイド構造
にすることにより、ゲート電極を低抵抗化して信号遅延
を抑制し、ＤＲＡＭの高速動作を可能とするものであ
る。また、シリサイド層と拡散層とが厚い絶縁膜（サイ
ドウォール）で分離された形状を有し、かつシリサイド
形成部分の面積を広く確保したゲート電極構造を有する
ＴＡＴ・ＤＲＡＭセルを実現することができる。本発明
は、Ｅｍｂ（Embeded ）ＤＲＡＭに限らず、汎用のＤＲ
ＡＭ素子に対しても適用可能である。
部内の導電性ポリシリコン層を自己整合サリサイド技術
によって低抵抗化されている。本発明は、膜厚の厚いサ
イドウォールにより拡散層取り出し電極とゲート電極間
の絶縁耐圧不良を防止し、ゲート電極をサリサイド構造
にすることにより、ゲート電極を低抵抗化して信号遅延
を抑制し、ＤＲＡＭの高速動作を可能とするものであ
る。また、シリサイド層と拡散層とが厚い絶縁膜（サイ
ドウォール）で分離された形状を有し、かつシリサイド
形成部分の面積を広く確保したゲート電極構造を有する
ＴＡＴ・ＤＲＡＭセルを実現することができる。本発明
は、Ｅｍｂ（Embeded ）ＤＲＡＭに限らず、汎用のＤＲ
ＡＭ素子に対しても適用可能である。
【００２６】本発明に係る半導体装置の製造方法は、半
導体基板に形成した溝内にゲート絶縁膜を介して埋め込
んだゲート電極を備えたＴＡＴ・ＤＲＡＭセルを有する
半導体装置の製造方法であって、ゲート電極を形成する
に当たり、フィールド領域内のシリコン基板に溝を形成
し、次にイオン注入を行って、溝の下にチャネル拡散層
を形成し、次いで基板全面にゲート酸化膜を成膜し、ゲ
ート酸化膜上全面にゲート電極層を堆積し、続いてゲー
ト電極層をエッチバックして、溝内にゲート電極を形成
した後、ゲート電極の上面より上方の溝の溝壁にゲート
絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを
形成する工程と、サイドウォールをマスクにしてサイド
ウォール間に露出するゲート電極を異方性エッチング法
によりエッチングして、ゲート電極内にＵ字状の第２の
溝を形成する溝形成工程と、サリサイド技術により第２
の溝を埋めるようにして第２の溝内にシリサイド層を形
成する工程とを有することを特徴としている。
導体基板に形成した溝内にゲート絶縁膜を介して埋め込
んだゲート電極を備えたＴＡＴ・ＤＲＡＭセルを有する
半導体装置の製造方法であって、ゲート電極を形成する
に当たり、フィールド領域内のシリコン基板に溝を形成
し、次にイオン注入を行って、溝の下にチャネル拡散層
を形成し、次いで基板全面にゲート酸化膜を成膜し、ゲ
ート酸化膜上全面にゲート電極層を堆積し、続いてゲー
ト電極層をエッチバックして、溝内にゲート電極を形成
した後、ゲート電極の上面より上方の溝の溝壁にゲート
絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを
形成する工程と、サイドウォールをマスクにしてサイド
ウォール間に露出するゲート電極を異方性エッチング法
によりエッチングして、ゲート電極内にＵ字状の第２の
溝を形成する溝形成工程と、サリサイド技術により第２
の溝を埋めるようにして第２の溝内にシリサイド層を形
成する工程とを有することを特徴としている。
【００２７】尚、孔形成工程では、異方性エッチング法
に代えて等方性エッチング法を適用しても良い。第２の
溝の深さは、ゲート電極の抵抗値に応じて最適化した深
さに設定する。本発明方法では、サイドウォールをマス
クにしたサリサイド技術により、ゲート電極にシリサイ
ドを形成することができる。
に代えて等方性エッチング法を適用しても良い。第２の
溝の深さは、ゲート電極の抵抗値に応じて最適化した深
さに設定する。本発明方法では、サイドウォールをマス
クにしたサリサイド技術により、ゲート電極にシリサイ
ドを形成することができる。
【００２８】
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示す成膜方法、絶
縁層、導電層等の組成及び膜厚、プロセス条件等は、本
発明の理解を容易にするための一つの例示であって、本
発明はこの例示に限定されるものではない。 半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置のＴＡ
Ｔ・ＤＲＡＭセル部の構成を示す断面図であり、図２は
ＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。本
実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトラ
ンジスタ部４０は、図１に示すように、以下に挙げるこ
とを除いて、前述した従来のＴＡＴ・ＤＲＡＭセルのト
ランジスタ部１０と同じ構成を備えている。
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。尚、以下の実施形態例で示す成膜方法、絶
縁層、導電層等の組成及び膜厚、プロセス条件等は、本
発明の理解を容易にするための一つの例示であって、本
発明はこの例示に限定されるものではない。 半導体装置の実施形態例１ 本実施形態例は、本発明に係る半導体装置の実施形態の
一例であって、図１は本実施形態例の半導体装置のＴＡ
Ｔ・ＤＲＡＭセル部の構成を示す断面図であり、図２は
ＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図である。本
実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセルのトラ
ンジスタ部４０は、図１に示すように、以下に挙げるこ
とを除いて、前述した従来のＴＡＴ・ＤＲＡＭセルのト
ランジスタ部１０と同じ構成を備えている。
【００２９】トランジスタ部１０と異なる点は、
（１）溝１４の溝壁上部には、ゲート絶縁膜１６の膜厚
より厚いＳｉＮからなるサイドウォール４２が設けられ
ていることである。サイドウォール４２の膜厚は、例え
ばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０
ｎｍから３０ｎｍである。 （２）ゲート電極４４が、溝１４の下部であって、サイ
ドウォール４２の下端から下方の溝部分を埋め込んで設
けてあることである。 （３）ゲート電極４４が、溝部分の上部であって、サイ
ドウォール４２間の領域に設けられたシリサイド層４４
ａと、溝部分の溝壁とシリサイド層４４ａとの間に設け
られたリンドープトポリシリコン層４４ｂとで構成され
ていることである。
より厚いＳｉＮからなるサイドウォール４２が設けられ
ていることである。サイドウォール４２の膜厚は、例え
ばゲート絶縁膜１６の膜厚を１０ｎｍとするとき、２０
ｎｍから３０ｎｍである。 （２）ゲート電極４４が、溝１４の下部であって、サイ
ドウォール４２の下端から下方の溝部分を埋め込んで設
けてあることである。 （３）ゲート電極４４が、溝部分の上部であって、サイ
ドウォール４２間の領域に設けられたシリサイド層４４
ａと、溝部分の溝壁とシリサイド層４４ａとの間に設け
られたリンドープトポリシリコン層４４ｂとで構成され
ていることである。
【００３０】本実施形態例では、ゲート電極４４は、断
面積が大きく、しかもサリサイド構造になっているの
で、抵抗が低く、しかも溝１４の溝壁上部に、ゲート絶
縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール
４２が設けられていることにより、拡散層取り出し電極
２２とゲート電極４４との間の絶縁耐圧を十分に確保で
きる。
面積が大きく、しかもサリサイド構造になっているの
で、抵抗が低く、しかも溝１４の溝壁上部に、ゲート絶
縁膜１６の膜厚より厚いＳｉＮからなるサイドウォール
４２が設けられていることにより、拡散層取り出し電極
２２とゲート電極４４との間の絶縁耐圧を十分に確保で
きる。
【００３１】半導体装置の作製方法の実施形態例１
本実施形態例は、本発明に係る半導体装置の作製方法を
上述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジス
タ部４０の作製に適用した実施形態の一例である。図３
（ａ）から（ｃ）、図４（ｄ）から（ｆ）、図５（ｇ）
から（ｉ）、及び図６は、それぞれ、本実施形態例の方
法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を
作製する際の工程毎の断面図である。本実施形態例の方
法では、先ず、図３（ａ）に示すように、シャロートレ
ンチ分離（ＳＴＩ）によって素子分離領域２４をＳｉ基
板１２に形成し、基板表面にＣＶＤ・ＳｉＯ2膜３２を
堆積する。次いで、ＤＲＡＭ形成領域にイオン注入し
て、Ｓｉ基板１２の下層部にＰウエル２６を形成する。
尚、必要ならパンチスルーストップ・イオン注入を行
う。この段階では、まだ、トランジスタ部４０の基板濃
度調整用のイオン注入、つまりチャネルドープは行わな
い。
上述の半導体装置のＴＡＴ・ＤＲＡＭセルのトランジス
タ部４０の作製に適用した実施形態の一例である。図３
（ａ）から（ｃ）、図４（ｄ）から（ｆ）、図５（ｇ）
から（ｉ）、及び図６は、それぞれ、本実施形態例の方
法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部４０を
作製する際の工程毎の断面図である。本実施形態例の方
法では、先ず、図３（ａ）に示すように、シャロートレ
ンチ分離（ＳＴＩ）によって素子分離領域２４をＳｉ基
板１２に形成し、基板表面にＣＶＤ・ＳｉＯ2膜３２を
堆積する。次いで、ＤＲＡＭ形成領域にイオン注入し
て、Ｓｉ基板１２の下層部にＰウエル２６を形成する。
尚、必要ならパンチスルーストップ・イオン注入を行
う。この段階では、まだ、トランジスタ部４０の基板濃
度調整用のイオン注入、つまりチャネルドープは行わな
い。
【００３２】次いで、ＣＶＤ・ＳｉＯ2 膜３２上に、フ
ォトレジスト膜を成膜し、続いて、図３（ｂ）に示すよ
うに、ワード線以外の領域を覆うパターンを有するレジ
ストマスク４６を形成する。次に、図３（ｃ）に示すよ
うに、レジストマスク４６を使ってＳｉＯ2膜３２をエ
ッチングし、続いて連続してＳｉ基板１２をエッチング
して、フィールド領域内のＳｉ基板１２に溝深さが１０
０〜１５０ｎｍ程度の溝１４を形成する。尚、溝１４
は、トランジスタの電界集中を防ぐために、図３（ｃ）
に示すように、底部を丸くラウンドにすることが望まし
い。また、溝１４の幅はトランジスタのチャネル長にな
るので、できるだけ溝１４を垂直に加工することが望ま
しい。
ォトレジスト膜を成膜し、続いて、図３（ｂ）に示すよ
うに、ワード線以外の領域を覆うパターンを有するレジ
ストマスク４６を形成する。次に、図３（ｃ）に示すよ
うに、レジストマスク４６を使ってＳｉＯ2膜３２をエ
ッチングし、続いて連続してＳｉ基板１２をエッチング
して、フィールド領域内のＳｉ基板１２に溝深さが１０
０〜１５０ｎｍ程度の溝１４を形成する。尚、溝１４
は、トランジスタの電界集中を防ぐために、図３（ｃ）
に示すように、底部を丸くラウンドにすることが望まし
い。また、溝１４の幅はトランジスタのチャネル長にな
るので、できるだけ溝１４を垂直に加工することが望ま
しい。
【００３３】レジストマスク４６を除去し、図４（ｄ）
に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４
７を成膜する。次いで、イオン注入を行って、図４
（ｄ）に示すように、溝１４の下にトランジスタ部４０
のチャネル拡散層２８を形成する。トランジスタ部４０
のチャネル拡散層２８として、高濃度にする領域は、溝
１４の下方の基板領域であって、溝１４の側方のＳｉ基
板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度
を調整するためのイオン注入を行う必要はない。ＣＶＤ
・ＳｉＯ2膜３２がイオン注入に対するストッパの役割
を担うので、マスク無しで溝１４の下方の基板領域だけ
に、効果的なイオン注入が可能である。また、基板上層
部は、イオン注入が行われないので、極めて低濃度の領
域形成が可能である。
に示すように、膜厚１０ｎｍ〜２０ｎｍの犠牲酸化膜４
７を成膜する。次いで、イオン注入を行って、図４
（ｄ）に示すように、溝１４の下にトランジスタ部４０
のチャネル拡散層２８を形成する。トランジスタ部４０
のチャネル拡散層２８として、高濃度にする領域は、溝
１４の下方の基板領域であって、溝１４の側方のＳｉ基
板１２及びＳｉ基板１２の上層部には、殆ど、基板濃度
を調整するためのイオン注入を行う必要はない。ＣＶＤ
・ＳｉＯ2膜３２がイオン注入に対するストッパの役割
を担うので、マスク無しで溝１４の下方の基板領域だけ
に、効果的なイオン注入が可能である。また、基板上層
部は、イオン注入が行われないので、極めて低濃度の領
域形成が可能である。
【００３４】次いで、図４（ｅ）に示すように、犠牲酸
化膜４７を除去し、ＳｉＯ2又はＳｉＯＮからなるゲー
ト酸化膜１６を成膜し、リンドープトポリシリコン層４
８をゲート酸化膜１６上全面に堆積する。次に、リンド
ープトポリシリコン層４８をエッチバックして、図４
（ｆ）に示すように、溝１４内にリンドープトポリシリ
コン層からなるゲート電極（ワード線）４９を形成す
る。エッチバックする際には、溝１４内のゲート電極４
９の上面が、Ｓｉ基板１２の表面より５０〜１００ｎｍ
程度下に位置するようにエッチバックし、後で形成する
拡散層取り出し電極２２との間の絶縁耐圧を維持するた
めの距離を確保する。本実施形態例では、トランジスタ
部４０は、Ｎｃｈトランジスタであって、ポリシリコン
層をＤＲＡＭ部のワード線のみに使用しているので、Ｎ
+ゲート材料であるリンドープトポリシリコンが適用で
きる。また、ゲート電極４９の膜厚は５０〜１５０ｎｍ
程度であり、「溝」状のワード線形成のみに最適化した
膜厚を設定することができる。
化膜４７を除去し、ＳｉＯ2又はＳｉＯＮからなるゲー
ト酸化膜１６を成膜し、リンドープトポリシリコン層４
８をゲート酸化膜１６上全面に堆積する。次に、リンド
ープトポリシリコン層４８をエッチバックして、図４
（ｆ）に示すように、溝１４内にリンドープトポリシリ
コン層からなるゲート電極（ワード線）４９を形成す
る。エッチバックする際には、溝１４内のゲート電極４
９の上面が、Ｓｉ基板１２の表面より５０〜１００ｎｍ
程度下に位置するようにエッチバックし、後で形成する
拡散層取り出し電極２２との間の絶縁耐圧を維持するた
めの距離を確保する。本実施形態例では、トランジスタ
部４０は、Ｎｃｈトランジスタであって、ポリシリコン
層をＤＲＡＭ部のワード線のみに使用しているので、Ｎ
+ゲート材料であるリンドープトポリシリコンが適用で
きる。また、ゲート電極４９の膜厚は５０〜１５０ｎｍ
程度であり、「溝」状のワード線形成のみに最適化した
膜厚を設定することができる。
【００３５】次いで、図５（ｇ）に示すように、リンイ
オンをイオン注入して、ソース／ドレイン領域の拡散層
２０を形成する。イオン注入は、拡散層２０の上部のみ
にできるだけシャープなプロファイルでイオン注入す
る。イオン注入では、予め設けたＣＶＤ・ＳｉＯ2膜３
２を貫通すれば良いので、２０〜５０ＫｅＶの注入エネ
ルギーで行い、１×１０18〜３×１０18ｃｍ-3程度の濃
度にする。拡散層２０の下Ｓｉ基板領域は、ほとんどイ
オン注入されていない領域で、１×１０16〜５×１０17
ｃｍ-3程度の非常に薄い濃度にできる。これにより、拡
散層２０とＳｉ基板１２の領域とのｎ−ｐジャンクショ
ンは、超Graded Junctionとなる。
オンをイオン注入して、ソース／ドレイン領域の拡散層
２０を形成する。イオン注入は、拡散層２０の上部のみ
にできるだけシャープなプロファイルでイオン注入す
る。イオン注入では、予め設けたＣＶＤ・ＳｉＯ2膜３
２を貫通すれば良いので、２０〜５０ＫｅＶの注入エネ
ルギーで行い、１×１０18〜３×１０18ｃｍ-3程度の濃
度にする。拡散層２０の下Ｓｉ基板領域は、ほとんどイ
オン注入されていない領域で、１×１０16〜５×１０17
ｃｍ-3程度の非常に薄い濃度にできる。これにより、拡
散層２０とＳｉ基板１２の領域とのｎ−ｐジャンクショ
ンは、超Graded Junctionとなる。
【００３６】続いて、図５（ｈ）に示すように、基板全
面にＳｉＮ層を成膜し、次いで、エッチングして、ゲー
ト絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォ
ール４２をゲート電極４９より上の溝壁に形成する。サ
イドウォール４２の膜厚は、例えばゲート絶縁膜１６の
膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍであ
る。次いで、サイドウォール４２をマスクにして、サイ
ドウォール４２間から露出しているゲート電極４９をプ
ラズマエッチング法等の異方性エッチングによりエッチ
ングして、図５（ｉ）及び図７に示すように、ゲート電
極４９内にＵ字状の溝壁を有する第２の溝５０を形成す
る。第２の溝５０を形成した残りのゲート電極４９は、
リンドープトポリシリコンからなるゲート電極部４４ｂ
となる。図７は、第２の溝５０の周りの拡大図である。
面にＳｉＮ層を成膜し、次いで、エッチングして、ゲー
ト絶縁膜１６より膜厚の厚いＳｉＮからなるサイドウォ
ール４２をゲート電極４９より上の溝壁に形成する。サ
イドウォール４２の膜厚は、例えばゲート絶縁膜１６の
膜厚を１０ｎｍとするとき、２０ｎｍから３０ｎｍであ
る。次いで、サイドウォール４２をマスクにして、サイ
ドウォール４２間から露出しているゲート電極４９をプ
ラズマエッチング法等の異方性エッチングによりエッチ
ングして、図５（ｉ）及び図７に示すように、ゲート電
極４９内にＵ字状の溝壁を有する第２の溝５０を形成す
る。第２の溝５０を形成した残りのゲート電極４９は、
リンドープトポリシリコンからなるゲート電極部４４ｂ
となる。図７は、第２の溝５０の周りの拡大図である。
【００３７】次いで、図６に示すように、サイドウォー
ル４２をマスクにしたサリサイド技術により、第２の溝
５０を埋めるようにして第２の溝５０内にシリサイド層
４４ａを形成する。シリサイド層４４ａを形成した後、
ＳｉＮキャップ層３６を堆積する。これにより、溝１４
内にシリサイド層４４ａとリンドープドポリシリコン層
４４ｂとからなるサリサイド構造のゲート電極４４を形
成することができる。図８は、ゲート電極４４の拡大図
である。ＳｉＮキャップ層３６は、シリサイド形成部の
ジャンクションリークを抑えるのに効果的であり、か
つ、拡散層取り出し電極２２を形成するための接続孔４
７を開口する際のエッチングストッパとなる。
ル４２をマスクにしたサリサイド技術により、第２の溝
５０を埋めるようにして第２の溝５０内にシリサイド層
４４ａを形成する。シリサイド層４４ａを形成した後、
ＳｉＮキャップ層３６を堆積する。これにより、溝１４
内にシリサイド層４４ａとリンドープドポリシリコン層
４４ｂとからなるサリサイド構造のゲート電極４４を形
成することができる。図８は、ゲート電極４４の拡大図
である。ＳｉＮキャップ層３６は、シリサイド形成部の
ジャンクションリークを抑えるのに効果的であり、か
つ、拡散層取り出し電極２２を形成するための接続孔４
７を開口する際のエッチングストッパとなる。
【００３８】次に、図示しないが、第１の層間絶縁膜３
８を堆積し、ＣＭＰなどの平坦化技術を用いて平坦化
し、第１の層間絶縁膜３８を貫通して、拡散層２０に達
する拡散層取り出し電極２２を形成する。以上の工程を
経て、ゲート電極４４の抵抗が低く、かつ拡散層取り出
し電極２２とゲート電極４４との絶縁距離が十分に確保
された構造を有するＴＡＴ・ＤＲＡＭセルのトランジス
タ部４０を作製することができる。
８を堆積し、ＣＭＰなどの平坦化技術を用いて平坦化
し、第１の層間絶縁膜３８を貫通して、拡散層２０に達
する拡散層取り出し電極２２を形成する。以上の工程を
経て、ゲート電極４４の抵抗が低く、かつ拡散層取り出
し電極２２とゲート電極４４との絶縁距離が十分に確保
された構造を有するＴＡＴ・ＤＲＡＭセルのトランジス
タ部４０を作製することができる。
【００３９】半導体装置の実施形態例２
本実施形態例は、本発明に係る半導体装置の実施形態の
別の例であって、図９は本実施形態例の半導体装置に設
けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図であ
る。本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル
のトランジスタ部は、図１に示すように、以下に挙げる
ことを除いて、実施形態例１のＴＡＴ・ＤＲＡＭセルの
トランジスタ部４０と同じ構成を備えている。トランジ
スタ部４０と異なる点は、図９に示すように、ゲート電
極６０が、サイドウォール４２間の領域のみならずサイ
ドウォール４２の下端部の下に入り込んだ領域まで拡張
して設けられたシリサイド層６０ａと、溝１４の溝壁と
シリサイド層６０ａとの間に設けられたリンドープトポ
リシリコン層６０ｂとで構成されていることである。本
実施形態例の半導体装置は、実施形態例１の半導体装置
と同じ効果を奏することができる。
別の例であって、図９は本実施形態例の半導体装置に設
けたＴＡＴ・ＤＲＡＭセルのゲート電極の拡大図であ
る。本実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル
のトランジスタ部は、図１に示すように、以下に挙げる
ことを除いて、実施形態例１のＴＡＴ・ＤＲＡＭセルの
トランジスタ部４０と同じ構成を備えている。トランジ
スタ部４０と異なる点は、図９に示すように、ゲート電
極６０が、サイドウォール４２間の領域のみならずサイ
ドウォール４２の下端部の下に入り込んだ領域まで拡張
して設けられたシリサイド層６０ａと、溝１４の溝壁と
シリサイド層６０ａとの間に設けられたリンドープトポ
リシリコン層６０ｂとで構成されていることである。本
実施形態例の半導体装置は、実施形態例１の半導体装置
と同じ効果を奏することができる。
【００４０】半導体装置の作製方法の実施形態例２
本実施形態例は、本発明に係る半導体装置の作製方法を
実施形態例２の半導体装置のＴＡＴ・ＤＲＡＭセルのト
ランジスタ部の作製に適用した実施形態の一例である。
図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の
方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作
製する際のエッチング工程及びサリサイド工程の断面図
である。本実施形態例では、実施形態例１と同様にし
て、Ｓｉ基板１２に溝１４を形成し、次にイオン注入を
行って、溝１４の下にチャネル拡散層２８を形成し、次
いで基板全面にゲート酸化膜１６を成膜し、ゲート酸化
膜１６上全面にゲート電極層４８を堆積し、続いてゲー
ト電極層４８をエッチバックして、溝１４内にゲート電
極４９を形成する。次いで、図５（ｈ）に示すように、
基板全面にＳｉＮ層を成膜し、続いて、エッチングし
て、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサ
イドウォール４２をゲート電極４９より上の溝壁に形成
する。
実施形態例２の半導体装置のＴＡＴ・ＤＲＡＭセルのト
ランジスタ部の作製に適用した実施形態の一例である。
図１０（ａ）及び（ｂ）は、それぞれ、本実施形態例の
方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ部を作
製する際のエッチング工程及びサリサイド工程の断面図
である。本実施形態例では、実施形態例１と同様にし
て、Ｓｉ基板１２に溝１４を形成し、次にイオン注入を
行って、溝１４の下にチャネル拡散層２８を形成し、次
いで基板全面にゲート酸化膜１６を成膜し、ゲート酸化
膜１６上全面にゲート電極層４８を堆積し、続いてゲー
ト電極層４８をエッチバックして、溝１４内にゲート電
極４９を形成する。次いで、図５（ｈ）に示すように、
基板全面にＳｉＮ層を成膜し、続いて、エッチングし
て、ゲート絶縁膜１６より膜厚の厚いＳｉＮからなるサ
イドウォール４２をゲート電極４９より上の溝壁に形成
する。
【００４１】次いで、本実施形態例では、サイドウォー
ル４２間から露出しているゲート電極４９をウエットエ
ッチング法等の等方性エッチングによりエッチングし
て、図１０（ａ）に示すように、ゲート電極４９内に半
球状の溝壁を有する第２の溝６２を形成する。第２の溝
６２を形成した残りのゲート電極４９は、リンドープト
ポリシリコンからなるゲート電極部６０ｂとなる。次い
で、図１０（ｂ）に示すように、サリサイド技術により
第２の溝６２を埋めるようして第２の溝６２内にシリサ
イド層６０ａを形成する。これにより、溝１４内に、シ
リサイド層６０ａとリンドープドポリシリコン層６０ｂ
とからなるサリサイド構造のゲート電極６０を形成する
ことができる。次いで、全面にＳｉＮキャップ層３６を
堆積する。以下、実施形態例１と同様の工程を経ること
により、シリサイド層と半導体基板とが厚い絶縁膜で分
離された形状を有し、なおかつシリサイド形成部分の面
積を広く確保した、図９に示すゲート電極を有する半導
体装置を作製することができる。
ル４２間から露出しているゲート電極４９をウエットエ
ッチング法等の等方性エッチングによりエッチングし
て、図１０（ａ）に示すように、ゲート電極４９内に半
球状の溝壁を有する第２の溝６２を形成する。第２の溝
６２を形成した残りのゲート電極４９は、リンドープト
ポリシリコンからなるゲート電極部６０ｂとなる。次い
で、図１０（ｂ）に示すように、サリサイド技術により
第２の溝６２を埋めるようして第２の溝６２内にシリサ
イド層６０ａを形成する。これにより、溝１４内に、シ
リサイド層６０ａとリンドープドポリシリコン層６０ｂ
とからなるサリサイド構造のゲート電極６０を形成する
ことができる。次いで、全面にＳｉＮキャップ層３６を
堆積する。以下、実施形態例１と同様の工程を経ること
により、シリサイド層と半導体基板とが厚い絶縁膜で分
離された形状を有し、なおかつシリサイド形成部分の面
積を広く確保した、図９に示すゲート電極を有する半導
体装置を作製することができる。
【００４２】
【発明の効果】本発明によれば、溝の溝壁上部には、ゲ
ート絶縁膜の膜厚より厚い絶縁膜からなるサイドウォー
ルを設け、溝の下部であって、サイドウォールの下端か
ら下方の溝部分を埋め込んでゲート電極を設けることに
より、ゲート電極（ワード線）と拡散層取り出し電極と
の絶縁耐圧を高め、拡散層取り出し電極の形成過程での
あわせずれマージンを大きくすることができる。更に
は、サイドウォールの厚膜化により、サイドウォールの
膜厚制御が容易になる。また、ゲート電極内に第２の溝
を作り、サリサイド構造を構成する断面積の大きなシリ
サイド層を設けることにより、ゲート電極の低抵抗化が
可能となり、信号遅延を防止することができる。本発明
方法は、本発明に係る半導体装置の最適な製造方法を実
現している。
ート絶縁膜の膜厚より厚い絶縁膜からなるサイドウォー
ルを設け、溝の下部であって、サイドウォールの下端か
ら下方の溝部分を埋め込んでゲート電極を設けることに
より、ゲート電極（ワード線）と拡散層取り出し電極と
の絶縁耐圧を高め、拡散層取り出し電極の形成過程での
あわせずれマージンを大きくすることができる。更に
は、サイドウォールの厚膜化により、サイドウォールの
膜厚制御が容易になる。また、ゲート電極内に第２の溝
を作り、サリサイド構造を構成する断面積の大きなシリ
サイド層を設けることにより、ゲート電極の低抵抗化が
可能となり、信号遅延を防止することができる。本発明
方法は、本発明に係る半導体装置の最適な製造方法を実
現している。
【図１】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭ
セル部の構成を示す断面図である。
セル部の構成を示す断面図である。
【図２】実施形態例１の半導体装置のＴＡＴ・ＤＲＡＭ
セルのゲート電極の拡大図である。
セルのゲート電極の拡大図である。
【図３】図３（ａ）から（ｃ）は、それぞれ、実施形態
例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ
部を作製する際の工程毎の断面図である。
例１の方法によりＴＡＴ・ＤＲＡＭセルのトランジスタ
部を作製する際の工程毎の断面図である。
【図４】図４（ｄ）から（ｆ）は、それぞれ、図３
（ｃ）に続いて、実施形態例１の方法によりＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部を作製する際の工程毎の断
面図である。
（ｃ）に続いて、実施形態例１の方法によりＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部を作製する際の工程毎の断
面図である。
【図５】図５（ｇ）から（ｉ）は、それぞれ、図４
（ｆ）に続いて、実施形態例１の方法によりＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部を作製する際の工程毎の断
面図である。
（ｆ）に続いて、実施形態例１の方法によりＴＡＴ・Ｄ
ＲＡＭセルのトランジスタ部を作製する際の工程毎の断
面図である。
【図６】図５（ｉ）に続いて、実施形態例１の方法によ
りＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際
の工程毎の断面図である。
りＴＡＴ・ＤＲＡＭセルのトランジスタ部を作製する際
の工程毎の断面図である。
【図７】第２の溝の周りの拡大図である。
【図８】ゲート電極の拡大図である。
【図９】実施形態例２の半導体装置に設けたＴＡＴ・Ｄ
ＲＡＭセルのゲート電極の拡大図である。
ＲＡＭセルのゲート電極の拡大図である。
【図１０】図１０（ａ）及び（ｂ）は、それぞれ、実施
形態例２の方法によりＴＡＴ・ＤＲＡＭセルのトランジ
スタ部を作製する際のエッチング工程及びサリサイド工
程の断面図である。
形態例２の方法によりＴＡＴ・ＤＲＡＭセルのトランジ
スタ部を作製する際のエッチング工程及びサリサイド工
程の断面図である。
【図１１】ＴＡＴ・ＤＲＡＭセルのトランジスタ部の構
成を示す断面図である。
成を示す断面図である。
１０……ＴＡＴ・ＤＲＡＭセルのトランジスタ部、１２
……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１
８……ゲート電極、１８ａ……シリサイド、２０……拡
散層、２２……拡散層取り出し電極、２４……素子分離
領域、２６……Ｐウエル、２８……チャネル拡散層、３
２……ＣＶＤ・ＳｉＯ2 膜、３４……ＳｉＯ2 膜、３６
……ＳｉＮキャップ層、３８……第１の層間絶縁膜、４
０……実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル
のトランジスタ部、４２……サイドウォール、４４……
ゲート電極、４４ａ……シリサイド層、４４ｂ……リン
ドープトポリシリコン層、４６……レジストマスク、４
７……犠牲酸化膜、４８……リンドープトポリシリコン
層、４９……ゲート電極、５０……第２の溝、６０……
ゲート電極、６０ａ……シリサイド層、６０ｂ……リン
ドープトポリシリコン層。
……Ｓｉ基板、１４……溝、１６……ゲート絶縁膜、１
８……ゲート電極、１８ａ……シリサイド、２０……拡
散層、２２……拡散層取り出し電極、２４……素子分離
領域、２６……Ｐウエル、２８……チャネル拡散層、３
２……ＣＶＤ・ＳｉＯ2 膜、３４……ＳｉＯ2 膜、３６
……ＳｉＮキャップ層、３８……第１の層間絶縁膜、４
０……実施形態例の半導体装置のＴＡＴ・ＤＲＡＭセル
のトランジスタ部、４２……サイドウォール、４４……
ゲート電極、４４ａ……シリサイド層、４４ｂ……リン
ドープトポリシリコン層、４６……レジストマスク、４
７……犠牲酸化膜、４８……リンドープトポリシリコン
層、４９……ゲート電極、５０……第２の溝、６０……
ゲート電極、６０ａ……シリサイド層、６０ｂ……リン
ドープトポリシリコン層。
Claims (6)
- 【請求項１】 半導体基板に形成した溝内にゲート絶縁
膜を介して埋め込んだゲート電極を備えたＴＡＴ・ＤＲ
ＡＭセルを有する半導体装置において、 前記溝の上部溝壁には、前記ゲート絶縁膜の膜厚より厚
い絶縁膜からなるサイドウォールが設けられ、 前記ゲート電極が、前記溝の下部であって、前記サイド
ウォールの下端から下方の溝部分を埋め込んで設けてあ
ることを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極は、前記溝部分の上部で
あって、前記サイドウォール間の領域に設けられたシリ
サイド層と、前記溝部分の溝壁と前記シリサイド層との
間に設けられた導電性ポリシリコン層とで構成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極は、前記溝部分の上部で
あって、前記サイドウォール間の領域及び前記サイドウ
ォールの下端部の下にまで入り込んだ領域にわたって設
けられたシリサイド層と、前記溝部分の溝壁と前記シリ
サイド層との間に設けられた導電性ポリシリコン層とで
構成されていることを特徴とする請求項１に記載の半導
体装置。 - 【請求項４】 前記ゲート酸化膜がＳｉＯ2又はＳｉＯ
Ｎで形成され、前記サイドウォールがＳｉＮで形成され
ていることを特徴とする請求項１から３のうちのいずれ
か１項に記載の半導体装置。 - 【請求項５】 半導体基板に形成した溝内にゲート絶縁
膜を介して埋め込んだゲート電極を備えたＴＡＴ・ＤＲ
ＡＭセルを有する半導体装置の製造方法であって、ゲー
ト電極を形成するに当たり、 フィールド領域内のシリコン基板に前記溝を形成し、次
にイオン注入を行って、前記溝の下にチャネル拡散層を
形成し、次いで基板全面にゲート酸化膜を成膜し、前記
ゲート酸化膜上全面にゲート電極層を堆積し、続いて前
記ゲート電極層をエッチバックして、前記溝内にゲート
電極を形成した後、 前記ゲート電極の上面より上方の前記溝の溝壁にゲート
絶縁膜より膜厚の厚い絶縁膜からなるサイドウォールを
形成する工程と、 前記サイドウォールをマスクにして前記サイドウォール
間に露出するゲート電極を異方性エッチング法によりエ
ッチングして、ゲート電極内にＵ字状の第２の溝を形成
する溝形成工程と、 サリサイド技術により前記第２の溝を埋めるようにして
前記第２の溝内にシリサイド層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 前記溝形成工程では、異方性エッチング
法に代えて等方性エッチング法を適用することを特徴と
する請求項５に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001269733A JP4715065B2 (ja) | 2001-09-06 | 2001-09-06 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003078033A true JP2003078033A (ja) | 2003-03-14 |
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ID=19095503
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001269733A Expired - Fee Related JP4715065B2 (ja) | 2001-09-06 | 2001-09-06 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4715065B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332211A (ja) * | 2005-05-24 | 2006-12-07 | Elpida Memory Inc | リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法 |
| KR100674800B1 (ko) | 2005-04-07 | 2007-01-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| CN100444354C (zh) * | 2004-12-17 | 2008-12-17 | 尔必达存储器股份有限公司 | 制造半导体器件的方法 |
| US7528016B2 (en) | 2005-09-14 | 2009-05-05 | Elpida Memory, Inc. | Semiconductor device and manufacturing method thereof |
| KR101150552B1 (ko) * | 2009-12-04 | 2012-06-01 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 형성 방법 |
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| JP2000164833A (ja) * | 1998-11-19 | 2000-06-16 | Siemens Ag | メモリセル及びメモリセルを形成するための方法 |
-
2001
- 2001-09-06 JP JP2001269733A patent/JP4715065B2/ja not_active Expired - Fee Related
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