JP4635333B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）とロジック素子とを混載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。その構成の一例としては、ＤＲＡＭのメモリセルゲートを基板に上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用い、一方、ロジック素子はセルフアラインコンタクトを用いずに形成するという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ部の接合リークも厳しい状態に近づいている。このため、メガビット級のＤＲＡＭでの接合リークの抑制が困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。このままでは世代ごとにキャパシタ容量を増大させていくしか有効な手段が見当たらない。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。０．１μｍ以降の世代では、このコンタクト抵抗が数キロΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に効いてくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、セルトランジスタのゲート電極とその脇に形成される拡散層の取り出し電極との層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出し電極を形成することが困難になってきている。
【０００７】
一方、ロジック部のトランジスタ性能の向上も目覚しく、０．１μｍ以降の世代のロジックトランジスタでは、そのゲート長が５０ｎｍ〜７０ｎｍ、ゲート絶縁膜が１．５ｎｍ以下の極薄膜を形成することが要求されるようになると予想される。この厚さ以下から、従来から用いられてきた良質な絶縁膜である酸化シリコン（ＳｉＯ2 ）の適用が限界となり、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等の新たな絶縁膜の適用が不可欠になると予想されている。
【０００８】
上記酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の絶縁材料からなるゲート絶縁膜は、拡散層の活性化に必要な熱処理を避けるため、またゲート電極を形成する際のプラズマダメージを回避するために、拡散層を形成した後にダミーゲートパターン電極を置き換えるリプレースメントゲート電極が提案されている。このリプレースメントゲート電極構造であっても、従来のポリシリコンゲート電極で問題となる空乏化抑制のために、比較的耐熱性の低い上記材料の採用が必要となってくると予想される。
【０００９】
また、上記リプレースメントゲートの製造プロセスでは、ダミーゲートパターン上を化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）によって露出させる工程をともなうため、ゲート電極上部にセルフアラインコンタクトとキャパシタを形成するスタック型のＤＲＡＭセルとは整合性が良くなく、また、ＤＲＡＭのコンタクト活性化に必要な熱処理に対しても整合性が良くない。
【００１０】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【００１１】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１２】
本発明の半導体装置は、メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、前記メモリ素子のトランジスタは、前記半導体基板に形成した溝内にゲート絶縁膜を介して埋め込んだゲート電極と、前記溝の側壁の前記半導体基板表面側に形成した拡散層とを有し、前記ゲート電極上に絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に接続される取り出し電極を備えたものである。
【００１３】
また、前記半導体基板に素子分離領域が形成され、前記ゲート電極に接続されるワード線は、前記半導体基板および前記素子分離領域に形成した溝に前記ゲート電極に接続して形成されるものである。また、前記拡散層は深さ方向に不純物濃度が薄くなるものである。
【００１４】
上記半導体装置では、ゲート絶縁膜を介して半導体基板に埋め込まれたゲート電極上に絶縁膜を介してこのゲート電極にオーバラップする状態で拡散層に接続される取り出し電極を備えていることから、ゲート電極上の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ゲート電極（ワード線）と拡散層に接続される取り出し電極との耐圧が確保されるようになる。また、半導体基板にゲート絶縁膜を介してゲート電極が埋め込まれ、拡散層が半導体基板表面側に形成されていることから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００１５】
また、ワード線は、半導体基板および素子分離領域に形成した溝にゲート電極に接続されるように形成されていることから、ゲート電極との同時形成を可能としている。また、拡散層は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００１６】
本発明の半導体装置の製造方法は、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、前記メモリ素子のメモリトランジスタは、前記半導体基板および該半導体基板に形成した素子分離領域に溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝の上部を残した状態で前記溝内を埋め込むようにゲート電極およびワード線を形成する工程と、前記溝の側壁の前記半導体基板表面側に拡散層を形成する工程と、前記溝の上部を埋め込むように絶縁膜を形成する工程と、前記ゲート電極上に前記絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に達する接続孔を形成する工程と、前記接続孔内に取り出し電極を形成する工程と、前記取り出し電極を活性化する熱処理を行う工程とにより形成され、前記ロジック素子のロジックトランジスタは、前記ゲート電極および前記ワード線と同一層で前記半導体基板上にダミーゲートパターンを形成する工程と、前記ダミーゲートパターンをマスクにしてロジックトランジスタの低濃度拡散層を形成する工程と、前記ダミーゲートパターンの側壁にサイドウォールを形成する工程と、前記ダミーゲートパターンと前記サイドウォールとをマスクにしてロジックトランジスタの拡散層を形成する工程と、前記絶縁膜と同一層でダミーゲートパターンを覆う工程と、前記接続孔内に取り出し電極を形成した後の前記絶縁膜の平坦化工程で前記ダミーゲートパターンの上部を露出させる工程と、前記活性化の熱処理を行った後に前記ダミーゲートパターンを除去してゲート溝を形成する工程と、前記ゲート溝にゲート絶縁膜を介してゲート電極を形成する工程とにより形成される。また、前記メモリトランジスタの拡散層は深さ方向に不純物濃度が薄くなるように形成する。
【００１７】
上記半導体装置の製造方法では、半導体基板に形成した溝内に、その溝の上部を残して、ゲート絶縁膜を介してゲート電極（ワード線）を埋め込むように形成し、また、溝の側壁の半導体基板表面側に拡散層を形成し、さらに溝の上部を埋め込むように絶縁膜を形成し、ゲート電極上に絶縁膜を介してゲート電極にオーバラップする状態で拡散層に達する接続孔を形成することから、接続孔内に形成される取り出し電極とゲート電極とは絶縁膜によって離間され、しかもその絶縁膜は例えば２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線）と拡散層に接続される取り出し電極との耐圧を確保することが可能になる。
【００１８】
また、半導体基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込み、拡散層を半導体基板表面側に形成することから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００１９】
また、ワード線は、半導体基板および素子分離領域に形成した溝にゲート電極に接続されるように形成されていることから、ゲート電極との同時形成を可能としている。また、拡散層は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００２０】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態の一例を、図１の概略構成断面図によって説明する。
【００２１】
図１に示すように、半導体基板１１には素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０，２μｍ程度の深さに形成されている。上記上記半導体基板１１および上記素子分離領域１２には、溝１３が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成され、その溝１３内にはゲート絶縁膜１５を介してワード線（ゲート電極）１６が形成されている。なお、半導体基板１１に形成された溝１３の深さと素子分離領域１２に形成された溝１３の深さに多少の差を生じていても差支えはない。
【００２２】
さらに、上記溝１３の底部における半導体基板１１にはチャネル拡散層１４が形成されている。上記チャネル拡散層１４は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１３底部の半導体基板１１部分に形成されているものであり、溝１３の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。
【００２３】
上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００２４】
また、上記ワード線（ゲート電極）１６は、少なくとも後に説明する取り出し電極２０との耐圧が確保される距離として、その表面が溝１３の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。
【００２５】
また上記ワード線（ゲート電極）１６は、遅延を抑制するため、従来から用いてきたタングステンシリサイド（ＷＳｉ2 ）／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコンもしくはコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造を用いることができる。本実施の形態では、Ｎチャネルトランジスタを構成しているため、ゲート電極およびワード線をポリメタルゲート構造で形成している。そのため、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
【００２６】
また、上記溝１３の側壁上部における半導体基板１１表面側には、ＤＲＡＭ領域の拡散層１７が形成されている。この拡散層１７の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１７の接合部では低濃度に設定されているため、拡散層１７とともに、低電界強度の接合が形成されている。この接合によってＤＲＡＭデータ保持特性が維持される。
【００２７】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００２８】
上記半導体基板１１上の全面には、第１の層間絶縁膜（絶縁膜）１８が形成されている。この第１層間絶縁膜１８表面は平坦化されている。上記第１の層間絶縁膜１８上にはＤＲＡＭ領域の拡散層１７に達する接続孔１９が形成されている。この接続孔１９は、拡散層１７の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔１９の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔１９内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔１９が完全にワード線（ゲート電極）１６にオーバラップする形となっている。上記接続孔１９内には、例えばリンドープトポリシリコンで形成される取り出し電極２０が形成されている。
【００２９】
一方、ロジック領域には、ロジックトランジスタが形成される。すなわち、上記第１の層間絶縁膜１８に形成された半導体基板１１に達する溝８１の内部にはゲート絶縁膜８２を介してゲート電極８４が形成されている。この溝８１の側壁はサイドウォール７３によって形成されていて、このサイドウォール７３の下部における半導体基板１１には低濃度拡散層７２、７２が形成され、この低濃度拡散層７２、７２を介したゲート電極８４の両側の半導体基板１１には拡散層７４、７４が形成されている。また、ロジック領域の素子分離領域１２上には第１の層間絶縁膜１８に形成された溝８１が配置され、その溝８１内にはワード線８４が形成されている。このワード線８４が形成されている溝８１の側壁も先に説明したのと同様に、サイドウォール７３によって形成されている。
【００３０】
さらに、上記第１の層間絶縁膜１８上には、取り出し電極２０、ゲート電極８４等を覆う第２の層間絶縁膜２１が形成されている。この第２の層間絶縁膜２１にはビットコンタクトホール２２が形成されている。また第２の層間絶縁膜２１上にはビット線２３が形成されていて、その一部は上記ビットコンタクトホール２２を通じて取り出し電極２０に接続されている。このビット線２３は、金属配線により形成され、その下部に密着層２３ａが形成され、その上部にオフセット絶縁膜２４が形成されている。
【００３１】
上記第２の層間絶縁膜２１上には、上記ビット線２３を覆うエッチングストッパ層２５および第３の層間絶縁膜２６が形成されている。この第３の層間絶縁膜２６表面は平坦化されている。上記第３の層間絶縁膜２６には上記取り出し電極２０に接続する接続孔２７が形成され、この接続孔２７内にはビット線２３との絶縁を図るためにサイドウォール絶縁膜２８が形成されている。
【００３２】
さらに、記憶ノードに接続するキャパシタ３１が形成されている。ここでは、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタが用いられている。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００３３】
なお、上記キャパシタには、上記ＭＩＭ構造のキャパシタ３１に限定されることはなく、例えばポリシリコンの結晶粒を利用したＨＳＧの記憶ノード電極もしくはシリンダ形状の記憶ノード電極を適用することも可能であり、絶縁膜に従来から用いられている酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜（ＯＮＯ膜）、酸化タンタル膜、酸化アルミニウム膜等を用いることができる。
【００３４】
上記第３の層間絶縁膜２６上には、上記ＭＩＭ構造のキャパシタ３１を覆う第４の層間絶縁膜３２が形成されている。この第４の層間絶縁膜３２表面は平坦化されている。上記第４の層間絶縁膜３２ないし上記第１の層間絶縁膜１８には、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３３、３４、３５、８５、８６等が形成されている。さらに、接続孔３３、３４、３５、８５、８６等には、キャパシタ取り出し電極３６、ワード線取り出し電極３７、ビット線取り出し電極３８、ロジック領域の拡散層取り出し電極８７、ロジック領域のゲート取り出し電極８８等が形成されている。
【００３５】
さらに、第４の層間絶縁膜３２上には、第５の層間絶縁膜３９が形成されている。上記第５の層間絶縁膜３９には、各電極３６〜３８、８７、８８等に達する各配線溝４０が形成され、各配線溝４０に第１の配線４１が形成されている。この第１の配線４１は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。
【００３６】
上記半導体装置１では、ゲート絶縁膜１５を介して半導体基板１１に埋め込まれたゲート電極１６上に第１の層間絶縁膜（絶縁膜）１８を介してこのゲート電極１５にオーバラップする状態で拡散層１７に接続される取り出し電極２０を備えていることから、ゲート電極１６上の第１の層間絶縁膜１８を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ゲート電極（ワード線）１６と拡散層１７に接続される取り出し電極２０との耐圧が確保されるようになる。
【００３７】
また、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２０は拡散層１７の半導体基板１１表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００３８】
また、ワード線１６（１６ｗ）は、半導体基板１１および素子分離領域１２に形成した溝１３にゲート電極に接続されるように形成されていることから、ゲート電極１６との同時形成を可能としている。また、拡散層１７は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００３９】
本発明の半導体装置の製造方法に係る実施の形態の一例を、図２〜図８の概略構成断面図によって説明する。図２〜図８では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００４０】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に素子分離領域１２を形成する。さらにリソグラフィー技術に用いるレジスト膜６１を形成した後、ＤＲＡＭ部のゲート電極およびワード線となる部分のレジスト膜６１に開口部６２を形成する。図面では酸化シリコンからなるバッファ層５１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層５１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００４１】
次いで、図２の（２）に示すように、上記レジスト膜６１をエッチングマスクに用いて、バッファ層５１、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に溝１３を形成する。この溝１３の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１３の深さと素子分離領域１２に形成された溝１３の深さとが多少の差を生じてもよい。
【００４２】
その後上記レジスト膜６１を通常の除去技術によって除去し、さらにバッファ層５１をエッチングにより除去する。
【００４３】
次いで、図３の（３）に示すように、ＤＲＡＭ領域のチャネルドーズを例えばイオン注入法によって行って、溝１３の底部における半導体基板１１にチャネル拡散層１４を形成する。その後、上記溝１３の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ部のゲート絶縁膜１５を形成する。さらに溝１３を埋め込むように半導体基板１１、素子分離領域１２上にゲート電極形成膜５２を形成する。
【００４４】
ＤＲＡＭ領域のワードトランジスタのチャネルとして、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１３底部の半導体基板１１部分であり、溝１３の側壁や上部にはほとんど基板濃度としてのイオン注入を行う必要はない。したがって、極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）での形成が可能になる。
【００４５】
ＤＲＡＭセルは、最先端のロジックのトランジスタよりもやや厚めのゲート絶縁膜を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成される。また、ゲート電極形成膜５２は、遅延を抑制するため、従来から用いてきたタングステンシリサイド（ＷＳｉ2 ）／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコンもしくはコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造を用いることができる。本プロセスでは、Ｎチャネルトランジスタを形成するため、ＤＲＡＭ領域のトランジスタのゲート電極およびワード線をポリメタルゲート構造で形成している（図面ではメタル部分とポリシリコン部分とを描いている）。そのため、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
【００４６】
また、上記ゲート絶縁膜１５と上記ゲート電極形成膜５２は、ロジック領域のダミーゲートパターンとして用いることができる。したがって、このゲート電極形成膜５２の膜厚は合計で１５０ｎｍ〜２００ｎｍ程度が必要になる。
【００４７】
さらに、全面にレジスト膜９１を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のワード線（ゲート電極も含む）を形成するためにロジック領域のみを上記レジスト膜９１で覆うようにパターニングを行う。次いで、上記レジスト膜９１をマスクに用いてＤＲＡＭ領域のエッチバックを行う。
【００４８】
図３の（４）に示すように、溝１３内にのみ、上記ゲート電極形成膜５２を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６形成のためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層取り出し電極との耐圧距離を確保する。
【００４９】
次いでイオン注入によって、半導体基板１１表面側にＤＲＡＭ領域の拡散層１７を形成する。このイオン注入では、データ保持特性を考慮してリンをイオン注入する。このとき、拡散層１７の底部はでき得る限り薄い濃度に設定し、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１７の接合部では低濃度に設定されているため、拡散層１７とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。なお、ＤＲＡＭ領域の拡散層１７を形成する際にはロジック領域はゲート電極形成膜５２で覆われているため、特にマスクを必要としないのでマスク形成工程も必要としない。
【００５０】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００５１】
図４の（５）に示すように、ロジック領域のダミーゲートパターンのパターニングを行う。まず全面にレジスト膜９２を形成し、例えばリソグラフィー技術によってレジスト膜９２をロジック領域のゲート電極パターンに加工する。その際、ＤＲＡＭ領域はレジスト膜９２で保護しておく。
【００５２】
図４の（６）に示すように、上記レジスト膜９２〔前記図４の（５）参照〕をエッチングマスクにしてゲート電極形成膜５２をエッチング加工してロジック領域にダミーゲートパターン７１を形成する。その後、上記レジスト膜９２を除去する。
【００５３】
次いで、ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層７２、７２を形成する。その後、上記レジスト膜を除去する。同様にして、ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタのエクステンション（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００５４】
次いでサイドウォール形成膜７３Ｆを全面に形成する。このサイドウォール形成膜７３Ｆは、ＤＲＡＭ領域のゲート電極１６上に直接接触する状態に形成されるため、窒化シリコンよりも低応力の酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。その後、全面にレジスト膜９３を形成し、例えばリソグラフィー技術によってロジック領域のレジスト膜９３を除去し、ＤＲＡＭ領域のレジスト膜９３は残して、ＤＲＡＭ領域を保護しておく。その状態で、上記サイドウォール形成膜７３Ｆをエッチバックする。
【００５５】
その結果、図５の（７）に示すように、ダミーゲートパターン７１の側壁にサイドウォール形成膜７３Ｆでサイドウォール７３が形成される。次いで、ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの拡散層７４、７４を形成する。その後、上記レジスト膜を除去する。同様にして、ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００５６】
さらに、通常のシリサイド化技術を用いて、上記ロジック領域の各拡散層７４上に選択的にシリサイド層７５を形成する。このとき、ダミーゲートパターン７１の頂上部にもシリサイド層７５が形成されるが、後の化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）工程でこのシリサイド層は除去されることになる。なお、ダミーゲートパターン７１のタングステン膜上にシリサイド層を形成したくない場合には、ダミーゲートパターン７１上に予め窒化シリコン膜（図示せず）等でキャップ層を形成しておくことによりダミーゲートパターン７１上のシリサイド化を阻止することができる。
【００５７】
次に、半導体基板１１上の全面にキャップ絶縁膜７６を形成する。このキャップ絶縁膜７６はシリサイド層を形成した領域の接合リークを抑制する効果があるが、不要であれば形成する必要はない。次いで、全面に第１の層間絶縁膜（絶縁膜）１８を形成した後、ＣＭＰによって、第１層間絶縁膜１８表面を平坦化する。上記第１の層間絶縁膜１８表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の層間絶縁膜１８上にレジスト膜５３を形成した後、リソグラフィー技術によって、上記レジスト膜５３に接続孔パターン５４を形成する。
【００５８】
次いで、図５の（８）に示すように、上記レジスト膜〔図３の（５）参照〕をエッチングマスクに用いて、第１の層間絶縁膜１８を貫通してＤＲＡＭ領域の拡散層１７に達する接続孔１９を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき拡散層１７よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１７全面が取り出し電極とコンタクトできるように、接続孔１９の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔１９内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔１９が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００５９】
次いで、上記接続孔１９内を埋め込むように、第１の層間絶縁膜１８上に、取り出し電極形成膜５５を形成する。この取り出し電極形成膜５５は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜５５は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealing の略）が必要になる。その後は、ロジック領域のゲート電極を形成する工程となるため、一切の高温熱処理を行わないようにする必要がある。
【００６０】
その後、図６の（９）に示すように、例えばＣＭＰによって、第１の層間絶縁膜１８上の余剰な取り出し電極形成膜５５（リンドープトポリシリコン）を除去して、接続孔１９内に取り出し電極形成膜５５からなる取り出し電極２０を形成するとともに、第１の層間絶縁膜１８を研磨してその表面を平坦化させる。その際、ロジック領域のダミーゲートパターン７１上部を露出させる。
【００６１】
次いで、図６の（１０）に示すように、ＤＲＡＭ領域に形成された拡散層取り出しのための取り出し電極２０を保護するキャップ絶縁膜７７を形成する。そしてレジスト膜９４を形成した後、リソグラフィー技術によって上記レジスト膜９４をＤＲＡＭ領域のみに残す。このキャップ絶縁膜７７は、後の工程で行うＣＭＰによって除去されるため、材質は問わない。一例として、窒化シリコンもしくは酸化シリコンで形成される。その後、ロジック領域におけるダミーゲートパターン７１を除去する。
【００６２】
その結果、図７の（１１）に示すように、上記ダミーゲートパターンを除去部分に溝８１が形成される。このダミーゲートパターンの除去は、下地が酸化シリコン系であるため反応性イオンエッチングで行うことも可能であり、または硫酸過水もしくはフッ硝酸によるウエットエッチングにより除去することも可能である。
【００６３】
そして、図７の（１２）に示すように、上記溝８１の内壁に上記ロジック領域のゲート絶縁膜８２を形成した後、その溝８１内部を埋め込むようにゲート電極形成膜８３を形成する。このゲート絶縁膜８２およびゲート電極形成膜８３は上記キャップ絶縁膜７７上にも形成される。上記ゲート絶縁膜８２は、酸化シリコン膜で形成されるが、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の高誘電体膜を用いることも可能である。また上記ゲート電極形成膜８３はタングステン膜／窒化チタン膜の積層膜で形成することが一般的である。
【００６４】
再びＣＭＰによって、第１の層間絶縁膜１８上の余剰なゲート絶縁膜８２とゲート電極形成膜８３とを除去して、溝８１内にゲート絶縁膜８２を介してゲート電極形成膜８３からなるゲート電極８４を形成するとともに、第１の層間絶縁膜１８表面を平坦化する。その結果、ロジック領域のゲート電極８４上部は露出される。その際、ＤＲＡＭ領域の拡散層を取り出すための取り出し電極２０の上部も研磨されるが、何ら問題はない。
【００６５】
次いで、ＤＲＡＭ領域の取り出し電極２０上およびロジック領域のゲート電極８４上を覆うキャップ絶縁膜（第２の層間絶縁膜）２１を全面に形成する。
【００６６】
その後、図８の（１３）に示すように、通常のＤＲＡＭプロセスを経る。すなわち、上記第２の層間絶縁膜２１を形成した後、ビットコンタクトホール２２を形成する。次いで、金属電極によるビット線２３を形成する。このビット線２３は、その下部に密着層２３ａを成膜して形成され、その上部にオフセット絶縁膜２４を成膜して形成される。その後、ビット線２３を覆うエッチングストッパ層２５および第３の層間絶縁膜２６を形成する。そして、第３の層間絶縁膜２６表面を平坦化する。次に、第３の層間絶縁膜２６に上記取り出し電極２０に接続する接続孔２７を自己整合コンタクトを形成する技術によって形成する。この接続孔２７内にはビット線２３との絶縁を図るためにサイドウォール絶縁膜２８が形成されている。
【００６７】
次いで、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３１を形成する。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００６８】
次いで、上記第３の層間絶縁膜２６上に、上記ＭＩＭ構造のキャパシタ３１を覆う第４の層間絶縁膜３２を形成する。その後、ＣＭＰによって上記第４の層間絶縁膜３２表面を平坦化する。次いで、第４の層間絶縁膜３２ないし第１の層間絶縁膜１８に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３３、３４、３５、８５、８６等を形成する。さらに、接続孔３３、３４、３５、８５、８６等に、キャパシタ取り出し電極３６、ワード線取り出し電極３７、ビット線取り出し電極３８、ロジック領域の拡散層取り出し電極８７、ロジック領域のゲート取り出し電極８８等を形成する。さらに、第４の層間絶縁膜３２上に第５の層間絶縁膜３９を形成する。次いで、この第５の層間絶縁膜３９に各電極３６〜３８、８７、８８等に達する各配線溝４０を形成し、配線溝４０に第１の配線４１を形成する。この第１の配線４１は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。
【００６９】
上記半導体装置１の製造方法では、半導体基板１１に形成した溝１３内に、その溝１３の上部を残して、ゲート絶縁膜１５を介してゲート電極（ワード線）１６を埋め込むように形成し、また、溝１３の側壁の半導体基板１１表面側に拡散層１７を形成し、さらに溝１３の上部を埋め込むように第１の層間絶縁膜（絶縁膜）１８を形成し、ゲート電極１６上に第１の層間絶縁膜１８を介してゲート電極１６にオーバラップする状態で拡散層１７に達する接続孔１９を形成することから、接続孔１９内に形成される取り出し電極２０とゲート電極１６とは第１の層間絶縁膜１８によって離間され、しかもその第１の層間絶縁膜１８は例えば30ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線１６と拡散層１７に接続される取り出し電極２０との耐圧を確保することが可能になる。
【００７０】
また、半導体基板１１に形成した溝１３内にゲート絶縁膜１５を介してゲート電極１６を埋め込み、拡散層１７を半導体基板１１表面側に形成することから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２０は拡散層１７の半導体基板１１の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００７１】
また、ワード線１６（１６ｗ）は、半導体基板１１および素子分離領域１２に形成した溝１３にゲート電極１６に接続されるように形成されていることから、ゲート電極１６との同時形成を可能としている。また、拡散層１７は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００７２】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【００７３】
【発明の効果】
以上、説明したように本発明の半導体装置およびその製造方法によれば、ＤＲＡＭ領域の拡散層下部の基板濃度をセルトランジスタに要求されるほど濃くする必要がないので接合の電界を緩和することが可能になり、ＤＲＡＭ領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【００７４】
また、ＤＲＡＭ領域のセルトランジスタの実効的なチャネル長が延びるため、短チャネル効果を抑制し、トランジスタ特性の安定化を図ることができる。
【００７５】
さらに、ＤＲＡＭ領域の拡散層全面を取り出し電極とのコンタクトに使用するため、実効面積を有効に使用することができるので、拡散層のコンタクト抵抗を、そのセルデザインで実現可能な最低の抵抗値に抑制することが可能となる。
【００７６】
またさらに、上部投影デザイン的に、ＤＲＡＭ領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。現在のＤＲＡＭ構造では、ワード線と取り出し電極間は２０ｎｍ〜３０ｎｍ程度の距離の確保が必要とされているが、本発明のＤＲＡＭ構造では、この距離の確保が必要なくなる。
【００７７】
ロジック領域の高駆動力トランジスタを実現するために、リプレースメントゲート電極とＤＲＡＭの１チップ化を可能にした。これによって、ロジック領域のゲートは熱処理に対するケアが不要となり、ゲート絶縁膜に、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等、およびゲート電極に、Ｃｕ／ＴｉＮ、Ｗ／ＴｉＮ等を用いることが可能になった。それによって、ロジック素子の性能の向上が図れる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）、（２）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）、（４）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）、（６）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）、（８）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）、（１０）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）、（１２）である。
【図８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【符号の説明】
１…半導体装置、１１…半導体基板、１３…溝、１５…ゲート絶縁膜、１６…ゲート電極、１７…拡散層、２０…取り出し電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはＤＲＡＭ（Dynamic Random Access Memory）とロジック素子とを混載した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭと高速ロジック素子とを１チップに搭載する複合デバイスの開発が行われている。その構成の一例としては、ＤＲＡＭのメモリセルゲートを基板に上に積み上げ、メモリセルトランジスタの拡散層の取り出しには、いわゆるセルフアラインコンタクトを用い、一方、ロジック素子はセルフアラインコンタクトを用いずに形成するという構成のものである。
【０００３】
【発明が解決しようとする課題】
しかしながら、積み上げ型のＤＲＡＭもさまざまな問題が顕在化してきている。
【０００４】
トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ部の接合リークも厳しい状態に近づいている。このため、メガビット級のＤＲＡＭでの接合リークの抑制が困難になってきている。すなわち、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性の維持が困難なものとなってきている。このままでは世代ごとにキャパシタ容量を増大させていくしか有効な手段が見当たらない。
【０００５】
また、ＤＲＡＭセルの縮小化にともない、拡散層と取り出し電極との接触面積が狭くなり、世代ごとに２倍の勢いでコンタクト抵抗が上昇するようになっている。０．１μｍ以降の世代では、このコンタクト抵抗が数キロΩになることが予想され、メモリセルのワードトランジスタのオン抵抗に効いてくるようになると予想される。したがって、セルトランジスタのみならず、このコンタクト抵抗のばらつきがＤＲＡＭ動作に厳しく影響してくるようになり、製造上、一層の精密性が要求されるようになって来ている。
【０００６】
また、ＤＲＡＭセルの縮小化にともない、セルトランジスタのゲート電極とその脇に形成される拡散層の取り出し電極との層間絶縁距離は世代ごとに近づきつつある。メガビット級のＤＲＡＭを製造する上で、この耐圧を確保するためには２０ｎｍ〜３０ｎｍが限界の距離といわれている。そのため、０．１μｍ以降の世代のＤＲＡＭでは、この耐圧限界距離以下の距離で拡散層の取り出し電極を形成することが困難になってきている。
【０００７】
一方、ロジック部のトランジスタ性能の向上も目覚しく、０．１μｍ以降の世代のロジックトランジスタでは、そのゲート長が５０ｎｍ〜７０ｎｍ、ゲート絶縁膜が１．５ｎｍ以下の極薄膜を形成することが要求されるようになると予想される。この厚さ以下から、従来から用いられてきた良質な絶縁膜である酸化シリコン（ＳｉＯ2 ）の適用が限界となり、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等の新たな絶縁膜の適用が不可欠になると予想されている。
【０００８】
上記酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の絶縁材料からなるゲート絶縁膜は、拡散層の活性化に必要な熱処理を避けるため、またゲート電極を形成する際のプラズマダメージを回避するために、拡散層を形成した後にダミーゲートパターン電極を置き換えるリプレースメントゲート電極が提案されている。このリプレースメントゲート電極構造であっても、従来のポリシリコンゲート電極で問題となる空乏化抑制のために、比較的耐熱性の低い上記材料の採用が必要となってくると予想される。
【０００９】
また、上記リプレースメントゲートの製造プロセスでは、ダミーゲートパターン上を化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）によって露出させる工程をともなうため、ゲート電極上部にセルフアラインコンタクトとキャパシタを形成するスタック型のＤＲＡＭセルとは整合性が良くなく、また、ＤＲＡＭのコンタクト活性化に必要な熱処理に対しても整合性が良くない。
【００１０】
このように、現在の０．１８μｍ世代では、何とか許容できている技術であっても、今後の０．１μｍ世代以降では、何らかの対策が必要となり、チップの性能トレンドを維持するためには、積み上げ型のＤＲＡＭ構造の抜本的な改良が必要となると予想される。
【００１１】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【００１２】
本発明の半導体装置は、メモリ素子とロジック素子とを同一半導体基板上に形成した半導体装置において、前記メモリ素子のトランジスタは、前記半導体基板に形成した溝内にゲート絶縁膜を介して埋め込んだゲート電極と、前記溝の側壁の前記半導体基板表面側に形成した拡散層とを有し、前記ゲート電極上に絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に接続される取り出し電極を備えたものである。
【００１３】
また、前記半導体基板に素子分離領域が形成され、前記ゲート電極に接続されるワード線は、前記半導体基板および前記素子分離領域に形成した溝に前記ゲート電極に接続して形成されるものである。また、前記拡散層は深さ方向に不純物濃度が薄くなるものである。
【００１４】
上記半導体装置では、ゲート絶縁膜を介して半導体基板に埋め込まれたゲート電極上に絶縁膜を介してこのゲート電極にオーバラップする状態で拡散層に接続される取り出し電極を備えていることから、ゲート電極上の絶縁膜を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ゲート電極（ワード線）と拡散層に接続される取り出し電極との耐圧が確保されるようになる。また、半導体基板にゲート絶縁膜を介してゲート電極が埋め込まれ、拡散層が半導体基板表面側に形成されていることから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００１５】
また、ワード線は、半導体基板および素子分離領域に形成した溝にゲート電極に接続されるように形成されていることから、ゲート電極との同時形成を可能としている。また、拡散層は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００１６】
本発明の半導体装置の製造方法は、メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、前記メモリ素子のメモリトランジスタは、前記半導体基板および該半導体基板に形成した素子分離領域に溝を形成する工程と、前記溝内にゲート絶縁膜を形成する工程と、前記溝の上部を残した状態で前記溝内を埋め込むようにゲート電極およびワード線を形成する工程と、前記溝の側壁の前記半導体基板表面側に拡散層を形成する工程と、前記溝の上部を埋め込むように絶縁膜を形成する工程と、前記ゲート電極上に前記絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に達する接続孔を形成する工程と、前記接続孔内に取り出し電極を形成する工程と、前記取り出し電極を活性化する熱処理を行う工程とにより形成され、前記ロジック素子のロジックトランジスタは、前記ゲート電極および前記ワード線と同一層で前記半導体基板上にダミーゲートパターンを形成する工程と、前記ダミーゲートパターンをマスクにしてロジックトランジスタの低濃度拡散層を形成する工程と、前記ダミーゲートパターンの側壁にサイドウォールを形成する工程と、前記ダミーゲートパターンと前記サイドウォールとをマスクにしてロジックトランジスタの拡散層を形成する工程と、前記絶縁膜と同一層でダミーゲートパターンを覆う工程と、前記接続孔内に取り出し電極を形成した後の前記絶縁膜の平坦化工程で前記ダミーゲートパターンの上部を露出させる工程と、前記活性化の熱処理を行った後に前記ダミーゲートパターンを除去してゲート溝を形成する工程と、前記ゲート溝にゲート絶縁膜を介してゲート電極を形成する工程とにより形成される。また、前記メモリトランジスタの拡散層は深さ方向に不純物濃度が薄くなるように形成する。
【００１７】
上記半導体装置の製造方法では、半導体基板に形成した溝内に、その溝の上部を残して、ゲート絶縁膜を介してゲート電極（ワード線）を埋め込むように形成し、また、溝の側壁の半導体基板表面側に拡散層を形成し、さらに溝の上部を埋め込むように絶縁膜を形成し、ゲート電極上に絶縁膜を介してゲート電極にオーバラップする状態で拡散層に達する接続孔を形成することから、接続孔内に形成される取り出し電極とゲート電極とは絶縁膜によって離間され、しかもその絶縁膜は例えば２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線）と拡散層に接続される取り出し電極との耐圧を確保することが可能になる。
【００１８】
また、半導体基板に形成した溝内にゲート絶縁膜を介してゲート電極を埋め込み、拡散層を半導体基板表面側に形成することから、チャネルはゲート電極が形成されている溝底部側の半導体基板を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極は拡散層の半導体基板の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００１９】
また、ワード線は、半導体基板および素子分離領域に形成した溝にゲート電極に接続されるように形成されていることから、ゲート電極との同時形成を可能としている。また、拡散層は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００２０】
【発明の実施の形態】
本発明の半導体装置に係る実施の形態の一例を、図１の概略構成断面図によって説明する。
【００２１】
図１に示すように、半導体基板１１には素子分離領域１２が形成されている。この素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、例えば０．１μｍ〜０，２μｍ程度の深さに形成されている。上記上記半導体基板１１および上記素子分離領域１２には、溝１３が例えば５０ｎｍ〜１００ｎｍ程度の深さに形成され、その溝１３内にはゲート絶縁膜１５を介してワード線（ゲート電極）１６が形成されている。なお、半導体基板１１に形成された溝１３の深さと素子分離領域１２に形成された溝１３の深さに多少の差を生じていても差支えはない。
【００２２】
さらに、上記溝１３の底部における半導体基板１１にはチャネル拡散層１４が形成されている。上記チャネル拡散層１４は、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならないが、半導体基板１１を掘り下げた溝１３底部の半導体基板１１部分に形成されているものであり、溝１３の側壁や上部はほとんど基板濃度としてよく、その領域は極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）となっている。
【００２３】
上記ゲート絶縁膜１５は、最先端のロジックのトランジスタよりもやや厚めの膜厚を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成されている。
【００２４】
また、上記ワード線（ゲート電極）１６は、少なくとも後に説明する取り出し電極２０との耐圧が確保される距離として、その表面が溝１３の上部の半導体基板１１表面より少なくとも３０ｎｍ以上５０ｎｍ以下、好ましくは４０ｎｍ以上５０ｎｍ以下、下がった状態に形成されている。この実施の形態では、例えば５０ｎｍ程度下がった状態に形成されている。
【００２５】
また上記ワード線（ゲート電極）１６は、遅延を抑制するため、従来から用いてきたタングステンシリサイド（ＷＳｉ2 ）／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコンもしくはコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造を用いることができる。本実施の形態では、Ｎチャネルトランジスタを構成しているため、ゲート電極およびワード線をポリメタルゲート構造で形成している。そのため、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
【００２６】
また、上記溝１３の側壁上部における半導体基板１１表面側には、ＤＲＡＭ領域の拡散層１７が形成されている。この拡散層１７の底部はでき得る限り薄い濃度に設定され、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１７の接合部では低濃度に設定されているため、拡散層１７とともに、低電界強度の接合が形成されている。この接合によってＤＲＡＭデータ保持特性が維持される。
【００２７】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００２８】
上記半導体基板１１上の全面には、第１の層間絶縁膜（絶縁膜）１８が形成されている。この第１層間絶縁膜１８表面は平坦化されている。上記第１の層間絶縁膜１８上にはＤＲＡＭ領域の拡散層１７に達する接続孔１９が形成されている。この接続孔１９は、拡散層１７の表面全面で取り出し電極をコンタクトさせることが可能なように、接続孔１９の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、接続孔１９内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔１９が完全にワード線（ゲート電極）１６にオーバラップする形となっている。上記接続孔１９内には、例えばリンドープトポリシリコンで形成される取り出し電極２０が形成されている。
【００２９】
一方、ロジック領域には、ロジックトランジスタが形成される。すなわち、上記第１の層間絶縁膜１８に形成された半導体基板１１に達する溝８１の内部にはゲート絶縁膜８２を介してゲート電極８４が形成されている。この溝８１の側壁はサイドウォール７３によって形成されていて、このサイドウォール７３の下部における半導体基板１１には低濃度拡散層７２、７２が形成され、この低濃度拡散層７２、７２を介したゲート電極８４の両側の半導体基板１１には拡散層７４、７４が形成されている。また、ロジック領域の素子分離領域１２上には第１の層間絶縁膜１８に形成された溝８１が配置され、その溝８１内にはワード線８４が形成されている。このワード線８４が形成されている溝８１の側壁も先に説明したのと同様に、サイドウォール７３によって形成されている。
【００３０】
さらに、上記第１の層間絶縁膜１８上には、取り出し電極２０、ゲート電極８４等を覆う第２の層間絶縁膜２１が形成されている。この第２の層間絶縁膜２１にはビットコンタクトホール２２が形成されている。また第２の層間絶縁膜２１上にはビット線２３が形成されていて、その一部は上記ビットコンタクトホール２２を通じて取り出し電極２０に接続されている。このビット線２３は、金属配線により形成され、その下部に密着層２３ａが形成され、その上部にオフセット絶縁膜２４が形成されている。
【００３１】
上記第２の層間絶縁膜２１上には、上記ビット線２３を覆うエッチングストッパ層２５および第３の層間絶縁膜２６が形成されている。この第３の層間絶縁膜２６表面は平坦化されている。上記第３の層間絶縁膜２６には上記取り出し電極２０に接続する接続孔２７が形成され、この接続孔２７内にはビット線２３との絶縁を図るためにサイドウォール絶縁膜２８が形成されている。
【００３２】
さらに、記憶ノードに接続するキャパシタ３１が形成されている。ここでは、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタが用いられている。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００３３】
なお、上記キャパシタには、上記ＭＩＭ構造のキャパシタ３１に限定されることはなく、例えばポリシリコンの結晶粒を利用したＨＳＧの記憶ノード電極もしくはシリンダ形状の記憶ノード電極を適用することも可能であり、絶縁膜に従来から用いられている酸化シリコン膜と窒化シリコン膜と酸化シリコン膜との積層膜（ＯＮＯ膜）、酸化タンタル膜、酸化アルミニウム膜等を用いることができる。
【００３４】
上記第３の層間絶縁膜２６上には、上記ＭＩＭ構造のキャパシタ３１を覆う第４の層間絶縁膜３２が形成されている。この第４の層間絶縁膜３２表面は平坦化されている。上記第４の層間絶縁膜３２ないし上記第１の層間絶縁膜１８には、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３３、３４、３５、８５、８６等が形成されている。さらに、接続孔３３、３４、３５、８５、８６等には、キャパシタ取り出し電極３６、ワード線取り出し電極３７、ビット線取り出し電極３８、ロジック領域の拡散層取り出し電極８７、ロジック領域のゲート取り出し電極８８等が形成されている。
【００３５】
さらに、第４の層間絶縁膜３２上には、第５の層間絶縁膜３９が形成されている。上記第５の層間絶縁膜３９には、各電極３６〜３８、８７、８８等に達する各配線溝４０が形成され、各配線溝４０に第１の配線４１が形成されている。この第１の配線４１は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。
【００３６】
上記半導体装置１では、ゲート絶縁膜１５を介して半導体基板１１に埋め込まれたゲート電極１６上に第１の層間絶縁膜（絶縁膜）１８を介してこのゲート電極１５にオーバラップする状態で拡散層１７に接続される取り出し電極２０を備えていることから、ゲート電極１６上の第１の層間絶縁膜１８を２０ｎｍ〜３０ｎｍ以上の十分な膜厚を確保することが可能になり、それによって、ゲート電極（ワード線）１６と拡散層１７に接続される取り出し電極２０との耐圧が確保されるようになる。
【００３７】
また、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成されている。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２０は拡散層１７の半導体基板１１表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００３８】
また、ワード線１６（１６ｗ）は、半導体基板１１および素子分離領域１２に形成した溝１３にゲート電極に接続されるように形成されていることから、ゲート電極１６との同時形成を可能としている。また、拡散層１７は深さ方向に不純物濃度が薄くなっていることから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００３９】
本発明の半導体装置の製造方法に係る実施の形態の一例を、図２〜図８の概略構成断面図によって説明する。図２〜図８では、前記図１によって説明したのと同様なる構成部品には同一符号を付与する。
【００４０】
図２の（１）に示すように、例えばＳＴＩ（Shallow Trench Isolation ）技術によって、半導体基板１１に素子分離領域１２を形成する。さらにリソグラフィー技術に用いるレジスト膜６１を形成した後、ＤＲＡＭ部のゲート電極およびワード線となる部分のレジスト膜６１に開口部６２を形成する。図面では酸化シリコンからなるバッファ層５１を形成した半導体基板１１を示しているが、場合によっては、上記バッファ層５１は必要としない。また上記素子分離領域１２は０．１μｍ〜０，２μｍ程度の深さに形成される。
【００４１】
次いで、図２の（２）に示すように、上記レジスト膜６１をエッチングマスクに用いて、バッファ層５１、素子分離領域１２および半導体基板１１をエッチング（例えば連続的にエッチング）して素子分離領域１２（フィールド）および半導体基板１１に溝１３を形成する。この溝１３の深さは、例えば５０ｎｍ〜１００ｎｍ程度であり、半導体基板１１に形成された溝１３の深さと素子分離領域１２に形成された溝１３の深さとが多少の差を生じてもよい。
【００４２】
その後上記レジスト膜６１を通常の除去技術によって除去し、さらにバッファ層５１をエッチングにより除去する。
【００４３】
次いで、図３の（３）に示すように、ＤＲＡＭ領域のチャネルドーズを例えばイオン注入法によって行って、溝１３の底部における半導体基板１１にチャネル拡散層１４を形成する。その後、上記溝１３の内面および半導体基板１１、素子分離領域１２上にＤＲＡＭ部のゲート絶縁膜１５を形成する。さらに溝１３を埋め込むように半導体基板１１、素子分離領域１２上にゲート電極形成膜５２を形成する。
【００４４】
ＤＲＡＭ領域のワードトランジスタのチャネルとして、高濃度（例えば１．０×１０18／ｃｍ3 〜１．０×１０19／ｃｍ3 ）にしなければならない領域は、半導体基板１１を掘り下げた溝１３底部の半導体基板１１部分であり、溝１３の側壁や上部にはほとんど基板濃度としてのイオン注入を行う必要はない。したがって、極めて低濃度（例えば１．０×１０17／ｃｍ3 〜１．０×１０18／ｃｍ3 ）での形成が可能になる。
【００４５】
ＤＲＡＭセルは、最先端のロジックのトランジスタよりもやや厚めのゲート絶縁膜を有し、またゲート長もやや長く形成されるため、この世代であっても、熱酸化による酸化シリコン膜の適用が可能である。したがって、ＤＲＡＭ領域の上記ゲート絶縁膜１５は、例えば１．５ｎｍ〜２ｎｍ程度の厚さの酸化シリコン膜で形成される。また、ゲート電極形成膜５２は、遅延を抑制するため、従来から用いてきたタングステンシリサイド（ＷＳｉ2 ）／ポリシリコンからなるポリサイド構造に代わり、例えばタングステン／窒化タングステン／ポリシリコンもしくはコバルト／コバルトシリサイド／ポリシリコンからなる耐熱性のポリメタルゲート構造を用いることができる。本プロセスでは、Ｎチャネルトランジスタを形成するため、ＤＲＡＭ領域のトランジスタのゲート電極およびワード線をポリメタルゲート構造で形成している（図面ではメタル部分とポリシリコン部分とを描いている）。そのため、ホウ素の突き抜けや窒化タングステン界面への偏析などの問題は発生しない。
【００４６】
また、上記ゲート絶縁膜１５と上記ゲート電極形成膜５２は、ロジック領域のダミーゲートパターンとして用いることができる。したがって、このゲート電極形成膜５２の膜厚は合計で１５０ｎｍ〜２００ｎｍ程度が必要になる。
【００４７】
さらに、全面にレジスト膜９１を形成した後、リソグラフィー技術によって、ＤＲＡＭ領域のワード線（ゲート電極も含む）を形成するためにロジック領域のみを上記レジスト膜９１で覆うようにパターニングを行う。次いで、上記レジスト膜９１をマスクに用いてＤＲＡＭ領域のエッチバックを行う。
【００４８】
図３の（４）に示すように、溝１３内にのみ、上記ゲート電極形成膜５２を残すようにして、ワード線（一部がゲート電極となる）１６を形成する。その際、ＤＲＡＭ領域のワード線１６形成のためのエッチバックは半導体基板１１よりも例えば５０ｎｍ程度低くなるように行い、後に形成される拡散層取り出し電極との耐圧距離を確保する。
【００４９】
次いでイオン注入によって、半導体基板１１表面側にＤＲＡＭ領域の拡散層１７を形成する。このイオン注入では、データ保持特性を考慮してリンをイオン注入する。このとき、拡散層１７の底部はでき得る限り薄い濃度に設定し、半導体基板１１との電界を緩和させることが望ましい。もともと半導体基板１１側は、この拡散層１７の接合部では低濃度に設定されているため、拡散層１７とともに、低電界強度の接合が形成される。この接合がＤＲＡＭデータ保持特性の傾向を維持する。なお、ＤＲＡＭ領域の拡散層１７を形成する際にはロジック領域はゲート電極形成膜５２で覆われているため、特にマスクを必要としないのでマスク形成工程も必要としない。
【００５０】
上記説明したように、半導体基板１１にゲート絶縁膜１５を介してゲート電極１６が埋め込まれ、拡散層１７が半導体基板１１表面側に形成されていることから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長を確保することもでき、バックバイアスを印加して短チャネル効果が厳しいＤＲＡＭセルのトランジスタ特性を安定化させることもできる。
【００５１】
図４の（５）に示すように、ロジック領域のダミーゲートパターンのパターニングを行う。まず全面にレジスト膜９２を形成し、例えばリソグラフィー技術によってレジスト膜９２をロジック領域のゲート電極パターンに加工する。その際、ＤＲＡＭ領域はレジスト膜９２で保護しておく。
【００５２】
図４の（６）に示すように、上記レジスト膜９２〔前記図４の（５）参照〕をエッチングマスクにしてゲート電極形成膜５２をエッチング加工してロジック領域にダミーゲートパターン７１を形成する。その後、上記レジスト膜９２を除去する。
【００５３】
次いで、ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの低濃度拡散層７２、７２を形成する。その後、上記レジスト膜を除去する。同様にして、ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタのエクステンション（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００５４】
次いでサイドウォール形成膜７３Ｆを全面に形成する。このサイドウォール形成膜７３Ｆは、ＤＲＡＭ領域のゲート電極１６上に直接接触する状態に形成されるため、窒化シリコンよりも低応力の酸化シリコンで形成することが好ましい。または、酸化シリコン膜と窒化シリコン膜の積層膜もしくは酸化窒化シリコン膜で形成することも可能である。その後、全面にレジスト膜９３を形成し、例えばリソグラフィー技術によってロジック領域のレジスト膜９３を除去し、ＤＲＡＭ領域のレジスト膜９３は残して、ＤＲＡＭ領域を保護しておく。その状態で、上記サイドウォール形成膜７３Ｆをエッチバックする。
【００５５】
その結果、図５の（７）に示すように、ダミーゲートパターン７１の側壁にサイドウォール形成膜７３Ｆでサイドウォール７３が形成される。次いで、ロジック領域のｎチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｎチャネルトランジスタの拡散層７４、７４を形成する。その後、上記レジスト膜を除去する。同様にして、ロジック領域のｐチャネルトランジスタの形成領域上を開口したレジスト膜（図示せず）を形成し、続いてそのレジスト膜をマスクに用いて半導体基板１１にイオン注入を行い、ｐチャネルトランジスタの拡散層（図示せず）を形成する。その後、上記レジスト膜を除去する。
【００５６】
さらに、通常のシリサイド化技術を用いて、上記ロジック領域の各拡散層７４上に選択的にシリサイド層７５を形成する。このとき、ダミーゲートパターン７１の頂上部にもシリサイド層７５が形成されるが、後の化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishing ）工程でこのシリサイド層は除去されることになる。なお、ダミーゲートパターン７１のタングステン膜上にシリサイド層を形成したくない場合には、ダミーゲートパターン７１上に予め窒化シリコン膜（図示せず）等でキャップ層を形成しておくことによりダミーゲートパターン７１上のシリサイド化を阻止することができる。
【００５７】
次に、半導体基板１１上の全面にキャップ絶縁膜７６を形成する。このキャップ絶縁膜７６はシリサイド層を形成した領域の接合リークを抑制する効果があるが、不要であれば形成する必要はない。次いで、全面に第１の層間絶縁膜（絶縁膜）１８を形成した後、ＣＭＰによって、第１層間絶縁膜１８表面を平坦化する。上記第１の層間絶縁膜１８表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、上記第１の層間絶縁膜１８上にレジスト膜５３を形成した後、リソグラフィー技術によって、上記レジスト膜５３に接続孔パターン５４を形成する。
【００５８】
次いで、図５の（８）に示すように、上記レジスト膜〔図３の（５）参照〕をエッチングマスクに用いて、第１の層間絶縁膜１８を貫通してＤＲＡＭ領域の拡散層１７に達する接続孔１９を形成する。このとき、ＤＲＡＭ領域のワード線（ゲート電極）１６はコンタクトを取るべき拡散層１７よりも半導体基板１１表面下に配置されているので、セルフアラインコンタクト等の特別な技術を用いる必要はない。またＤＲＡＭの拡散層１７全面が取り出し電極とコンタクトできるように、接続孔１９の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、図面では、多少アライメントずれを起こした状態をわざと記載したが、接続孔開口時に過剰なオーバエッチングを施さなければ、後の工程で接続孔１９内に形成されるワード線取り出し電極の物理的な距離を確保することが可能となる。なお、上部からみた投影デザインでは、この接続孔１９が完全にワード線（ゲート電極）１６にオーバラップする形となっている。
【００５９】
次いで、上記接続孔１９内を埋め込むように、第１の層間絶縁膜１８上に、取り出し電極形成膜５５を形成する。この取り出し電極形成膜５５は、例えばリンドープトポリシリコンで形成される。この拡散層取り出しのための取り出し電極形成膜５５は、従来通り、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはRapid Thermal Annealing の略）が必要になる。その後は、ロジック領域のゲート電極を形成する工程となるため、一切の高温熱処理を行わないようにする必要がある。
【００６０】
その後、図６の（９）に示すように、例えばＣＭＰによって、第１の層間絶縁膜１８上の余剰な取り出し電極形成膜５５（リンドープトポリシリコン）を除去して、接続孔１９内に取り出し電極形成膜５５からなる取り出し電極２０を形成するとともに、第１の層間絶縁膜１８を研磨してその表面を平坦化させる。その際、ロジック領域のダミーゲートパターン７１上部を露出させる。
【００６１】
次いで、図６の（１０）に示すように、ＤＲＡＭ領域に形成された拡散層取り出しのための取り出し電極２０を保護するキャップ絶縁膜７７を形成する。そしてレジスト膜９４を形成した後、リソグラフィー技術によって上記レジスト膜９４をＤＲＡＭ領域のみに残す。このキャップ絶縁膜７７は、後の工程で行うＣＭＰによって除去されるため、材質は問わない。一例として、窒化シリコンもしくは酸化シリコンで形成される。その後、ロジック領域におけるダミーゲートパターン７１を除去する。
【００６２】
その結果、図７の（１１）に示すように、上記ダミーゲートパターンを除去部分に溝８１が形成される。このダミーゲートパターンの除去は、下地が酸化シリコン系であるため反応性イオンエッチングで行うことも可能であり、または硫酸過水もしくはフッ硝酸によるウエットエッチングにより除去することも可能である。
【００６３】
そして、図７の（１２）に示すように、上記溝８１の内壁に上記ロジック領域のゲート絶縁膜８２を形成した後、その溝８１内部を埋め込むようにゲート電極形成膜８３を形成する。このゲート絶縁膜８２およびゲート電極形成膜８３は上記キャップ絶縁膜７７上にも形成される。上記ゲート絶縁膜８２は、酸化シリコン膜で形成されるが、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ等の高誘電体膜を用いることも可能である。また上記ゲート電極形成膜８３はタングステン膜／窒化チタン膜の積層膜で形成することが一般的である。
【００６４】
再びＣＭＰによって、第１の層間絶縁膜１８上の余剰なゲート絶縁膜８２とゲート電極形成膜８３とを除去して、溝８１内にゲート絶縁膜８２を介してゲート電極形成膜８３からなるゲート電極８４を形成するとともに、第１の層間絶縁膜１８表面を平坦化する。その結果、ロジック領域のゲート電極８４上部は露出される。その際、ＤＲＡＭ領域の拡散層を取り出すための取り出し電極２０の上部も研磨されるが、何ら問題はない。
【００６５】
次いで、ＤＲＡＭ領域の取り出し電極２０上およびロジック領域のゲート電極８４上を覆うキャップ絶縁膜（第２の層間絶縁膜）２１を全面に形成する。
【００６６】
その後、図８の（１３）に示すように、通常のＤＲＡＭプロセスを経る。すなわち、上記第２の層間絶縁膜２１を形成した後、ビットコンタクトホール２２を形成する。次いで、金属電極によるビット線２３を形成する。このビット線２３は、その下部に密着層２３ａを成膜して形成され、その上部にオフセット絶縁膜２４を成膜して形成される。その後、ビット線２３を覆うエッチングストッパ層２５および第３の層間絶縁膜２６を形成する。そして、第３の層間絶縁膜２６表面を平坦化する。次に、第３の層間絶縁膜２６に上記取り出し電極２０に接続する接続孔２７を自己整合コンタクトを形成する技術によって形成する。この接続孔２７内にはビット線２３との絶縁を図るためにサイドウォール絶縁膜２８が形成されている。
【００６７】
次いで、熱処理が不要なＭＩＭ（Metal/insulator/Metal）構造のキャパシタ３１を形成する。ＭＩＭ構造のキャパシタ３１は０．１μｍ以降のＤＲＡＭでは必須になると予想され、現在では、一例として、電極にルテニウム（Ｒｕ）、酸化ルテニウム（Ｒｕ）系材料が用いられ、誘電体膜にはＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）系の膜が採用される。
【００６８】
次いで、上記第３の層間絶縁膜２６上に、上記ＭＩＭ構造のキャパシタ３１を覆う第４の層間絶縁膜３２を形成する。その後、ＣＭＰによって上記第４の層間絶縁膜３２表面を平坦化する。次いで、第４の層間絶縁膜３２ないし第１の層間絶縁膜１８に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極、ロジック領域の拡散層取り出し電極、ロジック領域のゲート取り出し電極等を形成するための接続孔３３、３４、３５、８５、８６等を形成する。さらに、接続孔３３、３４、３５、８５、８６等に、キャパシタ取り出し電極３６、ワード線取り出し電極３７、ビット線取り出し電極３８、ロジック領域の拡散層取り出し電極８７、ロジック領域のゲート取り出し電極８８等を形成する。さらに、第４の層間絶縁膜３２上に第５の層間絶縁膜３９を形成する。次いで、この第５の層間絶縁膜３９に各電極３６〜３８、８７、８８等に達する各配線溝４０を形成し、配線溝４０に第１の配線４１を形成する。この第１の配線４１は例えば銅配線からなる。図示はしないが、さらに必要に応じて上層配線を形成する。
【００６９】
上記半導体装置１の製造方法では、半導体基板１１に形成した溝１３内に、その溝１３の上部を残して、ゲート絶縁膜１５を介してゲート電極（ワード線）１６を埋め込むように形成し、また、溝１３の側壁の半導体基板１１表面側に拡散層１７を形成し、さらに溝１３の上部を埋め込むように第１の層間絶縁膜（絶縁膜）１８を形成し、ゲート電極１６上に第１の層間絶縁膜１８を介してゲート電極１６にオーバラップする状態で拡散層１７に達する接続孔１９を形成することから、接続孔１９内に形成される取り出し電極２０とゲート電極１６とは第１の層間絶縁膜１８によって離間され、しかもその第１の層間絶縁膜１８は例えば30ｎｍ以上の十分な膜厚を確保することが可能になる。そのため、ゲート電極（ワード線１６と拡散層１７に接続される取り出し電極２０との耐圧を確保することが可能になる。
【００７０】
また、半導体基板１１に形成した溝１３内にゲート絶縁膜１５を介してゲート電極１６を埋め込み、拡散層１７を半導体基板１１表面側に形成することから、チャネルはゲート電極１６が形成されている溝１３底部側の半導体基板１１を廻り込むように形成される。そのため、実効的なチャネル長が十分に確保されるため、バックバイアスを印加して、短チャネル効果が厳しいＤＲＡＭのトランジスタ特性が安定化される。さらに、取り出し電極２０は拡散層１７の半導体基板１１の表面側全域に接続させることが可能になり、コンタクト抵抗の低減が図れる。
【００７１】
また、ワード線１６（１６ｗ）は、半導体基板１１および素子分離領域１２に形成した溝１３にゲート電極１６に接続されるように形成されていることから、ゲート電極１６との同時形成を可能としている。また、拡散層１７は深さ方向に不純物濃度が薄くなるように形成することから、接合の電界を緩和することが可能になり、データ保持特性の性能が維持される。
【００７２】
上記ＤＲＡＭ領域に用いた技術は、汎用ＤＲＡＭのメモリチップの製造にも適用することが可能である。
【００７３】
【発明の効果】
以上、説明したように本発明の半導体装置およびその製造方法によれば、ＤＲＡＭ領域の拡散層下部の基板濃度をセルトランジスタに要求されるほど濃くする必要がないので接合の電界を緩和することが可能になり、ＤＲＡＭ領域のセル縮小化でますます厳しくなるデータ保持特性の性能を維持することが可能になる。
【００７４】
また、ＤＲＡＭ領域のセルトランジスタの実効的なチャネル長が延びるため、短チャネル効果を抑制し、トランジスタ特性の安定化を図ることができる。
【００７５】
さらに、ＤＲＡＭ領域の拡散層全面を取り出し電極とのコンタクトに使用するため、実効面積を有効に使用することができるので、拡散層のコンタクト抵抗を、そのセルデザインで実現可能な最低の抵抗値に抑制することが可能となる。
【００７６】
またさらに、上部投影デザイン的に、ＤＲＡＭ領域の拡散層の取り出し電極と、ワード線（ゲート電極）とがオーバラップすることが可能となり、セルの微細化が可能になる。現在のＤＲＡＭ構造では、ワード線と取り出し電極間は２０ｎｍ〜３０ｎｍ程度の距離の確保が必要とされているが、本発明のＤＲＡＭ構造では、この距離の確保が必要なくなる。
【００７７】
ロジック領域の高駆動力トランジスタを実現するために、リプレースメントゲート電極とＤＲＡＭの１チップ化を可能にした。これによって、ロジック領域のゲートは熱処理に対するケアが不要となり、ゲート絶縁膜に、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化アルミニウム、ＢＳＴ（ＢａＴｉＯ3 とＳｒＴｉＯ3 との混晶）等、およびゲート電極に、Ｃｕ／ＴｉＮ、Ｗ／ＴｉＮ等を用いることが可能になった。それによって、ロジック素子の性能の向上が図れる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る実施の形態の一例を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１）、（２）である。
【図３】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（３）、（４）である。
【図４】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（５）、（６）である。
【図５】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（７）、（８）である。
【図６】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（９）、（１０）である。
【図７】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１１）、（１２）である。
【図８】本発明の半導体装置の製造方法に係る実施の形態の一例を示す概略構成断面図（１３）である。
【符号の説明】
１…半導体装置、１１…半導体基板、１３…溝、１５…ゲート絶縁膜、１６…ゲート電極、１７…拡散層、２０…取り出し電極
Claims (2)
- メモリ素子とロジック素子とを同一半導体基板上に形成する半導体装置の製造方法において、
前記メモリ素子のメモリトランジスタは、
前記半導体基板および該半導体基板に形成した素子分離領域に溝を形成する工程と、
前記溝内にゲート絶縁膜を形成する工程と、
前記溝の上部を残した状態で前記溝内を埋め込むようにゲート電極およびワード線を形成する工程と、
前記溝の側壁の前記半導体基板表面側に拡散層を形成する工程と、
前記溝の上部を埋め込むように絶縁膜を形成する工程と、
前記ゲート電極上に前記絶縁膜を介して前記ゲート電極にオーバラップする状態で前記拡散層に達する接続孔を形成する工程と、
前記接続孔内に取り出し電極を形成する工程と、
前記取り出し電極を活性化する熱処理を行う工程とにより形成され、
前記ロジック素子のロジックトランジスタは、
前記ゲート電極および前記ワード線と同一層で前記半導体基板上にダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンをマスクにしてロジックトランジスタの低濃度拡散層を形成する工程と、
前記ダミーゲートパターンの側壁にサイドウォールを形成する工程と、
前記ダミーゲートパターンと前記サイドウォールとをマスクにしてロジックトランジスタの拡散層を形成する工程と、
前記絶縁膜と同一層でダミーゲートパターンを覆う工程と、
前記接続孔内に取り出し電極を形成した後の前記絶縁膜の平坦化工程で前記ダミーゲートパターンの上部を露出させる工程と、
前記活性化の熱処理を行った後に前記ダミーゲートパターンを除去してゲート溝を形成する工程と、
前記ゲート溝にゲート絶縁膜を介してゲート電極を形成する工程とにより形成されることを特徴とする半導体装置の製造方法。 - 前記拡散層は深さ方向に不純物濃度が薄くなるように形成することを特徴とする請求項１記載の半導体装置の製造方法。
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