KR100539276B1 - 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

레이 아웃 상에서 상이한 폭을 갖는 게이트 라인을 포함하는 반도체 장치가 개시되어 있다. 액티브 영역 및 필드 영역을 포함하는 기판 상에 게이트 라인이 형성된다. 상기 게이트 라인은 상기 액티브 영역 상에서는 제1 폭을 갖고, 상기 필드 영역 상에서는 상기 제1 폭보다 넓은 제2 폭을 갖는다. 또한, 액티브 영역 상에서의 게이트 라인의 두께는 필드 영역 상에서의 두께에 비하여 두껍다. 반도체 장치의 고집적화에 따라 필드 영역 상의 게이트 저항을 감소시키지 않으면서, 액티브 영역에서의 게이트 라인 양측의 콘택 마진이 증가한다.

Description

게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 {Semiconductor device having a gate line and Method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 게이트 라인을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, MOS 트랜지스터의 게이트 전극의 게이트 길이는 매우 감소되고 있으며, 상기 이웃하는 게이트 전극들 간의 간격도 매우 감소되고 있다.
반도체 장치에서 상기 게이트 길이가 감소됨에 따라, 상기 MOS 트랜지스터의 특성을 확보하는 것이 점점 더 어려워지고 있다. 예를 들면, MOS 트랜지스터의 문턱 전압을 반도체 장치에서 요구하는 수준으로 상승시키기가 어렵다. 상기 게이트 길이를 변동시키지 않으면서 상기 MOS 트랜지스터의 문턱 전압을 상승시키기 위해서는 소오스 영역 및 드레인 영역의 도핑 농도를 증가시켜야만 한다. 그러나, 상기 소오스 영역 및 드레인 영역의 도핑 농도를 증가시키는 경우 벌크 쪽으로의 누설 전류(off leakage)가 증가하게 되어 반도체 장치의 특성을 저하시킨다. 특히, DRAM 장치의 경우 셀 트랜지스터에서 누설 전류가 증가되면 리프레쉬 특성이 나빠져 동작 불량이 발생하게 된다.
따라서, 반도체 장치의 집적도를 변경하지 않으면서 MOS 트랜지스터의 특성을 확보하기 위한 게이트 전극의 레이 아웃 설계 방법이 요구되고 있다. 이러한 요구를 만족시키기 위해 종래에는 액티브 영역에서 폭이 확장되는 커브드 게이트 라인을 사용하여 레이 아웃을 설계하였다.
도 1은 종래의 DRAM 장치에서 커브드 게이트 라인의 레이 아웃도이다.
도 1에 도시된 종래의 DRAM장치는 라인(line)과 스페이스(space)의 간격이 F라 할 때 단위 셀 사이즈가 8F2 가 되도록 설계되어 있다.
도 1을 참조하면, 액티브 영역(10) 상에 형성되는 상기 게이트 라인(12a) 부위는 드레인 영역(즉, 케패시터 콘택 영역, 14)쪽으로 돌출되어 선폭이 증가되는 구조를 갖는다. 따라서, MOS트랜지스터는 게이트 길이는 확장하면서 소오스 영역(즉, 비트 라인 콘택 영역, 16)의 사이즈는 동일하게 유지할 수 있다.
그러나, 상기 게이트 라인(12)이 드레인 영역으로 돌출되도록 커브를 갖기 때문에 상기 게이트 라인(12)이 돌출된 길이만큼 상기 드레인 영역(14)의 폭이 감소되는 문제점이 있다. 이로 인해, 상기 드레인 영역(14)에 케패시터 콘택을 형성하는 공정이 어려워지며 케패시터 콘택 저항도 증가되는 문제가 있다.
따라서, 본 발명의 제1 목적은 커브드 게이트 라인을 포함하는 반도체 장치의 형성 방법을 제공하는 데 있다.
본 발명의 제2 목적은 커브드 게이트 라인을 포함하는 반도체 장치의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 제1 목적을 달성하기 위하여 본 발명에 따르면, 액티브 영역 및 필드 영역을 구비하는 반도체 기판, 상기 반도체 기판에 형성되며 상기 액티브 영역 상에 위치하는 부분의 폭이 상기 필드 영역 상에 위치하는 부분의 폭보다 감소된 게이트 라인, 그리고 상기 액티브 영역에 형성되며 상기 게이트 라인의 액티브 영역 상에 위치하는 부분과 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 구비하는 반도체 장치가 제공된다.
또한, 상술한 제1 목적을 달성하기 위하여 본 발명에 따르면, 액티브 영역 및 필드 영역을 포함하며, 상기 액티브 영역에 형성된 트렌치들을 갖는 반도체 기판, 상기 트렌치들 내에 형성된 게이트 절연막 패턴들, 상기 트렌치들을 채우는 하부 게이트 패턴들, 상기 하부 게이트 패턴들 및 필드 영역 상에 형성되고, 상기 하부 게이트 패턴들 상에 위치하는 부분들은 제1 폭을 갖고, 상기 필드 영역 상에 위치하는 부분들은 상기 제1 폭보다 넓은 제2 폭을 갖는 게이트 라인들, 그리고 상기 게이트 라인들 양측의 상기 액티브 영역에 형성되며, 각기 상기 제2 폭과 상기 제1 폭의 차이만큼 증가된 폭을 갖는 소오스 영역 및 드레인 영역을 구비하는 반도체 장치가 제공된다.
상술한 본 발명의 제2 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판에 액티브 영역 및 필드 영역을 정의한다. 상기 액티브 영역 및 필드 영역이 구분된 기판 상에 게이트 도전막을 증착한다. 상기 게이트 도전막을 식각하여 상기 액티브 영역 상에 위치하는 부분의 폭이 상기 필드 영역 상에 위치하는 부분의 폭보다 감소된 게이트 라인을 형성한다. 상기 액티브 영역에, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭과 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 형성한다.
또한, 상술한 제2 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판에 액티브 영역 및 필드 영역을 형성한다. 상기 액티브 영역에 트렌치를 형성한다. 상기 트렌치 내에 게이트 절연막을 형성한다. 상기 트렌치를 채우면서 상기 반도체 기판 상에 일정한 두께로 도전 물질을 증착하여 상기 트렌치 내에는 하부 게이트 패턴을 형성하면서 상기 반도체 기판 상에는 게이트 도전막을 형성한다. 상기 게이트 도전막을 식각하여 상기 액티브 영역 상에 위치하는 부분은 제1 폭을 갖고, 상기 필드 영역 상에 위치하는 부분은 상기 제1 폭에 비해 넓은 제2 폭을 갖는 게이트 라인을 형성한다. 상기 액티브 영역에 상기 제1 폭과 제2 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 형성한다.
상술한 바와 같이, 상기 액티브 영역 상에 형성되는 게이트 라인의 제1 폭이 상기 필드 영역 상에 형성되는 게이트 라인의 제2 폭 보다 작기 때문에, 상기 액티브 영역에서 상기 게이트 라인들 간의 간격을 증가시킬 수 있다. 따라서, 상기 게이트 라인들 사이의 콘택 형성 영역이 넓어지므로 콘택 마진을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 반도체 장치에서 커브드 게이트 라인의 레이 아웃도이다. 도 3은 도 2를 A-A'선늘 따라 절단한 반도체 장치의 셀 트랜지스터의 단면도이다.
이하에서 설명하는 반도체 장치는 라인(line)과 스페이스(space)의 간격이 각각 F라 할 때 단위 셀 사이즈가 8F2가 되도록 설계되어 있는 DRAM 장치이다. 그러나, 단위 셀 사이즈가 6F2 인 메모리 셀 및 4F2 인 메모리 셀 등에도 동일하게 적용할 수 있다.
도 2 및 도 3을 참조하면, 필드 영역(100a) 및 액티브 영역(100b)(도 2)이 구분된 반도체 기판(100)이 제공된다. 상기 필드 영역(100a)에는 반도체 기판(100)의 표면 아래로 일부 두께만큼 실리콘 산화막이 채워진 소자 분리용 트렌치가 형성되어 있다. 상기 각각의 액티브 영역(100b)은 상기 필드 영역(100a)에 의해 고립된다.
상기 액티브 영역(100b)에서 게이트 라인(130)이 형성되는 부위에는 게이트 트렌치(110)(도 3)가 형성되어 있다. 상기 고립된 하나의 액티브 영역(100b)에는 2개의 게이트 트렌치가 형성되어 있다. 상기 트렌치(110)는 저면 모서리 부위가 라운드되어 있다.
상기 게이트 트렌치(110) 내에는 약 100 내지 300Å의 얇은 두께로 게이트 절연막(114)(도 3)이 형성되어 있다. 상기 게이트 절연막(114)은 실리콘 산화막으로 형성될 수 있다. 상기 게이트 절연막(114)이 형성되어 있는 트렌치(110) 내부에는 하부 게이트 패턴(120)(도 3)이 형성되어 있다. 상기 하부 게이트 패턴(120)은 상기 실리콘 기판(100) 표면 아래로 형성되며 MOS 트랜지스터의 게이트 전극의 역할을 한다.
상기 하부 게이트 패턴(120)들 및 필드 영역(100a) 상을 지나는 게이트 라인(130)이 형성되어 있다. 상기 고립된 하나의 액티브 영역(100b) 상에는 2개의 평행한 게이트 라인(130)이 형성된다. 이하에서는, 상기 하부 게이트 패턴(120) 상에 형성된 게이트 라인(130) 부위를 억세스 게이트(access gate)(130a)라 하고, 상기 필드 영역(100a) 상에 형성된 게이트 라인(130) 부위를 패스 게이트(pass gate)(130b)라 한다.
상기 하부 게이트 패턴(120) 상에 형성된 억세스 게이트(130a)는 제1 폭(L1)을 갖고, 상기 필드 영역(100a) 상에 형성된 패스 게이트(130b)는 상기 제1 폭(L1)보다 넓은 제2 폭(L2)을 갖는다.
상기 제1 폭(L1)은 상기 하부 게이트 패턴(120)의 선폭과 동일하거나 또는 상기 하부 게이트 패턴(120)의 선폭보다 크다. 그리고, 상기 제1 폭(L1)을 갖는 억세스 게이트(130a)의 양측면은 상기 제2 폭(L2)을 갖는 패스 게이트(130b)의 양측면에서 각각 일정 길이만큼 내측으로 감소된 형태를 갖는다. 이 때, 상기 필드 영역(100a)상에 형성되는 패스 게이트(130b)는 상기 제1 폭(L1) 보다 넓은 제2 폭(L2)을 갖도록 형성함으로서, 상기 게이트 라인(130)의 저항 증가를 보상할 수 있다.
구체적으로, 상기 패스 게이트(130b)의 제2 폭(L2)은 F라 하고, 상기 패스 게이트들 사이의 간격(L3)(도 2)은 상기 제2 폭(L2)과 동일하게 F라 한다. 그리고, 상기 억세스 게이트(130a)의 제1 폭(L1)은 F-d1(d1<F)라 한다. 이 때, 상기 억세스 게이트(130a)의 양측면은 상기 패스 게이트(130b)의 양측 가장자리로부터 각각 d1/2 만큼 감소된 형태를 갖는다.
그러면, 도 2에 도시된 바와 같이, 상기 억세스 게이트(130a)들이 서로 평행하게 놓여지는 경우 상기 억세스 게이트(130a)들 사이의 간격(A2)은 F+d1이 된다. 또한, 상기 억세스 게이트(130a)와 상기 패스 게이트(130b)사이의 간격(A1)은 F+(d1/2)이 된다.
상기 게이트 라인(130) 상부에는 하드 마스크 패턴(140)이 구비된다. 상기 게이트 라인(130) 및 하드 마스크 패턴(140)이 적층된 구조물의 측면에 스페이서(150)가 구비된다.
상기 억세스 게이트(130a)의 양측에는 MOS 트랜지스터의 소오스 영역(106a) 및 드레인 영역(106b)이 형성된다.
상기 하나의 고립된 액티브 영역(100b) 내에는 2개의 MOS 트랜지스터가 형성된다. 즉, 상기 하나의 고립된 액티브 영역(100b)상에 형성되는 2개의 억세스 게이트(130a) 사이에는 공통의 소오스 영역(즉, 비트 라인 콘택 형성 영역)(106a)(도 3)이 형성되고, 상기 소오스 영역(106a)과 대향하고 상기 억세스 게이트(130a)와 인접하는 부위에는 드레인 영역(즉, 캐패시터 콘택 형성 영역)(106b)(도 3)이 형성된다.
이 때, 상기 소오스 영역(106a)의 폭(A2)은 F+d1이 되고 상기 드레인 영역(106b)의 폭(A1)은 F+(d1/2) 이 된다.
상기 게이트 라인(130) 및 하드 마스크 패턴(140)이 적층된 구조물을 매몰하는 층간 절연막(160)이 형성되어 있다. 그리고, 상기 층간 절연막(160)의 소정 부위에는 상기 소오스/드레인 영역(106a, 106b)과 도통하는 셀프 얼라인 콘택(170)이 형성된다.
상기에서 설명한대로, 상기 하부 게이트 패턴들 상에 형성되는 게이트 라인들의 폭이 감소되면서 게이트 라인들 사이의 소오스 및 드레인 영역이 증가된다. 때문에, MOS 트랜지스터의 소오스/드레인 영역과 도통하는 콘택의 사이즈가 증가되어 콘택 저항이 감소된다.도 4a 내지 도 4g는 도 2 및 도 3에 도시한 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
삭제
도 4a를 참조하면, 반도체 기판(100)의 상부에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역(100b) 및 필드 영역(100a)을 구분한다. 상기 액티브 영역(100b)은 도 2의 레이 아웃과 같이 필드 영역(100a)에 의해 고립된다.
상기 기판(100) 상에 버퍼 산화막(101)을 약 100Å 정도의 얇은 두께로 형성한다. 이어서, 후속에 형성될 트렌치 깊이를 고려하여 소오스/드레인 영역들을 형성하기 위한 불순물 이온(105)을 주입한다. 상기 불순물 이온(105)은 형성하고자 하는 트랜지스터의 타입에 따라 3족 또는 5족의 불순물 이온이 주입된다.
도 4b를 참조하면, 상기 기판(100)에서 게이트 라인(130)이 형성될 부위를 노출하는 제1 포토레지스트 패턴(102)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(102)을 마스크로 상기 기판(100)을 선택적으로 식각하여, 하부 게이트 패턴을 형성하기 위한 게이트 트렌치(109)를 형성한다.
상기 하나의 고립된 액티브 영역(100b)에는 2개의 트렌치를 형성한다. 그리고, 상기 게이트 트렌치(109)의 폭은 상기 액티브 영역(100b)상에 형성되는 게이트 라인(130)의 폭과 동일하거나 상기 게이트 라인(130)의 폭보다 작게 형성한다.
본 실시예에서는 상기 게이트 트렌치(109)의 폭을 약 70 내지 90㎚로 형성한다. 상기 게이트 트렌치(109)의 깊이는 MOS 트랜지스터의 설계된 리세스 채널 길이 및 소오스/드레인 영역들의 도핑 깊이 등을 고려하여 정해진다. 본 실시예에서는 상기 트렌치(109)의 깊이를 약 1000 내지 1500Å로 형성한다.
도 4c를 참조하면, 상기 제1 포토레지스트 패턴(102)을 통상의 애싱 공정 또는 스트립 공정을 수행하여 제거한다.
이어서, 케미컬 건식 식각(Chemical Dry Etch)에 의해 노출된 실리콘 기판(100)을 선택적으로 등방성 식각하여, 상기 게이트 트렌치(110)의 저면 모서리 부위를 라운딩한다. 상기 게이트 트렌치(110)의 측면 및 저면 프로파일은 MOS트랜지스터의 리세스 채널이 형성되는 영역을 결정하며, 상기 트렌치(110)의 저면 모서리 부위를 라운딩함으로서 리세스 채널을 용이하게 형성할 수 있다. 또한, 상기 케미컬 건식 식각을 수행함에 따라 상기 액티브(100b) 가장자리에서 트렌치(110)의 기울기 때문에 식각되지 않고 남아있는 실리콘이 제거되는 효과가 있다. 그러나, 상기 케미컬 건식 식각은 공정의 단순화를 위해 생략할 수도 있다.
이어서, 도시하지는 않았지만, 상기 게이트 트렌치(110)를 식각할 시에 발생한 데미지를 큐어링하기 위한 열산화막을 형성한다. 다음에, 상기 열산화막 및 하부의 버퍼 산화막(101)을 습식 식각 공정에 의해 동시에 제거한다.
도 4d를 참조하면, 상기 트렌치(110)의 측면, 저면 및 기판(100) 상부면에 게이트 절연막(114)을 형성한다. 이어서, 상기 게이트 절연막(114)이 형성된 게이트 트렌치(110) 내부를 매몰하면서 기판(100) 표면 상에 일정 두께로 도전 물질을 증착시켜 상기 게이트 트렌치(110) 내부에는 하부 게이트 패턴(120)을 형성하고 동시에 기판(100) 상에는 게이트 도전막(125)을 형성한다.
이어서, 상기 게이트 도전막(125) 상에 실리콘 질화물로 하드 마스크막(135)을 형성한다.
도 4e를 참조하면, 상기 하드 마스크막(135) 상에, 액티브 영역(100b) 상에서는 제1 폭(L1)을 갖고, 상기 필드 영역 상에서는 상기 제1 폭(L1)보다 넓은 제2 폭(L2)을 갖는 게이트 라인(130)을 패터닝하기 위한 제2 포토레지스트 패턴(138)을 형성한다. 상기 게이트 라인(130)에서 상기 액티브 영역(100b) 상에 형성되는 부위는 억세스 게이트(130a)라하고, 상기 필드 영역(100a) 상에 형성되는 부위는 패스 게이트(130b)라 한다.
이 때, 상기 제2 포토레지스트 패턴(138)은 상기 게이트 라인(130)의 제1 폭(L1)이 하부에 형성된 트렌치(110)의 선폭보다 더 크게 될 수 있도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(138)은 상기 제1 폭(L1)을 갖는 억세스 게이트의 양측면이 상기 제2 폭(L2)을 갖는 패스 게이트의 양측면으로부터 각각 일정 길이만큼 내측으로 감소된 형상이 되도록 형성한다.
상기 제2 포토레지스트 패턴(138)을 식각 마스크로 사용하여 상기 하드 마스크막(135)을 식각하여 하드 마스크 패턴(140)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(138)을 통상의 애싱 공정 또는 스트립 공정에 의해 제거한다.
상기 하드 마스크 패턴(140)을 식각 마스크로 사용하여 상기 반도체 기판(100) 표면이 노출되도록 상기 게이트 도전막(125)을 식각하여 게이트 라인(130)을 형성한다. 이에 따라, 도 2에 도시된 것과 같이, 상기 하나의 고립된 액티브 패턴(100b) 상에는 2개의 게이트 라인(130)이 서로 평행하게 형성된다.
도 4f를 참조하면, 상기 게이트 라인(130)을 형성하면서 발생된 데미지를 큐어링하기 위한 열산화막(도시되지 않음)을 형성한다. 이어서, 상기 게이트 라인(130) 및 기판(100)에 소정 두께로 실리콘 질화막(도시되지 않음)을 증착하고, 상기 증착된 실리콘 질화막을 이방성으로 식각하여 게이트 스페이서(150)를 형성한다.
도 4g를 참조하면, 상기 게이트 라인(130)을 매립하도록 층간 절연막(160)을 형성한다. 이어서, 상기 층간 절연막(160)의 소정 부위를 식각하여 상기 소오스 및 드레인 영역을 노출시키는 셀프 얼라인 콘택홀(165)을 형성한다.
다음에, 도 3에 도시된 바와 같이, 상기 셀프 얼라인 콘택홀(165) 내에 도전 물질을 매몰하고 평탄화 과정을 수행하여 셀프 얼라인 콘택(170)을 형성한다.
상기 과정에 의해 형성되는 MOS 트랜지스터는 필드 영역 상에 형성되는 패스 게이트의 선폭보다 액티브 영역 상에 형성되는 억세스 게이트의 선폭이 더 협소하다. 때문에, 상기 억세스 게이트들 사이의 간격이 종래에 비해 증가되므로, 소오스 및 드레인 영역을 선택적으로 노출시키는 셀프 얼라인 콘택홀의 형성이 용이해진다. 또한, 상기 소오스/드레인 영역과 접촉하는 셀프 얼라인 콘택 사이즈가 증가되어 콘택저항이 감소되는 효과가 있다.
상기 필드 영역 상에 형성되는 패스 게이트의 선폭은 상기 억세스 게이트의 선폭보다 크게 형성함으로서, 게이트 라인의 저항이 증가되는 것을 보상할 수 있다.
상기 MOS트랜지스터는 리세스 채널을 가지므로, 상기 억세스 게이트의 선폭이 감소되더라도 문턱 전압 감소, 누설 전류 증가 및 쇼트 채널 효과 등의 문제점을 최소화할 수 있다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 반도체 장치에서 커브드 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다. 이하에서 설명하는 제2 실시예는 상기 하부 게이트 패턴의 형상에서만 제1 실시예와 구분되며, 상기 커브드 게이트 라인의 레이 아웃은 상기 제1 실시예의 도 2와 동일하다.
도 5를 참조하면, 반도체 기판(200)은 필드 영역(200a) 및 액티브 영역(200b)으로 구분된다.
상기 액티브 영역(200b)에서 게이트 라인(230)이 형성되는 부위에는 게이트 트렌치(210)가 형성되어 있다. 상기 게이트 트렌치(210) 내에는 약 100 내지 300Å의 얇은 두께로 게이트 절연막(214)이 형성되어 있다. 상기 게이트 절연막(214)이 형성되어 있는 게이트 트렌치(210) 내부에는 하부 게이트 패턴(220)이 형성되어 있다.
상기 하부 게이트 패턴(220)들 및 필드 영역(200a)상을 지나는 게이트 라인(230)이 형성되어 있다. 상기 게이트 라인(230)에서 상기 하부 게이트 패턴(220) 상에 형성된 게이트 라인(230) 부위를 억세스 게이트(230a)라 하고, 상기 필드 영역(200a) 상에 형성된 게이트 라인(230) 부위를 패스 게이트(230b)라 한다.
상기 억세스 게이트(230a)는 제1 폭(L1)을 갖고, 상기 패스 게이트(230b)는 상기 제1 폭(L1)보다 넓은 제2 폭(L2)을 갖는다. 상기 제1 폭(L1)은 상기 하부 게이트 패턴(220)의 선폭보다 작다. 그리고, 상기 억세스 게이트(230a)는 상기 기판(200) 표면 아래로 일정 두께만큼 리세스되어 있다. 상기 억세스 게이트(230a)가 상기 기판(200) 표면 아래로 리세스 되는 두께는 소오스/드레인 영역들(206a, 206b)의 정션 깊이보다 작으며, 바람직하게는 500Å 이하가 되도록한다.
이 때, 상기 억세스 게이트(230a)의 양측면은, 도 2에 도시된 것과 동일하게, 상기 패스 게이트(230b)의 양측면에서 각각 일정 길이만큼 축소된 형태를 갖는다.
상기 게이트 라인(230) 상부에 하드 마스크 패턴(240)이 구비된다. 상기 게이트 라인(230) 및 하드 마스크 패턴(240)이 적층된 구조물의 측면에 스페이서(250)가 구비된다.
상기 게이트 라인(230)들 사이에 위치한 액티브 영역(200b)에는 MOS 트랜지스터의 소오스/드레인 영역들(206a, 206b)이 형성된다. 상기 게이트 라인(230) 및 하드 마스크 패턴(240)이 적층된 구조물을 매립하는 층간 절연막(260)이 형성되어 있다. 그리고, 상기 층간 절연막(260)의 소정 부위에는 상기 소오스/드레인 영역들(206a, 206b)과 도통하는 셀프 얼라인 콘택(270)이 형성된다.
본 실시예에 의한 MOS 트랜지스터에서는 하부 게이트 패턴의 선폭이 억세스 게이트의 선폭보다 크게 형성된다. 때문에, 상기 하부 게이트 패턴과 게이트 라인간의 오버랩 마진이 증가되어 공정이 용이해진다. 또한, 상기 MOS 트랜지스터의 리세스 채널의 길이가 증가되는 효과가 있다. 도 6a 내지 6e는 본 실시예에 따른 커브드 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예에 따른 제조 방법에서는 상기 하부 게이트 패턴 및 게이트 라인 형성 과정을 제외하고는 상기 실시예 1에서와 동일하다.
삭제
도 6a를 참조하면, 반도체 기판(200)의 상부에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역(200b) 및 필드 영역(200a)을 구분한다. 상기 기판(200) 상에 버퍼 산화막(201)을 약 100Å 정도의 얇은 두께로 형성한다. 이어서, 후속에 형성될 게이트 트렌치의 깊이를 고려하여 소오스/드레인 영역들을 형성하기 위한 불순물 이온(205)을 주입한다.
도 6b를 참조하면, 상기 액티브 영역(200b)에서 게이트 라인이 형성되는 부위를 노출하는 제1 포토레지스트 패턴(202)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(202)을 마스크로 상기 기판(200)을 식각하여, 하부 게이트 패턴을 정의하는 게이트 트렌치(209)를 형성한다.
이 때, 상기 게이트 트렌치(209)의 폭은 상기 액티브 영역(200b) 상에 형성되는 게이트 라인(230)의 폭(도 5, L1)보다 크게 형성한다. 본 실시예에서는 상기 트렌치(209)의 폭을 약 90㎚ 정도로 형성한다. 상기 게이트 트렌치(209)의 깊이는 MOS 트랜지스터에서 설계된 리세스 채널 길이를 고려하여 정해진다. 본 실시예에서는 상기 트렌치(209)의 깊이를 약 1000 내지 1500Å로 형성한다.
도 6c를 참조하면, 도 4c 및 도 4d에서 설명한 공정을 동일하게 수행하여 상기 게이트 트렌치(210)의 측면 및 저면 프로파일을 라운딩하고, 상기 트렌치(210)의 측면, 저면 및 기판 상부면에 게이트 산화막(214)을 형성한다. 이어서, 상기 트렌치(210) 내부에는 하부 게이트 패턴(220)을 형성하고 기판 상에는 게이트 도전막(225)을 형성한다. 이어서, 상기 게이트 도전막(225)상에 실리콘 질화물로 하드 마스크막(235)을 형성한다.
도 6d를 참조하면, 상기 하드 마스크막(235)상에, 액티브 영역(200b) 상에서는 제1 폭(L1)을 갖고 상기 필드 영역(200a) 상에서는 상기 제1 폭(L1)보다 넓은 제2 폭(L2)을 갖는 게이트 라인(230)을 패터닝하기 위한 제2 포토레지스트 패턴(238)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(238)은 상기 게이트 라인의 제1 폭(L1)이 하부에 형성된 트렌치(210)의 선폭(l)보다 작게 되도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(238)은 상기 제1 폭(L1)을 갖는 부위의 양측면이 상기 제2 폭(L2)을 갖는 부위의 양측면으로부터 각각 일정 길이만큼 내측으로 축소된 형상이 되도록 형성한다.
상기 제2 포토레지스트 패턴(238)을 식각 마스크로 상기 하드 마스크막(235)을 식각하여 하드 마스크 패턴(240)을 형성한다. 이어서 통상의 애싱 공정 또는 스트립 공정에 의해 상기 제2 포토레지스트 패턴(238)을 제거한다. 상기 하드 마스크 패턴(240)을 식각 마스크로 상기 반도체 기판(200)으로부터 일정 두께 아래까지 상기 게이트 도전막(225)을 식각하여 게이트 라인(230)을 형성한다.
따라서, 상기 액티브 영역(200b) 상에 형성되는 억세스 게이트(230a)는 상기 반도체 기판(200) 아래로 리세스된다. 상기 리세스되는 부위의 두께는 MOS트랜지스터의 소오스/드레인 영역들(206a, 206b)의 정션 깊이보다는 작아야 하며, 바람직하게는 500Å이하가 되도록 한다. 만일, 상기 리세스되는 부위의 두께가 너무 두꺼우면 리세스되는 두께를 기판(200) 전체의 영역에서 균일하게 맞추기가 어려우므로, 상기 억세스 게이트(230a)의 두께가 상기 기판(200)의 각 영역별로 달라지게된다. 따라서, 기판(200) 상에 형성되는 각각의 트랜지스터의 특성에 영향을 준다.
도 6e를 참조하면, 상기 도 4f 및 4g에서 설명한 공정을 동일하게 수행하여 게이트 스페이서(250)를 형성한다. 이어서, 상기 게이트 라인(230)을 매립하도록 층간 절연막(260)을 형성한다. 이어서, 상기 층간 절연막(260)의 소정 부위를 식각하여 상기 소오스 및 드레인 영역들(206a, 206b)을 노출시키는 셀프 얼라인 콘택홀(265)을 형성한다.
이어서, 상기 셀프 얼라인 콘택홀(265) 내에 도전 물질을 매립하고 평탄화하여 도 5에 도시한 바와 같은 본 실시예에 따른 MOS 트랜지스터를 형성한다.
상기 제2 실시예에 의한 MOS 트랜지스터는 트렌치의 선폭이 억세스 게이트의 제1 폭보다 넓게 형성한다. 따라서, 상기 트렌치 형성을 위한 식각 공정이 용이하다. 또한, 상기 트렌치의 선폭이 증가됨에 따라 상기 게이트 패턴과 게이트 라인간의 오버랩 마진이 증가되고, 리세스 채널의 길이가 증가되는 효과가 있다.
실시예 3
도 7은 본 발명의 실시예 3에 따른 반도체 장치에서 커브드 게이트 라인의 평면 레이 아웃도이다. 도 8은 본 발명의 제3 실시예에 따른 반도체 장치에서 B-B'를 절단한 셀 트랜지스터의 단면도이다.
도 7 및 도 8을 참조하면, 반도체 기판(300)에 필드 영역(300a) 및 액티브 영역(300b) 구분된다.
상기 액티브 영역(300a)에서 게이트 라인이 형성되는 부위에는 트렌치(310)(도 8)가 형성되어 있다. 상기 액티브 영역(300a)은 고립된 형태를 가지며 하나의 고립 액티브 영역에는 2개의 트렌치(310)가 형성되어 있다.
상기 트렌치(310) 내에는 100 내지 300Å의 얇은 두께로 게이트 절연막(314)이 형성되어 있다. 상기 게이트 절연막(314)은 실리콘 산화막으로 형성될 수 있다.
상기 게이트 절연막(314)이 형성되어 있는 트렌치(310) 내부에는 하부 게이트 패턴(320)이 형성되어 있다. 상기 하부 게이트 패턴(320)은 상기 실리콘 기판(300) 표면 아래로 형성되며 트랜지스터의 게이트 전극의 역할을 한다. 또한, 상기 하나의 고립 액티브 영역(300b)에는 2개의 하부 게이트 패턴(320)이 형성된다.
상기 하부 게이트 패턴(320)들 및 필드 영역(300a)상을 지나는 게이트 라인(330)이 형성되어 있다. 즉, 상기 하나의 고립 액티브 영역(300b)에는 상기 2개의 하부 게이트 패턴(320)과 접촉하는 2개의 게이트 라인(330)이 서로 평행하여 지나간다. 상기 하부 게이트 패턴(320)들 상에 형성되는 게이트 라인(330) 부위는 억세스 게이트(330a)라하고, 상기 필드 영역(300a) 상에 형성되는 게이트 라인(330) 부위는 패스 게이트(330b)라 한다.
상기 억세스 게이트(330a)의 양측에는 소오스 및 드레인 영역들(306a, 306b)이 형성된다.
상기 억세스 게이트(330a)는 제1 폭(L1')을 갖고, 상기 패스 게이트(330b)는 상기 제1 폭(L1')보다 넓은 제2 폭(L2')을 갖는다. 상기 제1 폭(L1')은 상기 하부 게이트 패턴(320)의 선폭보다 작다. 그리고, 억세스 게이트(330a)는 상기 드레인 영역(306b)으로 향하는 일측에서 상기 패스 게이트(330b)에 비해 일정 길이(d2)만큼 축소된 형태를 갖고, 상기 소오스 영역으로 향하는 타측은 상기 패스 게이트(330b)와 동일한 연장선 상으로 연장된다.
구체적으로, 상기 패스 게이트(330b)의 폭(L2')을 F 라하고, 상기 패스 게이트(330b)들 사이의 간격(L3')을 상기 제2 폭(L2')과 동일하게 F 라하고 한다. 그리고, 상기 억세스 게이트(330a)의 폭(L1')은 F-d2(d2<F)라 한다.
이 때, 상기 억세스 게이트(330a)에서 드레인 영역(306b)으로 향하는 일 측면과 상기 패스 게이트(330b) 사이의 간격(A1')은 F+d2 가 된다. 상기 억세스 게이트(330a)에서 상기 소오스 영역(306a)으로 향하는 일측과, 이웃하는 억세스 게이트 (330a)사이의 간격(A2')은 F가 된다. 즉, 통상의 8F2 구조를 갖는 DRAM 장치에서, 도 5에 도시된 바와 같이 커브드 게이트 라인을 형성하는 경우 상기 드레인 영역(306b)의 폭이 종래에 비해 증가된다.
상기 게이트 라인(330) 상부에는 하드 마스크 패턴(340)이 구비된다. 상기 게이트 라인(330) 및 하드 마스크 패턴(340)이 적층된 구조물의 측면에 스페이서(350)가 구비된다.
상기 게이트 라인(330) 및 하드 마스크 패턴(340)이 적층된 구조물을 매몰하는 층간 절연막(360)이 형성되어 있다. 그리고, 상기 층간 절연막(360) 내에는 상기 소오스/드레인 영역들(306a, 306b)과 도통하는 셀프 얼라인 콘택(370)이 형성된다. 이 때, 상기 드레인 영역(306b)과 접촉하는 셀프 얼라인 콘택 영역은 종래에 비해 확장된다.도 9a 및 도 9b는 본 실시예의 커브드 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다. 이하에서 설명하는 본 실시예의 셀 트랜지스터 제조 방법은 상기 실시예 1에서의 게이트 라인을 패터닝하는 방법을 제외하고는 동일하다.
삭제
도 9a를 참조하면, 도 4a 내지 도 4d에서 설명한 공정과 동일하게 진행한다. 간략하게 설명하면, 반도체 기판(300)을 액티브 영역(300b) 및 필드 영역(300a)으로 구분한다. 이어서, 후속에 형성될 트렌치 깊이를 고려하여 소오스/드레인을 형성하기 위한 불순물 이온을 주입한다. 이어서, 하부 게이트 패턴을 정의하는 게이트 트렌치(310)를 형성한다. 이 때, 상기 게이트 트렌치(310)의 폭은 상기 액티브 영역(300b)상에 형성되는 게이트 라인(300)의 폭과 동일하거나 상기 게이트 라인(300)의 폭보다 작게 형성한다.
이어서, 상기 게이트 트렌치(310) 내에 게이트 산화막(314)을 형성하고, 상기 게이트 트렌치(310) 내부를 매몰하면서 기판(300) 표면 상에 일정 두께로 도전 물질을 증착시켜 상기 게이트 트렌치(310) 내부에는 하부 게이트 패턴(320)을 형성하고 동시에 기판(300) 상에는 게이트 도전막(325)을 형성한다. 상기 게이트 도전막(325) 상에는 실리콘 질화물로 하드 마스크막(335)을 형성한다.
도 9b를 참조하면, 상기 하드 마스크막(335) 상에, 액티브 영역(300b) 상에서는 제1 폭(L1')을 갖고 상기 필드 영역(300a) 상에서는 상기 제1 폭(L1')보다 넓은 제2 폭(L2')을 갖는 게이트 라인(330)을 패터닝하기 위한 제2 포토레지스트 패턴(338)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(338)은 상기 게이트 라인(330)의 제1 폭(L1')이 하부에 형성된 트렌치(310)의 선폭보다 더 크게 될 수 있도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(338)은 상기 제1 폭(L1')을 갖는 부위에서 MOS트랜지스터의 드레인 영역(306b)으로 향하는 일측만이 상기 제2 폭(L2')을 갖는 부위의 일측면으로부터 내측으로 감소되고, 상기 제1 폭(L1')을 갖는 부위에서 MOS트랜지스터의 소오스 영역(306a)으로 향하는 다른 일측면 부위는 상기 제2 폭(L2')의 부위의 다른 일측면과 동일한 연장선 상에서 연장되도록 형성한다.
상기 제2 포토레지스트 패턴(338)을 식각 마스크로 상기 하드 마스크막(335)을 식각하여 하드 마스크 패턴(340)을 형성한다. 이어서, 상기 제 2 포토레지스트 패턴(338)을 통상의 애싱 공정 또는 스트립 공정에 의해 제거한다. 상기 하드 마스크 패턴(340)을 식각 마스크로 상기 반도체 기판(300) 표면이 노출되도록 상기 게이트 도전막(325)을 식각하여 게이트 라인(330)을 형성한다.
이어서, 도 4f 내지 도 4g를 참조로 설명한 공정과 동일하게 수행하여 상기 게이트 라인(330) 및 하드 마스크 패턴(340)의 측벽에 스페이서(350)(도 8)를 형성하고 층간 절연막(360)(도 8)을 형성한 후, 상기 콘택홀을 형성한다. 상기 콘택홀에 도전 물질을 매립하여 도 8에 도시된 바와 같은 MOS 트랜지스터를 형성한다.
상술한 방법에 의해 형성되는 MOS 트랜지스터는 게이트 라인들 사이의 드레인 영역이 증가되어, 상기 드레인 영역을 선택적으로 노출시키는 셀프 얼라인 콘택홀을 형성하기에 용이해지며, 반도체 장치에서 드레인 영역에서의 콘택 저항이 감소되는 효과가 있다. 그리고, 상기 필드 영역 상에 형성되는 게이트 라인의 선폭은 상기 액티브 영역에서의 게이트 라인의 선폭보다 크게 형성함으로서, 게이트 라인의 저항이 증가되는 것을 보상할 수 있다.
상기 MOS트랜지스터는 리세스 채널을 가지므로, 액티브 영역에서의 게이트 라인의 선폭이 감소되더라도 문턱 전압 감소, 누설 전류 증가 및 쇼트 채널 효과 등의 문제점을 최소화할 수 있다.
실시예 4
도 10은 본 발명의 제4 실시예에 따른 반도체 장치에서 커브드 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다. 본 실시예에서는 상기 하부 게이트 패턴의 형상에서만 실시예 3과 동일하고, 상기 커브드 게이트 라인의 레이 아웃은 상기 실시예 3의 도 7에 도시한 셀트랜지스터와 동일하다.
도 10을 참조하면, 반도체 기판에 필드 영역 및 액티브 영역 구분된다.
상기 액티브 영역(400b)에서 게이트 라인(430)이 형성되는 부위의 기판 아래로 게이트 트렌치(410)가 형성되어 있다. 상기 게이트 트렌치(410) 내에는 약 100 내지 300Å의 얇은 두께로 게이트 절연막(414) 및 하부 게이트 패턴(420)이 형성되어 있다.
상기 하부 게이트 패턴(420)들 및 필드 영역(400a)상을 지나는 게이트 라인(430)이 형성되어 있다. 상기 게이트 라인(430)은 상기 하부 게이트 패턴(420)의 상에서는 제1 폭(L1')을 갖고, 상기 필드 영역(400a) 상에서는 상기 제1 폭(L1')보다 넓은 제2 폭(L2')을 갖는다. 그리고, 도 7에 도시된 바와 같이, 상기 하부 게이트 패턴 상에 형성되는 억세스 게이트(430a)는 상기 드레인 영역(406b)으로 향하는 일측면에서 상기 패스 게이트(430b)로부터 일정 길이만큼 축소된 형태를 갖는다.
상기 제1 폭(L1')은 상기 하부 게이트 패턴(420)의 선폭보다 작다. 그리고, 상기 억세스 게이트(430a)는 상기 기판(400) 표면 아래로 일정 두께만큼 리세스되어 있다. 상기 게이트 라인(430)이 상기 기판(400) 표면 아래로 리세스 되는 두께는 소오스/드레인 영역들(406a, 406b)의 정션 깊이보다 작으며, 바람직하게는 500Å 이하가 되도록한다.
상기 게이트 라인(430) 상부에는 하드 마스크 패턴(440)이 구비된다. 상기 게이트 라인(430) 및 하드 마스크 패턴(440)이 적층된 구조물의 측면에 스페이서(450)가 구비된다.
상기 게이트 라인(430)들 사이에 위치한 액티브 영역(400b)에는 MOS 트랜지스터의 소오스/드레인 영역들(406a, 406b)이 형성된다. 상기 게이트 라인(430) 및 하드 마스크 패턴(440)이 적층된 구조물을 매몰하는 층간 절연막(460)이 형성되어 있다. 그리고, 상기 층간 절연막(460)의 소정 부위에는 상기 소오스/드레인 영역들(406a, 406b)과 도통하는 셀프 얼라인 콘택(470)이 형성된다.
도 11a 및 도 11b는 본 실시예의 커브드 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예에 따른 셀 트랜지스터의 제조 방법은 상기 하부 게이트 패턴 및 게이트 라인 형성 과정을 제외하고는 실시예 2에서와 동일하다.
도 11a를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 것과 동일하게 공정을 수행하여 액티브(400b) 및 필드 영역(400a)이 구분된 반도체 기판(400) 내에 게이트 절연막(414) 및 하부 게이트 패턴(420)을 형성하고, 상기 반도체 기판(400) 상에는 게이트 도전막(425) 및 하드 마스크막(435)을 형성한다.
도 11b를 참조하면, 상기 하드 마스크막(435) 상에, 액티브 영역(400b) 상에서는 제1 폭(L1')을 갖고 상기 필드 영역(400a) 상에서는 상기 제1 폭(L1')보다 넓은 제2 폭(L2')을 갖는 게이트 라인을 패터닝하기 위한 제2 포토레지스트 패턴(438)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(438)은 상기 게이트 라인의 제1 폭(L1')이 하부에 형성된 트렌치(410)의 선폭(l')보다 작게 되도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(438)은 상기 제1 폭(L1')을 갖는 부위에서 MOS트랜지스터의 드레인 영역(206b)으로 향하는 일측만이 상기 제2 폭(L2')을 갖는 부위의 일측으로부터 내측으로 감소되고, 상기 제1 폭(L1')을 갖는 부위에서 MOS트랜지스터의 소오스 영역(206a)으로 향하는 또 다른 측부는 상기 제2 폭(L2')의 부위의 또 다른 측부와 동일한 연장선으로 연장되도록 형성한다.
이어서, 상기 제2 포토레지스트 패턴(438)을 식각 마스크로 상기 하드 마스크막(435)을 식각하여 하드 마스크 패턴(440)을 형성한다. 상기 하드 마스크 패턴(440)을 식각 마스크로 상기 반도체 기판(400)으로부터 일정두께 아래까지 상기 게이트 도전막을 식각하여 게이트 라인(430)을 형성한다.
이어서, 도 4f 및 도 4g에서 설명한 공정을 동일하게 수행하여 게이트 라인 및 하드 마스크 패턴의 측면에 게이트 스페이서(450)를 형성하고, 상기 게이트 라인 및 하드 마스크 패턴을 매립하도록 층간 절연막(460)을 형성한다. 상기 층간 절연막(460)의 소정 부위를 식각하여 상기 소오스 및 드레인 영역들(406a, 406b)을 노출시키는 셀프 얼라인 콘택홀(465)을 형성한다. 이어서, 상기 콘택홀(465)에 도전 물질을 매립하여 도 8에 도시된 MOS트랜지스터를 형성한다.
실시예 5
도 12는 본 발명의 제5 실시예에 따른 반도체 장치에서 커브드 게이트 라인의 평면 레이 아웃도이다. 도 13는 본 발명의 제5 실시예에 따른 반도체 장치에서 C-C'선을 따라 절단한 셀 트랜지스터의 단면도이다. 본 실시예에 따른 셀 트랜지스터는 상술한 실시예 1 및 실시예 3에서의 셀 트랜지스터와 상기 커브드 게이트 라인의 형상이 다르것을 제외하고는 동일하다.
도 12 및 도 13을 참조하면, 반도체 기판(500)에 필드 영역(500a) 및 액티브 영역(500b) 구분된다. 상기 액티브 영역(500b)은 각각 고립된 형태를 갖는다.
상기 액티브 영역(500b)의 기판 아래로 게이트 트렌치(510)가 형성되며, 트렌치(510) 내에는 약 100 내지 300Å의 얇은 두께로 게이트 절연막(514) 및 하부 게이트 패턴(520)이 형성되어 있다.
상기 하부 게이트 패턴(520)들 및 필드 영역(500a)상을 지나는 게이트 라인(530)이 형성되어 있다. 이 때, 상기 하나의 고립된 액티브 영역(500b) 내에는 2개의 게이트 라인(530)이 평행하게 형성된다. 상기 게이트 라인(530)에서 상기 하부 게이트 패턴 상에 형성되는 부위는 억세스 게이트(530a)라하고, 상기 필드 영역(500a) 상에 형성되는 부위는 패스 게이트(530b)라 한다.
상기 하나의 고립된 액티브 영역(500b)상에 형성되는 2개의 억세스 게이트(530) 사이에는 공통의 소오스 영역(즉, 비트 라인 콘택 형성 영역)(506a)이 형성되고, 상기 소오스 영역(506a)과 대향하고 상기 억세스 게이트(530a)와 인접하는 부위에는 드레인 영역(즉, 캐패시터 콘택 형성 영역)(506b)이 형성된다.
상기 억세스 게이트(530a)는 제1 폭(L1")을 갖고, 상기 패스 게이트(530b)는 상기 제1 폭(L1")보다 넓은 제2 폭(L2")을 갖는다. 상기 제1 폭(L1")은 상기 하부 게이트 패턴(520)의 선폭보다 작다.
그리고, 상기 억세스 게이트(530a)는 상기 소오스 영역(506a)으로 향하는 일측면에서만 상기 제2 폭(L2")에 비해 일정 길이만큼 축소된 형태를 갖는다.
구체적으로, 상기 패스 게이트의 폭(L2")을 F라하고, 상기 패스 게이트 사이의 간격(L3")을 상기 제2 폭(L2")과 동일하게 F라 한다. 그리고, 상기 억세스 게이트(530)의 폭(L1")은 F-d3(d3<F)라 한다.
이 때, 상기 각각의 억세스 게이트(530a)에서 공통 소오스 영역(506a)으로 향하는 측면 사이의 간격(A2")은 F+(2×d3)이 된다. 상기 억세스 게이트(530a)에서 드레인 영역(506b)으로 향하는 일측면과 상기 패스 게이트(530b) 사이의 간격(A1")은 F가 된다. 즉, 통상의 8F2 구조를 갖는 DRAM 장치에서, 도 11에 도시된 바와 같이 커브드 게이트 라인을 형성하는 경우 상기 액티브 영역 상의 2개의 MOS트랜지스터의 공통 소오스 영역(즉, 비트 라인 콘택 영역)의 폭은 종래에 비해 2×d3만큼 증가된다.
상기 게이트 라인(530) 상부에는 하드 마스크 패턴(540)이 구비된다. 상기 게이트 라인(530) 및 하드 마스크 패턴(540)이 적층된 구조물의 측면에 스페이서(550)가 구비된다.
상기 게이트 라인(530) 및 하드 마스크 패턴(540)이 적층된 구조물을 매몰하는 층간 절연막(560)이 형성되어 있다. 그리고, 상기 층간 절연막(560)의 소정 부위에는 상기 소오스/드레인 영역들(506a, 506b)과 도통하는 셀프 얼라인 콘택(570)이 형성된다. 이 때, 상기 소오스 영역(506a)과 접촉하는 셀프 얼라인 콘택 영역은 종래에 비해 확장된다.도 14a 및 도 14b는 본 실시예의 커브드 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다. 이하에서 설명하는 본 실시예의 셀 트랜지스터 제조 방법은 상기 실시예 1에서의 방법과 게이트 라인을 패터닝하는 방법을 제외하고는 동일하다.
삭제
도 14a를 참조하면, 도 4a 내지 도 4d를 참조하여 설명한 공정과 동일하게 진행한다. 간략하게 설명하면, 반도체 기판(500)을 액티브 영역(500b) 및 필드 영역(500a)으로 구분한다. 이어서, 상기 기판(500) 표면 아래로 소오스/드레인 영역들을 형성하기 위한 불순물 이온을 주입한다. 제1 포토레지스트 패턴(도시 안함)을 마스크로 상기 기판(500)을 식각하여, 하부 게이트 패턴(520)을 정의하는 게이트 트렌치(510)를 형성한다. 이 때, 상기 게이트 트렌치(510)의 폭은 상기 액티브 영역(500b) 상에 형성되는 게이트 라인(530)의 폭과 동일하거나 상기 게이트 라인(530)의 폭보다 작게 형성한다.
이어서, 상기 게이트 트렌치(510) 내에 게이트 절연막(514)을 형성하고, 상기 트렌치(510) 내부를 매립하면서 기판(500) 표면 상에 일정 두께로 도전 물질을 증착시켜 상기 트렌치(510) 내부에는 하부 게이트 패턴(520)을 형성하고 동시에 기판(500) 상에는 게이트 도전막(525)을 형성한다. 상기 게이트 도전막(525) 상에는 실리콘 질화물로 하드 마스크막(535)을 형성한다.
도 14b를 참조하면, 상기 하드 마스크막(535) 상에, 액티브 영역(500b) 상에서는 제1 폭(L1")을 갖고 상기 필드 영역(500a) 상에서는 상기 제1 폭(L1")보다 넓은 제2 폭(L2")을 갖는 게이트 라인(530)을 패터닝하기 위한 제2 포토레지스트 패턴(538)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(538)은 상기 게이트 라인(530)의 제1 폭(L1")이 하부에 형성된 트렌치(510)의 선폭보다 더 크게 되도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(538)은 상기 제1 폭(L1")을 갖는 부위에서 MOS트랜지스터의 소오스 영역(506a)으로 향하는 일측만이 상기 제2 폭(L2")을 갖는 부위의 일측으로부터 내측으로 축소되고, 상기 제1 폭(L1")을 갖는 부위에서 MOS트랜지스터의 드레인 영역(506b)으로 향하는 타측 부위는 상기 제2 폭(L2")의 부위의 타측과 동일한 연장선으로 연장되도록 형성한다.
이어서, 상기 제2 포토레지스트 패턴(538)을 식각 마스크로 상기 하드 마스크막(535)을 식각하여 하드 마스크 패턴(540)을 형성한다. 상기 하드 마스크 패턴(540)을 식각 마스크로 상기 반도체 기판 표면이 노출되도록 상기 게이트 도전막(525)을 식각하여 게이트 라인(530)을 형성한다.
이어서, 도 4f 내지 도 4g를 참조로 설명한 공정과 동일하게 수행하여 상기 게이트 라인(530)의 측벽에 스페이서(550)를 형성하고 층간 절연막(560)을 형성한 후, 상기 콘택홀을 형성한다. 상기 콘택홀 내에 도전 물질을 매립하여 도 12에 도시된 MOS 트랜지스터를 형성한다.
상기 과정에 의해 형성되는 MOS 트랜지스터는 게이트 라인들 사이의 소오스 영역이 증가되어, 상기 소오스 영역을 선택적으로 노출시키는 셀프 얼라인 콘택홀을 형성하기에 용이해지며, 반도체 장치에서 소오스 영역의 콘택 저항이 감소되는 효과가 있다. 그리고, 상기 필드 영역 상에 형성되는 게이트 라인의 선폭은 상기 액티브 영역에서의 게이트 라인의 선폭보다 크게 형성함으로서, 게이트 라인의 저항이 증가되는 것을 보상할 수 있다.
상기 MOS 트랜지스터는 리세스 채널을 가지므로, 액티브 영역에서의 게이트 라인의 선폭이 감소되더라도 문턱 전압 감소, 누설 전류 증가 및 쇼트 채널 효과 등의 문제점을 최소화할 수 있다.
실시예 6
도 15는 본 발명의 실시예 6에 따른 반도체 장치에서 커브드 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다. 본 실시예에 따른 셀 트랜지스터는 하부 게이트 패턴의 형상에서만 실시예 5의 셀 트랜지스터와 다르고, 상기 커브드 게이트 라인의 레이 아웃은 상기 실시예 5에서의 도 11에서 도시한 셀 트랜지스터와 동일하다.
도 15를 참조하면, 반도체 기판(600)에 필드 영역(600a) 및 액티브 영역(600b)으로 구분된다.
상기 액티브 영역(600b)에서 게이트 라인(630)이 형성되는 부위에는 트렌치(610)가 형성되어 있다. 상기 트렌치(610) 내에는 100 내지 300Å의 얇은 두께로 게이트 절연막(614)이 형성되고 상기 게이트 절연막(614) 상에 하부 게이트 패턴(620)이 형성되어 있다.
상기 하부 게이트 패턴(620)들 및 필드 영역(600a)상을 지나는 게이트 라인(630)이 형성되어 있다. 상기 게이트 라인(630)은 상기 하부 게이트 패턴(620) 상에서는 제1 폭(L1")을 갖고, 상기 필드 영역(600a) 상에서는 상기 제1 폭(L1")보다 넓은 제2 폭(L2")을 갖는다. 그리고, 도 12에 도시된 바와 같이, 상기 제1 폭(L1")을 갖는 억세스 게이트(630a)는 상기 소오스 영역(606a)으로 향하는 일측에서 상기 제2 폭(L2")을 갖는 패스 게이트(630b)에 비해 일정 길이만큼 축소된 형태를 갖는다.
상기 제1 폭(L1")은 상기 하부 게이트 패턴(620)의 선폭보다 작다. 그리고, 상기 액티브 영역(600b) 상의 억세스 게이트(630a)는 상기 기판(600) 표면 아래로 일정한 두께만큼 리세스되어 있다.
상기 게이트 라인(630) 상부에는 하드 마스크 패턴(640)이 구비된다. 상기 게이트 라인(630) 및 하드 마스크 패턴(640)이 적층된 구조물의 측면에 스페이서(650)가 구비된다.
상기 게이트 라인(630)들 사이에 위치한 액티브 영역(600b)에는 MOS 트랜지스터의 소오스/드레인 영역들(606a, 606b)이 형성된다. 상기 게이트 라인(630) 및 하드 마스크 패턴(640)이 적층된 구조물을 매몰하는 층간 절연막(660)이 형성되어 있다. 그리고, 상기 층간 절연막(660)의 소정 부위에는 상기 소오스/드레인 영역들(606a, 606b)의 고농도 도핑 영역과 도통하는 셀프 얼라인 콘택이 형성된다. 도 16a 및 도 16b는 본 실시예의 커브드 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다. 본 실시예는 상기 하부 게이트 패턴 및 게이트 라인 형성 과정을 제외하고는 상기 실시예 2의 트랜지스터의 제조 방법과 동일하다.
삭제
도 16a를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 것과 동일하게 공정을 수행하여 액티브(600b) 및 필드 영역(600a)이 구분된 반도체 기판(600)에 게이트 트렌치(610)를 형성하고, 상기 게이트 트렌치(610) 내에 내에 게이트 절연막(604) 및 하부 게이트 패턴(620)을 형성하고, 상기 반도체 기판(600) 상에는 게이트 도전막(625) 및 하드 마스크막(635)을 형성한다.
도 16b를 참조하면, 상기 하드 마스크막(635)상에, 액티브 영역(600b) 상에서는 제1 폭(L1")을 갖고 상기 필드 영역(600a) 상에서는 상기 제1 폭(L1")보다 넓은 제2 폭(L2")을 갖는 게이트 라인(630)을 패터닝하기 위한 제2 포토레지스트 패턴(638)을 형성한다. 이 때, 상기 제2 포토레지스트 패턴(638)은 상기 게이트 라인(630)의 제1 폭(L1")이 하부에 형성된 트렌치(610)의 선폭(l")보다 작게되도록 형성한다. 또한, 상기 제2 포토레지스트 패턴(638)은 상기 제1 폭(L1")을 갖는 부위에서 MOS트랜지스터의 소오스 영역(606a)으로 향하는 일측만이 상기 제2 폭(L2")을 갖는 부위의 일측으로부터 내측으로 축소되고, 상기 제1 폭(L1")을 갖는 부위에서 MOS트랜지스터의 드레인 영역(606b)으로 향하는 타측 부위는 상기 제2 폭(L2")의 부위의 타측과 동일한 연장선으로 연장되도록 형성한다.
이어서, 상기 제2 포토레지스트 패턴(638)을 식각 마스크로 상기 하드 마스크막(635)을 식각하여 하드 마스크 패턴(640)을 형성한다. 상기 하드 마스크 패턴(635)을 식각 마스크로 상기 반도체 기판(600)으로부터 일정 두께 아래까지 상기 게이트 도전막을 식각하여 게이트 라인(630)을 형성한다.
이어서, 도 6e를 참조로 설명한 일련의 공정을 수행하여 도 14에 도시된 MOS트랜지스터를 형성한다.
비교 실험
표 1은 도 1에 도시된 종래의 커브드 게이트 라인 및 본 발명의 제1 실시예에 따른 커브드 게이트 라인을 각각 형성하여 게이트 사이즈 및 소오스/ 드레인 콘택의 선폭(CD)을 비교하였다.
엑세스 게이트선폭 패스 게이트선폭 소오스 콘택 영역 폭 드레인 콘택 영역 폭
종래의 커브드 게이트 라인 100㎚ 60㎚ 50㎚ 50㎚
제1 실시예의 커브드 게이트 라인 (#1) 70㎚ 80㎚ 60㎚ 60㎚
제1 실시예의 커브드 게이트 라인 (#2) 60㎚ 80㎚ 70㎚ 70㎚
상기의 표 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 커브드 게이트 라인을 채용함으로서, 상기 소오스 콘택 영역 및 드레인 콘택 영역의 폭이 각각 10 내지 20㎚정도 증가되었다. 또한, 상기 억세스 게이트 선폭에 비해 상기 패스 게이트 선폭을 크게 하여 상기 게이트 라인의 저항 증가를 보상할 수 있다.
상술한 바와 같이 본 발명에 의하면, 액티브 영역 상에 형성되는 게이트 라인의 제1 폭이 필드 영역상에 형성되는 게이트 라인의 제2 폭 보다 작게 형성함으로서, 상기 게이트 라인들 간의 간격을 증가시킬 수 있다. 때문에, 상기 게이트 라인들 사이의 콘택 형성 영역이 넓어지므로 콘택 마진을 증가시킬 수 있다.
또한, MOS 트랜지스터의 게이트 전극을 리세스 채널을 가지도록 형성함으로써 문턱 전압 상향 및 누설 전류 감소 등의 효과가 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 반도체 장치에서 게이트 라인의 레이 아웃도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치에서 게이트 라인의 레이 아웃도이다.
도 3은 도 2를 A-A'선을 따라 절단한 셀 트랜지스터의 단면도이다.
도 4a 내지 도 4g는 본 발명의 제1 실시예에 따른 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치에서 셀 트랜지스터 단면도이다.
도 6a 내지 도 6e는 본 발명의 제2 실시예에 따른 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에서 게이트 라인 평면 레이 아웃도이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 셀 트랜지스터의 단면도이다.
도 9a 및 도 9b는 본 발명의 제3 실시예에 따른 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치에서 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다.
도 11a 및 도 11b는 본 발명의 제4 실시예에 따른 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치에서 게이트 라인의 평면 레이 아웃도이다.
도 13는 본 발명의 제5 실시예에 따른 반도체 장치에서 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다.
도 14a 및 도 14b는 본 발명의 제5 실시예에 따른 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 제6 실시예에 따른 반도체 장치에서 게이트 라인을 포함하는 셀 트랜지스터의 단면도이다.
도 16a 및 도 16b는 본 발명의 제6 실시예에 따른 게이트 라인을 포함하는 셀 트랜지스터의 제조 방법을 나타내는 단면도들이다.

Claims (41)

  1. 액티브 영역 및 필드 영역을 포함하는 반도체 기판;
    상기 반도체 기판에 형성되며, 상기 액티브 영역 상에 위치하는 부분의 폭이 상기 필드 영역 상에 위치하는 부분의 폭보다 감소된 게이트 라인; 및
    상기 액티브 영역에 형성되며, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분과 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 구비하는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭은 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 양측으로부터 각기 일정한 길이만큼 감소된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 일측의 폭은 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 일측으로부터 일정한 길이만큼 감소되며, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 타측은 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 타측과 동일한 연장선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분 아래의 반도체 기판 부위에는 하부 게이트 패턴을 형성하기 위한 트렌치가 형성되고, 상기 트렌치의 내부에는 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 저면과 접촉하는 하부 게이트 패턴들이 형성된 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 하부 게이트 패턴의 폭은 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭보다 작은 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 하부 게이트 패턴의 폭은 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭보다 큰 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분은 상기 반도체 기판 표면 아래로 소정 두께만큼 연장된 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 트렌치 내부 표면에 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 게이트 라인 상에 형성된 하드 마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 폭은 상기 게이트 라인의 저항을 보상할 수 있을 정도로 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭에 비해 측방으로 확장되는 것을 특징으로 하는 반도체 장치.
  11. 액티브 영역 및 필드 영역을 포함하며, 상기 액티브 영역에 형성된 트렌치들을 갖는 반도체 기판;
    상기 트렌치들 내에 형성된 게이트 절연막 패턴들;
    상기 트렌치들을 채우는 하부 게이트 패턴들;
    상기 하부 게이트 패턴들 및 필드 영역 상에 형성되고, 상기 하부 게이트 패턴들의 상에 위치하는 부분들은 제1 폭을 갖고, 상기 필드 영역 상에 위치하는 부분들은 상기 제1 폭보다 넓은 제2 폭을 갖는 게이트 라인들; 및
    상기 게이트 라인들 양측의 상기 액티브 영역에 형성되며, 각기 상기 제2 폭과 상기 제1 폭의 차이만큼 증가된 폭을 갖는 소오스 영역 및 드레인 영역을 구비하는 반도체 장치.
  12. 제11항에 있어서, 상기 게이트 라인의 제1 폭을 갖는 부분의 양측은 상기 게이트 라인의 제2 폭을 갖는 부분의 양측으로부터 각각 일정한 길이만큼 감소된 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 소오스 영역으로 향하는 일측의 폭은 상기 게이트 라인의 제2 폭을 갖는 부분의 일측으로부터 일정한 길이만큼 감소되며, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 드레인 영역으로 향하는 타측은 상기 게이트 라인의 제2 폭을 갖는 부분의 타측과 동일한 연장선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 드레인 영역으로 향하는 일측은 상기 게이트 라인의 제2 폭을 갖는 부분의 일측으로부터 일정한 길이만큼 감소되며, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 소오스 영역으로 향하는 타측은 상기 게이트 라인의 제2 폭을 갖는 부분의 타측과 동일한 연장선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 하부 게이트 패턴의 폭은 상기 게이트 라인의 제1 폭을 갖는 부분과 동일하거나 작은 것을 특징으로 하는 반도체 장치.
  16. 제11항에 있어서, 상기 하부 게이트 패턴의 폭은 상기 게이트 라인의 제1 폭을 갖는 부분 보다 큰 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 게이트 라인의 제1 폭을 갖는 부분은 상기 반도체 기판의 표면 아래로 소정 두께만큼 연장된 것을 특징으로 하는 반도체 장치.
  18. 제11항에 있어서, 상기 게이트 라인들의 양측벽에는 각기 스페이서들이 형성되고, 상기 게이트 라인의 제1 폭을 갖는 부분들 사이에 형성된 셀프 얼라인 콘택을 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제11항에 있어서, 상기 게이트 라인의 제2 폭을 갖는 부분은 상기 게이트 라인의 저항을 보상할 수 있을 정도로 상기 게이트 라인의 제1 폭을 갖는 부분에 비해 측방으로 확장되는 것을 특징으로 하는 반도체 장치.
  20. 반도체 기판에 액티브 영역 및 필드 영역을 정의하는 단계;
    상기 액티브 영역 및 필드 영역이 구분된 기판 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막을 식각하여 상기 액티브 영역 상에 위치하는 부분의 폭이 상기 필드 영역 상에 위치하는 부분의 폭보다 감소된 게이트 라인을 형성하는 단계; 및
    상기 액티브 영역에, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭과 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 제20항에 있어서, 상기 게이트 라인은,
    상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 양측이 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 양측으로부터 각각 일정한 길이만큼 감소되게 상기 게이트 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항에 있어서, 상기 게이트 라인은,
    상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 일측이 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 일측으로부터 일정한 길이만큼 감소되며, 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 타측이 상기 게이트 라인의 필드 영역 상에 위치하는 부분의 타측과 동일한 연장선 상에 위치하게 상기 게이트 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 상기 액티브 영역 및 필드 영역을 형성한 후에,
    상기 액티브 영역을 부분적으로 식각하여 하부 게이트 패턴을 형성하기 위한 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 게이트 도전막은,
    상기 트렌치를 매립하는 상기 하부 게이트 패턴을 형성하면서 상기 반도체 기판 상에 상기 도전 물질을 일정한 두께로 증착하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 상기 트렌치의 폭은 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭보다 작게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 게이트 라인은 상기 게이트 도전막을 상기 반도체 기판의 표면이 노출되도록 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제23항에 있어서, 상기 트렌치의 폭은 상기 게이트 라인의 액티브 영역 상에 위치하는 부분의 폭보다 크게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 게이트 라인은 상기 게이트 도전막을 상기 반도체 기판의 표면 아래의 소정 두께까지 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제23항에 있어서, 상기 트렌치 내에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제20항에 있어서, 상기 게이트 도전막을 형성한 후에,
    상기 게이트 도전막 상에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막을 식각하여 상기 게이트 라인 상에 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 반도체 기판에 액티브 영역 및 필드 영역을 형성하는 단계;
    상기 액티브 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내에 게이트 절연막을 형성하는 단계;
    상기 트렌치를 채우면서 상기 반도체 기판 상에 일정한 두께로 도전 물질을 증착하여 상기 트렌치 내에는 하부 게이트 패턴을 형성하면서 상기 반도체 기판 상에는 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막을 식각하여 상기 액티브 영역 상에 위치하는 부분은 제1 폭을 갖고, 상기 필드 영역 상에 위치하는 부분은 상기 제1 폭 보다 넓은 제2 폭을 갖는 게이트 라인을 형성하는 단계; 및
    상기 액티브 영역에 상기 제1 폭과 상기 제2 폭의 차이만큼 증가된 폭을 갖는 불순물 영역을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서, 상기 불순물 영역을 형성하는 단계는, 상기 게이트 라인의 제1 폭을 갖는 부분 양측의 상기 액티브 영역에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제31항에 있어서, 상기 게이트 라인은, 상기 게이트 라인의 제1 폭을 갖는 부분의 양측이 상기 게이트 라인의 제2 폭을 갖는 부분의 양측으로부터 각각 일정한 길이만큼 감소되게 상기 게이트 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제32항에 있어서, 상기 게이트 라인은, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 소오스 영역으로 향하는 일측이 상기 게이트 라인의 제2 폭을 갖는 부분의 일측으로부터 일정 길이만큼 감소되며, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 드레인 영역으로 향하는 타측이 상기 게이트 라인의 제2 폭을 갖는 부분의 타측과 동일한 연장선 상에 위치하게 상기 게이트 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제32항에 있어서, 상기 게이트 라인은, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 드레인 영역으로 향하는 일측이 상기 게이트 라인의 제2 폭을 갖는 부분의 일측으로부터 일정한 길이만큼 감소되며, 상기 게이트 라인의 제1 폭을 갖는 부분에서 상기 소오스 영역으로 향하는 타측이 상기 게이트 라인의 제2 폭을 갖는 부분의 타측과 동일한 연장선 상에 위치하게 상기 게이트 도전막을 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제31항에 있어서, 상기 트렌치의 폭은 상기 게이트 라인의 제1 폭을 갖는 부분보다 작게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제36항에 있어서, 상기 게이트 라인은 상기 게이트 도전막을 상기 반도체 기판의 표면이 노출되도록 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제31항에 있어서, 상기 트렌치의 폭은 상기 게이트 라인의 제1 폭을 갖는 부분보다 크게 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제38항에 있어서, 상기 게이트 라인은 상기 게이트 도전막을 상기 반도체 기판의 표면 아래의 소정 두께까지 식각하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제31항에 있어서, 상기 게이트 라인을 형성한 후에,
    상기 게이트 도전막 상에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막을 식각하여 상기 게이트 라인 상에 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서, 상기 게이트 라인을 형성한 후에,
    상기 게이트 라인 및 상기 하드 마스크를 측벽들 상에 스페이서를 형성하는 단계;
    상기 하드 마스크 및 상기 스페이서를 덮는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 불순물 영역 상에 셀프 얼라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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