KR100876778B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 종래의 핀 형 활성영역을 포함하는 게이트에 있어서 패싱 게이트 현상(Passing Gate Effect)이 발생하고, 리세스(Recess) 영역 및 벌브형 리세스(Bulb type Recess) 영역을 포함하는 게이트에 있어서 스토리지 노드 콘택의 면적이 감소되는 문제를 해결하기 위하여, 핀 형 활성영역을 형성하기 위한 트렌치를 웨이브 형태로 형성하여 게이트와 활성영역이 접속되는 것을 방지하고, 활성영역을 길이 방향으로 확장하고 그 상부에 게이트를 형성하되 활성영역의 단부와 게이트가 접속되지 않는 형태로 형성함으로써, 게이트에 흐르는 전류속도를 향상시키고 스토리지 노드(Storage Node)에 발생할 수 있는 누설 전류 감소 및 스토리지 노드 영역을 충분히 확보할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자 및 그의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 2 내지 도 5는 종래 기술에 따른 반도체 소자를 도시한 단면도들.
도 6a 및 도 6b는 본 발명의 제 1 내지 제 3 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도들.
도 7은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 단면도.
도 8은 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 단면도.
도 9는 본 발명의 제 3 실시예에 따른 반도체 소자를 도시한 단면도.
도 10은 본 발명의 제 4 내지 제 6 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 11은 본 발명의 제 4 실시예에 따른 반도체 소자를 도시한 단면도.
도 12는 본 발명의 제 5 실시예에 따른 반도체 소자를 도시한 단면도.
도 13은 본 발명의 제 6 실시예에 따른 반도체 소자를 도시한 단면도.
도 14는 본 발명의 제 7 내지 제 9 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 15는 본 발명의 제 7 실시예에 따른 반도체 소자를 도시한 단면도.
도 16은 본 발명의 제 8 실시예에 따른 반도체 소자를 도시한 단면도.
도 17은 본 발명의 제 9 실시예에 따른 반도체 소자를 도시한 단면도.
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 종래의 핀 형 활성영역을 포함하는 게이트에 있어서 패싱 게이트 현상(Passing Gate Effect)이 발생하고, 리세스(Recess) 영역 및 벌브형 리세스(Bulb type Recess) 영역을 포함하는 게이트에 있어서 스토리지 노드 콘택의 면적이 감소되는 문제를 해결하기 위하여, 핀 형 활성영역을 형성하기 위한 트렌치를 웨이브 형태로 형성하여 게이트와 활성영역이 접속되는 것을 방지하고, 활성영역을 길이 방향으로 확장하고 그 상부에 게이트를 형성하되 활성영역의 단부와 게이트가 접속되지 않는 형태로 형성함으로써, 게이트에 흐르는 전류속도를 향상시키고 스토리지 노드(Storage Node)에 발생할 수 있는 누설 전류 감소 및 스토리지 노드 영역을 충분히 확보할 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되고 숏채널효과(Short Channel Effect)가 발생하였다. 이를 극복하기 위하여 리세스 게이트(Recess Gate) 및 핀 형 게이트(Fin Type Gate)와 같은 McFET(Multi-channel FET)를 사용하게 되었다. 여기서, 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 방법이고, 핀 형 게이트는 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 기술이다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20) 및 소자분리막(30)이 형성되고, 활성영역(120)을 3 등분하는 게이트(50)가 형성된다. 이때, 게이트 예정 영역의 활성영역(20)을 식각하여 리세스 영역 또는 벌브형 리세스 영역을 형성하거나, 반도체 기판(10)을 소정 영역 식각하여 핀 형 활성영역을 형성한다.
도 2 내지 도 5는 종래 기술에 따른 반도체 소자를 도시한 단면도들로, 각 도의 (i)은 도 1의 XX' 방향을 따라 도시한 단면도들이고, 각 도의 (ii)는 도 1의 YY' 방향을 따라 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)을 형성하고, 게이트 예정 영역의 소자분리막(30)을 식각하여 핀 형 활성영역(45)을 형성한다. 다음에는, 핀 형 활성영역(45) 상부에 게이트(50)를 형성한다. 이때, 핀 형 활성영역(45)과 게이트(50)가 접속되어 간섭현상이 발생한다. 따라서 게이트에 흐르는 전류 속도를 감소시키고 스토리지 노드 영역에 누설전류가 발생하는 문제가 있다.
도 3을 참조하면, 핀 형 게이트(45)에 리세스 영역(60)을 추가로 더 형성한다. 이 경우, 게이트의 동작 전압은 증가시킬 수 있으나 기생 캐패시터가 발생하는 문제가 있다.
도 4를 참조하면, 핀 형 활성영역(45)에서 패싱 게이트 현상이 발생하는 문제를 해결하기 위하여 핀 형 구조를 배제하고 리세스 영역(60)만 형성한다. 그러나 이 경우 소자분리막(30) 상부를 지나는 게이트(50)가 활성영역(20) 에지부인 단부와 접속되면서 스토리지 노드 콘택 영역이 정상적으로 확보되지 못하는 문제가 있다. 또한, 스토리지 노드 콘택에서의 누설 전류 발생 위험이 증가되고 반도체 소자의 리프레쉬(Refresh) 특성이 저하되는 문제가 있다.
도 5를 참조하면, 도 4의 리세스 영역(60)을 벌브형 리세스 영역(70)으로 형성한 것으로 리세스 영역(60)을 포함하는 게이트 보다는 동작 전류를 증가시킬 수 있으나 스토리지 노드의 문제는 여전히 존재한다.
이상에서 설명한 바와 같이, 고집적 반도체 소자에서 소자분리막 및 활성영역을 형성하는 공정 마진이 점점 감소되고 있으며, 이에 따라 리세스 게이트 또는 벌브형 리세스 게이트를 형성하고 활성영역을 핀 형으로 형성하는 방법이 도입되고 있으나, 패싱 게이트 현상에 의한 반도체 소자의 전기적 특성 저하 문제 및 스토리지 노드의 불량에 의한 반도체 소자의 신뢰성 문제가 발생한다.
상기 문제점을 해결하기 위하여, 본 발명은 핀 형 활성영역을 형성하기 위한 트렌치를 웨이브 형태로 형성하여 게이트와 활성영역이 접속되는 것을 방지하거나, 활성영역을 길이 방향으로 확장하고 그 상부에 활성영역의 단부와 접속되지 않는 형태의 웨이브 형 게이트를 형성함으로써, 반도체 소자의 형성 공정 마진 증가 및 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 것으로, 본 발명에 따른 반도체 소자는 반도체 기판에 구비되는 바(Bar) 형의 활성영역 및 소자분리막과, 상기 반도체 기판의 게이트 예정 영역을 따라 소정의 소자분리막이 식각된 트렌치를 구비하되, 상기 활성영역의 단부와 인접한 부분이 오목한 형태로 구비되는 웨이브 형 트렌치 및 상기 웨이브 형 트렌치와 중첩되며 게이트 예정 영역에 구비되는 게이트를 포함하는 것을 특징으로 한다.
여기서, 상기 웨이브 형 트렌치는 상기 활성영역의 단부와 마주보는 방향인 트렌치의 일 측벽만 웨이브 형태로 구비되고, 상기 웨이브 형 트렌치 및 활성영역의 단부와 이격되는 거리는 게이트 선폭의 1/2 이하의 크기로 구비되고, 상기 웨이브 형 트렌치는 활성영역 및 게이트 예정 영역과 중첩되는 영역이 식각된 리세스 영역을 더 포함하고, 상기 웨이브형 트렌치는 활성영역 및 게이트 예정 영역과 중첩되는 영역이 벌브형으로 식각된 벌브형 리세스 영역을 더 포함하는 것을 특징으로 한다.
아울러, 반도체 기판에 바(Bar) 형의 활성영역을 구비하되, 게이트 예정 영역과 인접하는 상기 활성영역의 단부가 상기 게이트 예정 영역까지 소정 영역 확장된 형태로 구비되는 확장된 활성영역과, 상기 활성 영역 사이를 매립하는 소자분리막 및 상기 반도체 기판의 게이트 예정 영역에 게이트를 구비하되, 상기 확장된 활성영역의 단부와 게이트가 중첩되지 않도록 게이트의 일 측벽이 오목한 형태로 구 비되는 웨이브 형 게이트를 포함하는 것을 특징으로 한다.
여기서, 상기 확장된 활성영역은 게이트의 예정 영역의 선폭에 대하여 1/2 이하의 영역까지 구비되고, 상기 확장된 활성영역은 게이트 예정 영역과 중첩되는 영역이 식각된 리세스 영역을 포함하고, 상기 활성영역은 게이트 예정 영역과 중첩되는 영역이 벌브형으로 식각된 벌브형 리세스 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 형성 방법은 기판에 바(Bar) 형의 활성영역을 정의하는 소자분리막을 형성하는 단계와, 상기 반도체 기판의 게이트 예정 영역을 따라 소정의 소자분리막을 식각하여 핀(Fin) 형 활성영역을 형성성하는 트렌치를 형성하되, 상기 활성영역의 단부와 인접한 부분의 트렌치 측벽이 오목한 형태가 되도록 형성하는 단계 및 상기 게이트 예정 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 웨이브 형 트렌치 및 활성영역의 단부와 이격되는 거리는 게이트 선폭의 1/2 이하의 크기가 되도록 형성하는 것을 특징으로 하고, 상기 트렌치는 트렌치의 일 측벽만 웨이브 형태로 형성하고, 상기 게이트 예정 영역과 중첩되는 영역의 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하고, 상기 게이트 예정 영역과 중첩되는 영역의 활성영역을 식각하여 벌브형 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
아울러, 반도체 기판에 바(Bar) 형의 활성영역을 정의하되, 게이트 예정 영역과 인접하는 상기 활성영역의 단부를 소정 영역 확장된 형태로 형성하는 소자분 리막을 형성하는 단계 및 상기 반도체 기판의 게이트 예정 영역에 게이트를 형성하되, 상기 확장된 활성영역의 단부와 게이트가 중첩되지 않도록 게이트의 측벽을 오목한 형태로 형성한 웨이브 형 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 확장된 활성영역은 게이트의 예정 영역의 선폭에 대하여 1/2 이하의 영역까지만 형성하고, 상기 웨이브 형 게이트는 게이트의 일 측벽만 웨이브 형태로 형성하고, 상기 웨이브 형 게이트는 게이트의 양 측벽을 웨이브 형태로 형성하는 것을 특징으로 하고, 상기 게이트 예정 영역과 중첩되는 영역의 확장된 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하고, 상기 게이트 예정 영역과 중첩되는 영역의 확장된 활성영역을 식각하여 벌브형 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예들을 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 및 그의 형성 방법에 관하여 상세히 설명하기로 한다.
도 6a 및 도 6b는 본 발명의 제 1 내지 제 3 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도들이다.
도 6a를 참조하면, 반도체 기판(100)에 바(Bar) 형의 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 활성영역(120)은 아일랜드 형으로 서로 엇갈리게 배열되며, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리용 트렌치를 형성하고, 소자분리용 트렌치에 HDP(High Density Plasma) 공정을 이용한 산화막을 매립하여 형성하는 것이 바람직하다. 다음에는, 활성영역(120)을 3 분할하도록 형성되는 게이트의 예정 영역을 따라 소자분리막(130)을 소정 깊이 식각하여 핀(Fin) 형 활성영역(120)을 형성성하는 트렌치를 형성하되, 활성영역(120)의 단부와 인접한 부분의 트렌치 일 측벽이 오목한 형태가 되는 웨이브 형 트렌치(140)를 형성한다. 이때, 웨이브 형 트렌치(140)와 핀 형 활성영역(120)의 단부와 이격되는 거리는 후속 공정에서 사용되는 게이트 선폭의 1/2 이하의 크기가 되도록 형성하는 것이 바람직하다.
도 6b를 참조하면, 게이트 예정 영역에 게이트(150)를 형성한다. 이때, 게이트(150)는 반도체 기판(100) 전면에 게이트 산화막을 형성한후, 게이트 산화막 상부에 게이트 폴리실리콘층, 게이트 금속층 및 하드마스크를 순차적으로 형성하고, 게이트 마스크를 이용한 식각 공정으로 하드마스크층 및 게이트 금속층 및 게이트 폴리실리콘층을 소정 영역 식각하여 형성하는 것이 바람직하다. 여기서, 소자분리막(130) 상부를 지나가는 게이트(150)가 핀 형 활성영역(120)의 측벽과 접속되지 않으므로 패싱 게이트 효과(Passing Gate Effect)가 감소하게 된다.
도 7은 본 발명의 제 1 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 7의 (i)는 도 6b의 XX' 방향을 따른 단면을 도시한 것이고, 도 7의 (ii)는 도 6b의 YY' 방향을 따른 단면을 도시한 것이다.
도 7을 참조하면, 반도체 기판(100)에 핀 형 활성영역(120)을 정의하는 소자분리막(130)이 구비되되, 핀 형 활성영역(120)을 형성하기 위하여 소자분리막(130)을 소정 영역 식각할 때, 활성영역(120)의 측벽에서부터 소정 거리(A, 0 < A < 1/2F) 이격되어 식각되도록 한다. 즉, 핀 형 활성영역 부분(145)의 트렌치(140)는 게이트의 선 폭(F) 만큼 구비되고, 활성영역(120)의 에지부인 단부와 마주 보는 영역의 트렌치(140)는 게이트 선 폭(F)의 1/2 이상의 크기를 갖도록 구비된다.
도 8은 본 발명의 제 2 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 8의 (i)는 도 6b의 XX' 방향을 따른 단면을 도시한 것이고, 도 8의 (ii)는 도 6b의 YY' 방향을 따른 단면을 도시한 것이다.
도 8을 참조하면, 도 7과 같이 선 폭이 변화하는 웨이브 형 트렌치(140)를 구비하되, 반도체 기판(100)의 활성영역(120)에 리세스 영역(160)을 더 포함하고 있다. 따라서 도 8의 (ii)에서와 같이 핀 형 활성영역 부분(145)이 말안장(Saddle) 형태로 구비된다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 9의 (i)는 도 6b의 XX' 방향을 따른 단면을 도시한 것이고, 도 9의 (ii)는 도 6b의 YY' 방향을 따른 단면을 도시한 것이다.
도 9를 참조하면, 웨이브 형 트렌치(140)를 포함하는 핀 형 구조의 게이트에 있어서 도 8의 리세스 영역을 더욱 확장 시켜 벌브형 리세스 영역(170)으로 구비한다.
이와 같이, 핀 형 구조를 형성하는 웨이브 형 트렌치(140)를 구비함으로써, 패싱 게이트 효과를 감소시킬 수 있고, 리세스 영역(160) 및 벌브형 리세스 영역(170) 영역을 더 구비함으로써 게이트의 채널 면적을 효과적으로 증가시킬 수 있고 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 10은 본 발명의 제 4 내지 제 6 실시예에 따른 반도체 소자의 형성 방법 을 도시한 평면도이다.
도 10을 참조하면, 반도체 기판(100)에 바(Bar) 형의 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 활성영역(120)은 아일랜드 형으로 서로 엇갈리게 배열되며 게이트 예정 영역과 인접하는 활성영역(120)의 단부를 소정 영역 확장시켜 확장된 활성영역(125) 까지 포함되어 정의된다. 아울러, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리용 트렌치를 형성하고, 소자분리용 트렌치에 HDP(High Density Plasma) 공정을 이용한 산화막을 매립하여 형성하는 것이 바람직하다.
다음에는, 활성영역(120)을 3 분할하도록 형성되는 게이트의 예정 영역을 따라 게이트(150)를 형성한다. 이때, 확장된 활성영역(125)과 게이트(150)가 중첩되지 않도록 활성영역(120)의 단부와 마주 보는 방향의 게이트(150) 측벽은 오목하게 형성하여 게이트(150)의 일 측벽이 웨이브 형태로 구비되도록 형성하는 것이 바람직하다.
이와 같이, 확장된 활성영역(125)을 정의함으로써 스토리지 노드 콘택 면적을 용이하게 확보할 수 있고, 활성영역(120)의 에지부인 단부와 게이트(150)의 측벽이 중첩되지 않도록 게이트(150)의 일 측벽을 웨이브 형태로 형성함으로써 활성영역(120)과 게이트(150) 사이에 발생할 수 있는 패싱 게이트 현상을 방지할 수 있다.
도 11은 본 발명의 제 4 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 11의 (i)는 도 10b의 XX' 방향을 따른 단면을 도시한 것이고, 도 11의 (ii)는 도 10b의 YY' 방향을 따른 단면을 도시한 것이다.
도 11을 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)이 구비되되, 활성영역(120)을 단부가 소정 영역 확장된 형태로 정의한다. 이때, 확장된 활성영역(125)의 선 폭(B, 0 < B < 1/2F)가 되도록 하며 게이트 예정 영역과 중첩되는 영역에 구비하는 것이 바람직하다. 다음에는, 게이트 예정 영역에 게이트(150)를 구비하되, 확장된 활성영역(125)이 게이트(150)와 중첩되지 않도록 한다. 따라서 활성영역(120)의 단부와 마주 보는 방향의 게이트(150) 측벽은 오목한 형태로 구비된다. 따라서 활성영역(120)과 중첩되는 부분의 게이트 선 폭(F)은 그 대로 보존 되고, 활성영역(120)의 단부와 인접한 영역의 게이트 선 폭(1/2F 이상)은 본래의 게이트 선 폭(F) 보다 감소하는 형태인 웨이브 형 게이트(150)가 구비된다.
도 12는 본 발명의 제 5 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 12의 (i)는 도 10b의 XX' 방향을 따른 단면을 도시한 것이고, 도 12의 (ii)는 도 10b의 YY' 방향을 따른 단면을 도시한 것이다.
도 12를 참조하면, 도 11과 같이 확장된 활성영역(125)을 구비하고, 이에 따라 선 폭이 변화하는 웨이브 형 게이트(150)를 구비하되, 반도체 기판(100)의 활성영역(120)에 리세스 영역(160)을 더 포함하고 있다.
도 13은 본 발명의 제 6 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 13의 (i)는 도 10b의 XX' 방향을 따른 단면을 도시한 것이고, 도 13의 (ii)는 도 10b의 YY' 방향을 따른 단면을 도시한 것이다.
도 13을 참조하면, 도 11과 같이 확장된 활성영역(125)을 구비하고, 이에 따라 선 폭이 변화하는 웨이브 형 게이트(150)를 구비하되, 반도체 기판(100)의 활성영역(120)에 벌브형 리세스 영역(170)을 더 포함하고 있다.
도 14는 본 발명의 제 7 내지 제 9 실시예에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 14를 참조하면, 반도체 기판(100)에 바(Bar) 형의 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 활성영역(120)은 아일랜드 형으로 서로 엇갈리게 배열되며 게이트 예정 영역과 인접하는 활성영역(120)의 단부를 소정 영역 확장시켜 확장된 활성영역(125) 까지 포함되어 정의된다. 아울러, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리용 트렌치를 형성하고, 소자분리용 트렌치에 HDP(High Density Plasma) 공정을 이용한 산화막을 매립하여 형성하는 것이 바람직하다.
다음에는, 활성영역(120)을 3 분할하도록 형성되는 게이트의 예정 영역을 따라 게이트(150)를 형성한다. 이때, 확장된 활성영역(125)과 게이트(150)가 중첩되지 않도록 활성영역(120)의 단부와 마주 보는 방향의 게이트(150) 측벽은 오목하게 형성하되, 확장된 활성영역(125)에 의해 감소되는 선 폭 만큼 보상할 수 있도록 반대편 측벽이 볼록하게 구비되어 게이트(150)의 선 폭이 일정하게 유지 될 수 있도록 하는 게이트 확장 영역(155)을 더 형성한다.
이와 같이, 확장된 활성영역(125) 및 게이트 확장 영역(155)을 더 형성함으로써 스토리지 노드 콘택 면적을 용이하게 확보할 수 있고, 활성영역(120)의 에지 부인 단부와 게이트(150)의 측벽이 중첩되지 않도록 게이트(150)를 웨이브 형태로 형성함으로써 활성영역(120)과 게이트(150) 사이에 발생할 수 있는 패싱 게이트 현상을 방지할 수 있다.
도 15는 본 발명의 제 7 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 15의 (i)는 도 14b의 XX' 방향을 따른 단면을 도시한 것이고, 도 15의 (ii)는 도 14b의 YY' 방향을 따른 단면을 도시한 것이다.
도 15를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)이 구비되되, 활성영역(120)을 단부가 소정 영역 확장된 형태로 정의한다. 이때, 확장된 활성영역(125)의 선 폭(C, 0 < C < 1/2F)가 되도록 하며 게이트 예정 영역과 중첩되는 영역에 구비하는 것이 바람직하다. 다음에는, 게이트 예정 영역에 게이트(150)를 구비하되, 확장된 활성영역(125)이 게이트(150)와 중첩되지 않도록 한다. 따라서 활성영역(120)의 단부와 마주 보는 방향의 게이트(150) 측벽은 오목한 형태로 구비된다. 그리고 확장된 활성영역(125)에 의해 감소되는 선 폭 만큼 보상할 수 있도록 반대편 측벽이 볼록하게 구비되어 게이트(150)의 선 폭(F)이 일정하게 유지 될 수 있도록 하는 게이트 확장 영역(155)을 더 포함 한다. 따라서 게이트 확장 영역(155)을 포함하는 게이트(150)는 완전한 형태의 웨이브를 갖는 게이트(150)가 된다.
도 16은 본 발명의 제 8 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 16의 (i)는 도 14b의 XX' 방향을 따른 단면을 도시한 것이고, 도 16의 (ii)는 도 14b의 YY' 방향을 따른 단면을 도시한 것이다.
도 16을 참조하면, 도 15와 같이 확장된 활성영역(125) 및 게이트 확장 영역(155)을 구비하는 웨이브 형 게이트(150)를 구비하되, 반도체 기판(100)의 활성영역(120)에 리세스 영역(160)을 더 포함하고 있다.
도 17은 본 발명의 제 9 실시예에 따른 반도체 소자를 도시한 단면도들로, 도 17의 (i)는 도 14b의 XX' 방향을 따른 단면을 도시한 것이고, 도 17의 (ii)는 도 14b의 YY' 방향을 따른 단면을 도시한 것이다.
도 17을 참조하면, 도 15와 같이 확장된 활성영역(125) 및 게이트 확장 영역(155)을 구비하는 웨이브 형 게이트(150)를 구비하되, 반도체 기판(100)의 활성영역(120)에 벌브형 리세스 영역(170)을 더 포함하고 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 핀 형 활성영역을 포함하는 게이트에 있어서 패싱 게이트 현상이 발생하고, 리세스 영역 및 벌브형 리세스 영역을 포함하는 게이트에 있어서 스토리지 노드 콘택의 면적이 감소되는 문제를 해결하기 위하여, 핀 형 활성영역을 형성하기 위한 트렌치를 웨이브 형태로 형성하여 게이트와 활성영역이 접속되는 것을 방지하거나, 활성영역을 길이 방향으로 확장하고 그 상부에 활성영역의 단부와 접속되지 않는 형태의 웨이브 형 게이트를 형성하는 방법을 이용한다. 따라서 게이트에 흐르는 전류속도를 향상시키고 스토리지 노드에 발생할 수 있는 누설 전류 감소 및 스토리지 노드 영역을 충분히 확보함으로써 반도체 소자의 리프레쉬(Refresh) 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 형성 방법은 핀 형 활성영역을 형성하기 위한 트렌치를 웨이브 형태로 형성하여 게이트와 활성영역이 접속되는 것을 방지하거나, 활성영역을 길이 방향으로 확장하고 그 상부에 활성영역의 단부와 접속되지 않는 형태의 웨이브 형 게이트를 형성함으로써, 핀 형 활성영역을 포함하는 게이트에 있어서 패싱 게이트 현상이 발생하는 것을 방지하고, 리세스 영역 및 벌브형 리세스 영역을 포함하는 게이트에 있어서 스토리지 노드 콘택의 면적이 감소되는 문제를 해결할 수 있다. 따라서 게이트에 흐르는 전류속도를 향상시키고 스토리지 노드에 발생할 수 있는 누설 전류 감소 및 스토리지 노드 영역을 충분히 확보함으로써 반도체 소자의 리프레쉬(Refresh) 특성을 향상시키고, 반도체 소자의 공정 마진 증가 및 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (20)

  1. 반도체 기판에 구비되는 바(Bar) 형의 활성영역을 정의하는 소자분리막;
    상기 반도체 기판의 게이트 예정 영역을 따라 소정의 상기 소자분리막이 식각된 트렌치를 구비하되, 상기 활성영역의 단부와 인접한 부분이 오목한 형태로 구비되는 웨이브 형 트렌치; 및
    상기 웨이브 형 트렌치와 중첩되며 게이트 예정 영역에 구비되는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 웨이브 형 트렌치는 상기 활성영역의 단부와 마주보는 방향인 트렌치의 일 측벽만 웨이브 형태로 구비되는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 웨이브 형 트렌치 및 상기 활성영역의 단부와 이격되는 거리는 게이트 선폭의 1/2 이하의 크기로 구비되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 웨이브 형 트렌치는 활성영역 및 게이트 예정 영역과 중첩되는 영역이 식각된 리세스 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 웨이브형 트렌치는 상기 활성영역 및 게이트 예정 영역과 중첩되는 영역이 벌브형으로 식각된 벌브형 리세스 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판에 바(Bar) 형의 활성영역을 구비하되, 게이트 예정 영역과 인접하는 상기 활성영역의 단부가 상기 게이트 예정 영역까지 소정 영역 확장된 형태로 구비되는 확장된 활성영역;
    상기 활성영역 사이를 매립하는 소자분리막; 및
    상기 반도체 기판의 게이트 예정 영역에 게이트를 구비하되, 상기 확장된 활성영역의 단부와 게이트가 중첩되지 않도록 게이트의 일 측벽이 오목한 형태로 구비되는 웨이브 형 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 확장된 활성영역은 게이트의 예정 영역의 선폭에 대하여 1/2 이하의 영역까지 구비되는 것을 특징으로 하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 확장된 활성영역은 게이트 예정 영역과 중첩되는 영역이 식각된 리세스 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 6 항에 있어서,
    상기 활성영역은 게이트 예정 영역과 중첩되는 영역이 벌브형으로 식각된 벌브형 리세스 영역을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 반도체 기판에 바(Bar) 형의 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판의 게이트 예정 영역을 따라 상기 소자분리막을 식각하여 상기 활성영역 중 상기 게이트 예정 영역과 중첩되는 영역을 핀(Fin) 형으로 돌출시키는 트렌치를 형성하되, 상기 활성영역의 단부와 인접한 부분의 트렌치 측벽이 오목한 형태가 되도록 형성하는 단계; 및
    상기 게이트 예정 영역에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 오목한 형태의 트렌치 측벽 및 상기 활성영역의 단부와 이격되는 거리는 게이트 선폭의 1/2 이하의 크기가 되도록 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 10 항에 있어서,
    상기 트렌치는 트렌치의 일 측벽만 오목한 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 게이트 예정 영역과 중첩되는 영역의 상기 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 10 항에 있어서,
    상기 게이트 예정 영역과 중첩되는 영역의 상기 활성영역을 식각하여 벌브형 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 반도체 기판에 바(Bar) 형의 활성영역을 정의하되, 게이트 예정 영역과 인접하는 상기 활성영역의 단부를 소정 영역 확장된 형태로 형성하는 소자분리막을 형성하는 단계; 및
    상기 반도체 기판의 게이트 예정 영역에 게이트를 형성하되, 상기 확장된 활성영역의 단부와 게이트가 중첩되지 않도록 게이트의 측벽을 오목한 형태로 형성한 웨이브 형 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 확장된 활성영역은 게이트의 예정 영역의 선폭에 대하여 1/2 이하의 영역까지만 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 15 항에 있어서,
    상기 웨이브 형 게이트는 게이트의 일 측벽만 웨이브 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 15 항에 있어서,
    상기 웨이브 형 게이트는 게이트의 양 측벽을 웨이브 형태로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 15 항에 있어서,
    상기 게이트 예정 영역과 중첩되는 영역의 상기 확장된 활성영역을 식각하여 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 15 항에 있어서,
    상기 게이트 예정 영역과 중첩되는 영역의 상기 확장된 활성영역을 식각하여 벌브형 리세스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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