KR20050024806A - 리세스 게이트의 레이아웃 구조 - Google Patents

리세스 게이트의 레이아웃 구조 Download PDF

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Abstract

본 발명은 트랜지스터의 불량을 취소화 할 수 있는 리세스 게이트의 레이아웃 구조에 관한 것이다. 본 발명에 따르면, 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서, 상기 활성영역은 셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루며, 상기 활성영역 상에 서로 일정거리 이격되어 Y축 방향으로 배열되며, 이에 연장되어, 상기 비활성영역 상에, 상기 활성영역 상에 배열된 이격거리보다 좁게 이격되며, Y축방향으로 배열되어지는 복수 개의 게이트 라인을 가짐을 특징으로 한다. 또한, 본발명에 따르면, 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서, 셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루는 상기 활성영역 상에 배열되고, 상기 비활성영역에는 배열됨이 없이, 서로 일정거리 이격되어 Y축 방향으로 배열된 콘택 형태의 게이트 라인을 가짐을 특징으로 한다. 본 발명에 의하면, 미스 얼라인에 의한 쇼트를 방지하여 트랜지스터의 동작시 불량을 줄일 수 있다.

Description

리세스 게이트의 레이아웃 구조{Layout structure for recess Gate}
본 발명은 리세스 게이트의 레이아웃 구조에 관한 것으로, 더욱 구체적으로는 리세스 채널을 갖는 게이트 구조에 있어서, 게이트 라인과 인접 활성영역과의 미스 얼라인 마진(mis-align margin)을 확보하는 리세스 게이트의 레이아웃 구조에 관한 것이다.
일반적으로 디램(DRAM)은 하나의 트랜지스터와 하나의 커패시터로 이루어진 메모리 셀을 갖는다. 최근 반도체 기술의 발전에 따라, 디램의 미세화와 고집적화가 급격히 진행되고 있다. 즉, 디램 소자는 기억용량의 증가에 비례하여 칩면적은 증가되지만 메모리 셀 면적은 감소되고 있다.
이러한 반도체 소자의 미세화 및 고집적화 추세에 따라, 반도체 소자를 형성함에 있어 트랜지스터의 채널길이가 점점 짧아지고, 채널길이가 짧아짐에 따라 여러 가지 문제점이 발생되었다. 이러한 문제점을 해결하기 위해, 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다. 이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소오스와 드레인의 펀치쓰루(punchthrough)를 개선하고 실질적으로 소오스와 드레인사이의 거리를 넓히며, 종국적으로는 반도체 소자의 고집적화에 도움을 주는 구조이다.
디램 장치의 셀 영역에는 반복적인 형태로 활성영역 및 게이트 패턴이 형성되어 다수의 셀 트렌지스터가 행열을 이루며 존재하게 된다. 게이트 라인은 셀 영역에 서로 평행하게 길게 연속적으로 형성되며, 활성영역은 셀마다 구분되기 위해서 비활성영역으로 둘러싸여 고립된다.
리세스 채널을 갖는 트랜지스터의 경우에는 메모리 셀 면적이 작아서 미스
얼라인(mis-align)이 있을 경우에 활성영역과 게이트라인간에 쇼트가 발생하거나 셀프 얼라인 콘택과 활성영역간의 쇼트가 발생하여 이에 따른 불량이 많이 발생하게 된다. 특히, 노광공정에서 이러한 불량이 자주 발생하고 있다.
도 1에서는 종래의 리세스 게이트의 레이아웃 구조를 나타내고 있다. 또한 도 2에서는 종래의 리세스 게이트의 레이아웃 구조를 나타낸 실제 사진 관측도가 나타나 있다.
도 1 내지 도 2에 도시된 바와 같이, 활성영역(11)은 셀 영역에 주기적으로 배열되어 T자형을 이루며 상호간에 대각선 정렬을 이루어 형성되어 있다. 상기 활성영역은 T자형과 I자형으로 형성될 수 있다. 활성영역(11)은 T자형의 경우 I자형 활성영역과 달리, 비트라인 형성을 위해 돌출되어 있는 부분이 부가되어 이루어지는데, I자형 부분을 중심으로 돌출된 부분의 반대편으로는 돌출된 부분이 없으나 돌출된 부분이 있는 경우와 마찬가지로 인근 활성영역과 같은 거리 이격되도록 형성된다.
상기 각각의 활성영역(11)마다 2개의 게이트 라인(12)이 수직으로 교차하여 활성영역(11)을 3개의 구역으로 나누는 형태를 이루고 있다. 가장 자리의 두 구역이 스토리지 노드(미도시)와 접속되는 소오스 영역 일 수 있고, 가운데 한 구역이 비트라인(미도시)과 접속되는 드레인 영역이 될 수 있다.
이러한 종래의 레이아웃 구조는 노광공정 등에서 미스 얼라인이 발생할 경우, 이에 대한 마진이 확보되지 않아 게이트라인(12)과 활성영역(11)간에 쇼트(short)가 발생할 우려가 있다. 도 1에서 점선으로 표시된 동그라미(13)와 도 2에 표시된 점선 동그라미 안에 쇼트 발생지점이 나타나 있다.
또한, 후속 공정에서 셀프 얼라인 콘택(self align contact)과 활성영역간의 쇼트가 발생되는 경우가 생기는 문제점이 있다. 따라서, 이러한 쇼트에 의해서 트랜지스터 동작시 불량이 많이 발생하게 된다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 리세스 게이트의 레이아웃 구조를 제공하는 데 있다.
본 발명의 다른 목적은 상기 게이트 라인과 활성영역이 쇼트가 발생하지 않도록 하는 리세스 게이트의 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 셀프 얼라인 콘택과 활성영역간의 쇼트를 방지 할 수 있는 리세스 게이트의 레이아웃 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 트랜지스터의 동작시 불량이 발생하지 않는 리세스 게이트의 레이아웃 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 의한 리세스 게이트의 레이아웃 구조는, 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서, 셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루는 활성영역과, 상기 각각의 활성영역 상에 서로 일정거리 이격되어 Y축 방향으로 배열되며, 이에 연장되어, 상기 비활성영역 상에, 상기 활성영역 상에 배열된 이격거리보다 좁게 이격되며, Y축방향으로 배열되어지는 복수 개의 게이트 라인을 가짐을 특징으로 한다.
바람직하게는, 상기 활성영역 상부에 배열되는 게이트 라인은 직선으로 형성되거나, 곡선으로 형성될 수 있으며, DRAM에 적용되어 질 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상(aspect)에 따라, 본 발명에 의한 리세스 게이트의 레이아웃 구조는, 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서, 셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루는 상기 활성영역과, 상기 각각의 활성영역 상에 서로 일정거리 이격되어 배열되고, 상기 비활성영역에는 배열됨이 없이 형성된 콘택 형태의 게이트 라인을 가짐을 특징으로 한다.
바람직하게는, 상기 활성영역 상부에 배열되는 게이트 라인은 직선으로 형성되며, 상기 게이트 라인은 DRAM에 적용될 수 있다.
상기한 리세스 게이트의 레이아웃 구조에 의하면, 미스 얼라인에 의한 쇼트가 방지되며, 셀프 얼라인 콘택과 활성영역간의 쇼트를 방지하여, 트랜지스터의 불량을 방지하는 것이 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 3 내지 도 4를 참조로 설명되어 질 것이다.
도 3은 본 발명의 일 실시예에 따라 구성된 리세스 게이트의 레이아웃 구조를 나타낸 것이다.
도 3에 도시된 바와 같이, 활성영역(111)은 셀 영역에 주기적으로 배열되어 T자형을 이루며 상호간에 대각선 정렬을 이루어 형성되어 있다, 상기의 활성영역(111)은 T자형 또는 I자형으로 형성되어질 수 있다. T자형으로 형성된 활성영역(111)의 경우에는 비트라인 형성을 위해 돌출되어 있는 부분이 부가되어 이루어지는데, I자형으로 형성된 활성영역과 달리, I자형으로 형성된 활성영역의 중심부분에 돌출된 부분이 존재하고 반대편으로는 돌출된 부분이 없다. 그러나 돌출된 부분이 있는 경우와 마찬가지로 인근 활성영역과 같은 거리 이격되어 형성된다.
각 활성영역(111)마다 2개의 게이트 라인(112)이 수직 즉, Y축 방향으로 교차하여 배열된다. 상기 게이트 라인(112) 은 활성영역(111) 상에 서로 일정거리 이격되어 Y축 방향으로 배열되고, 계속 연장되어 비활성영역 상에까지 이어져 형성된다. 각 활성 영역(111)마다 형성되는 두 개의 게이트 라인(112)은 상기 활성영역(111) 상에서 서로 일정거리 이격되어 형성되어, 활성영역(111)을 3개의 구역으로 나누는 형태를 이루고 있다. 가장 자리의 두 구역이 스토리지 노드(미도시)와 접속되는 소오스 영역 일 수 있고, 가운데 한 구역이 비트라인(미도시)과 접속되는 드레인 영역이 될 수 있다.
반면, 비활성영역에서는 두 개의 게이트 라인(112)의 간격이 상기 활성영역(111)에 형성된 게이트 라인(112)의 간격보다 좁혀진 거리로 이격되어 배열된다. 따라서, 상기 활성영역(111)의 대각선 방향으로 인접하는 다른 활성영역과 일정거리 떨어지도록 배열되게 된다. 이렇게 게이트라인(112) 배열됨으로써, 미스 얼라인이 발생하더라도 대각선 방향으로 인접하는 활성영역과 상기 게이트 라인(112)의 쇼트를 방지할 수 있으며, 미스 얼라인이 발생하더라도 마진을 확보하는 것이 가능하다. 상기 게이트 라인(112)은 직선 또는 곡선으로 형성 될 수 있으며, 반도체 메모리 장치 중 디램에 적용되는 것이 바람직하다.
이러한 리세스 게이트의 레이아웃 구조를 형성함에 의하여, 노광공정 등에서 미스 얼라인이 발생하더라도, 게이트 라인과 대각선으로 인접하는 활성영역 간에 쇼트가 발생하지 않으며, 후속공정에서 형성되어지는 셀프 얼라인 콘택과 상기 활성영역간에 쇼트가 발생하지 않게 된다.
도 4은 본 발명의 다른 실시예에 따라 구성된 리세스 게이트의 레이아웃 구조를 나타낸 것이다.
도 4에 도시된 바와 같이, 활성영역(111)은 셀 영역에 주기적으로 배열되어 T자형을 이루며 상호간에 대각선 정렬을 이루어 형성되어 있다, 상기의 활성영역(111)은 T자형 또는 I자형으로 형성되어질 수 있다. T자형으로 형성된 활성영역(111)의 경우에는 비트라인 형성을 위해 돌출되어 있는 부분이 부가되어 이루어지는데, I자형으로 형성된 활성영역과 달리, I자형으로 형성된 활성영역의 중심부분에 돌출된 부분이 존재하고 반대편으로는 돌출된 부분이 없다. 그러나 돌출된 부분이 있는 경우와 마찬가지로 인근 활성영역과 같은 거리 이격되도록 형성된다.
각 활성영역(111)마다 2개의 게이트 라인(113)이 형성되어지는데, 상기 활성영역과 수직방향 즉, Y축 방향으로 교차하며 콘택형으로 형성된다. 상기 게이트 라인(113)은 활성영역(111) 상에 Y축 방향으로 배열되어 형성되고 비활성영역 상에는 형성되지 않는다. 각 활성 영역(111)마다 형성되는 두 개의 게이트 라인(113)은 상기 활성영역(111) 상에서 서로 일정거리 이격되어 형성되어 활성영역(111)을 3개의 구역으로 나누는 형태를 이루고 있다. 가장 자리의 두 구역이 스토리지 노드(미도시)와 접속되는 소오스 영역 일 수 있고, 가운데 한 구역이 비트라인(미도시)과 접속되는 드레인 영역이 될 수 있다.
상기 게이트 라인(113)은 콘택형으로 형성되는 데, 본 발명의 일 실시예인 도 3에서와 달리, 비활성영역에서는 형성되지 않는다. 상기 게이트 라인(113)을 콘택형으로 형성하여 상기 활성영역(111)에만 형성하고 비활성영역에는 형성하지 않음으로써, 대각선 방향으로 인접되는 활성영역의 가장자리와 상기 게이트 라인(113)의 쇼트를 원천적으로 방지할 수 있다. 또한, 상기 게이트 라인(113)은 직선 또는 곡선형태의 콘택형으로 형성될 수 있으며, 반도체 메모리 장치중에서 디램에 적용되는 것이 바람직하다.
이러한 리세스 게이트의 레이아웃 구조를 형성함에 의하여, 노광공정 등에서 미스 얼라인이 발생하더라도, 게이트 라인과 활성영역 간에 쇼트가 발생하지 않으며, 후속공정에서 셀프 얼라인 콘택과 활성영역간에 쇼트가 발생하지 않게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 각각의 활성영역에 형성되는 게이트 라인의 간격과 비활성영역에 형성되는 게이트 라인간의 간격을 달리하거나, 활성영역에 게이트 라인을 콘택형으로 구성하고 비활성영역에는 게이트라인이 형성되지 않도록 함으로써, 게이트 라인과 인접하는 활성영역 간에 발생할 수 있는, 미스 얼라인에 의한 쇼트를 방지할 수 있는 효과를 가진다. 또한, 후속 공정에서 형성되는 셀프 얼라인 콘택과 활성영역간의 쇼트를 방지 할 수 있어, 트랜지스터의 동작시 불량 발생을 최소화 할 수 있는 효과가 있다.
도 1은 종래 기술에 의한 리세스 게이트의 레이아웃도
도 2는 종래 기술에 의한 리세스 게이트의 레이아웃의 실제 관측도
도 3은 본 발명의 일 실시예에 따른 리세스 게이트의 레이아웃도
도 4는 본 발명의 다른 실시예에 따른 리세스 게이트의 레이아웃도
*도면의 주요 부분에 대한 부호의 설명*
110 : 비활성영역 111 : 활성영역
112 : 게이트 라인 113 : 콘택형 게이트 라인

Claims (7)

  1. 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서,
    셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루어 배열되는 활성영역과, 상기 각각의 활성영역 상에 서로 일정거리 이격되어 Y축 방향으로 배열되며, 이에 연장되어, 상기 비활성영역 상에, 상기 활성영역 상에 배열된 이격거리보다 좁게 이격되어 Y축방향으로 배열되어지는 복수 개의 게이트 라인을 가짐을 특징으로 하는 리세스 게이트의 레이아웃 구조.
  2. 제1항에 있어서,
    상기 활성영역 상부에 배열되는 게이트 라인은 직선으로 형성됨을 특징으로 하는 리세스 게이트의 레이아웃 구조.
  3. 제1항에 있어서,
    상기 복수 개의 게이트 라인은 곡선으로 형성됨을 특징으로 하는 리세스 게이트의 레이아웃 구조.
  4. 제1항에 있어서,
    상기 게이트 라인은 DRAM에 적용됨을 특징으로 하는 리세스 게이트 레이아웃 구조.
  5. 활성영역과 비활성영역이 정의된 반도체 기판에 형성되는, 리세스 게이트의 레이아웃 구조에 있어서,
    셀 영역에 주기적으로 배열되어 상호간에 대각선 정렬을 이루는 활성영역과, 상기 각각의 활성영역 상에 서로 일정거리 이격되어 Y축 방향으로 배열되고, 상기 비활성영역에는 배열됨이 없이 형성되는 콘택 형태의 게이트 라인을 가짐을 특징으로 하는 리세스 게이트의 레이아웃 구조.
  6. 제5항에 있어서,
    상기 활성영역 상부에 배열되는 게이트 라인은 직선으로 형성됨을 특징으로 하는 리세스 게이트의 레이아웃 구조.
  7. 제5항에 있어서,
    상기 게이트 라인은 DRAM에 적용됨을 특징으로 하는 리세스 게이트 레이아웃 구조.
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Cited By (4)

* Cited by examiner, † Cited by third party
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