KR100881193B1 - 서브 워드 라인 드라이버의 배치구조 및 형성 방법 - Google Patents

서브 워드 라인 드라이버의 배치구조 및 형성 방법 Download PDF

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Abstract

서브 워드 라인 드라이버의 배치구조 및 형성 방법이 개시된다. 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버의 배치구조는 제1 내지 제4 모스 트랜지스터들을 구비하는 서브 워드 라인 드라이버의 배치구조에 있어서, 제1 영역 및 제2 영역을 구비한다. 제1 영역에는 제1 모스 트랜지스터의 활성화 영역이 구비되며, 제1 모스 트랜지스터의 게이트 폴리가 일 방향으로 배치된다. 제2 영역에는 제1 영역의 일측에 위치하며, 제2 내지 상기 제4 모스 트랜지스터들의 활성화 영역이 구비되며, 제2 내지 상기 제4 모스 트랜지스터들 각각의 게이트 폴리들이 서로 평행하게 배치된다. 제1 모스 트랜지스터의 게이트 폴리는 제2 내지 제4 모스 트랜지스터들 각각의 게이트 폴리에 수직하여 형성된다. 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버의 배치구조는 드라이빙 트랜지스터의 게이트 폴리를 수직방향으로 배치시키고 상기 게이트 폴리의 수직 방향 일측에 제2 내지 제4 트랜지스터들을 구비시킴으로써, 면적을 증가시키지 않고도 드라이빙 능력을 향상시킬 수 있는 장점이 있다.

Description

서브 워드 라인 드라이버의 배치구조 및 형성 방법{Layout of Sub Word line Driver and forming method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1 서브 워드 라인 드라이버의 일반적인 회로도이다.
도 2는 드라이빙 능력 증가를 위해 사용되었던 종래의 서브 워드라인 드라이버의 배치구조를 나타내는 도면이다.
도 3은 도 2에 따른 서브 워드라인 드라이버의 문제점을 해결하기 위한 종래의 서브 워드라인 드라이버의 배치구조를 나타내는 도면이다.
도 4a는 도 2의 서브 워드라인 드라이버에서 이용하였던 드라이빙 트랜지스터의 게이트 폴리를 나타내는 도면이다.
도 4b는 도 3의 서브 워드라인 드라이버에서 이용하였던 드라이빙 트랜지스터의 게이트 폴리를 나타내는 도면이다.
도 5a는 본 발명에 따른 서브 워드라인 드라이버의 배치구조를 나타내는 도면이다.
도 5b는 도 5a의 제1 모스 트랜지스터의 게이트 폴리를 변형하여 형성한 일 배치구조를 나타내는 도면이다.
도 5c는 도 5a의 제1 모스 트랜지스터의 게이트 폴리를 변형하여 형성한 다른 배치구조를 나타내는 도면이다.
도 6은 도 5a의 서브 워드라인 드라이버가 2개씩 배치되는 경우를 나타내는 도면이다.
도 7은 종래 및 본 발명에 따른 서브 워드라인 드라이버의 구동 능력을 나타내는 그래프이다.
**도면의 주요부분에 대한 부호의 설명**
100: 서브 워드라인 드라이버(SWD: Sub Wordline Driver)
501: P-well
510: n형 활성화 영역(n-type active region)
512: 제1 모스 트랜지스터 게이트 폴리(M1 GP: M1 gate poly)
530: n형 활성화 영역(n-type active region)
533: 제2 모스 트랜지스터 게이트 폴리(M2 GP: M2 gate poly)
537: 제3 모스 트랜지스터 게이트 폴리(M3 GP: M3 gate poly)
541: 제4 모스 트랜지스터 게이트 폴리(M4 GP: M4 gate poly)
560: 노말 워드라인 인에이블(NWE: Normal Wordline Enable) 신호 라인
571, 573: 워드 라인(WL: Word Line)
본 발명은 서브 워드라인 배치구조 및 그 형성방법에 관한 것으로서, 특히 칩 면적의 증대 없이 구동 능력을 증가시킬 수 있는 서브 워드라인 배치구조 및 그 형성방법에 관한 것이다.
메모리 반도체 중 현재까지도 가장 큰 시장은 DRAM 분야이다. 메인 메모리(main memory)로서의 DRAM은 고 집적화, 저 전력화, 낮은 가격화의 방향으로 계속하여 개발 및 발전되고 있다.
가격 경쟁력은 급속도로 하락하는 추세에 있으며, 반도체 생산자들은 웨이퍼 당 생산성을 높이는데 주력하고 있다. 셀 사이즈(cell size)와 코어(core) 면적이 감소되어야만, 웨이퍼 당 생산되는 칩의 개수는 많아질 수 있고 그에 따라 생산성이 증대된다. 여기서, density가 큰 제품일수록, 고 성능(high performance) 제품일수록 코어(core)가 차지하는 면적은 기하급수적으로 늘어나게 된다. 따라서, DRAM 메모리 장치에 있어서, 코어(core)의 면적을 줄이는 것은 무엇보다 중요한 문제가 된다.
반도체 메모리 장치의 코어 영역에는 워드라인을 높은 전원 전압(Vpp)으로 승압시키기 위하여 서브 워드라인 드라이버(SWD: Sub Wordline Driver) 영역이 존재한다. 참고로, 서브 워드라인 드라이버(SWD)는 셀(cell)의 데이터를 읽고 쓰는 동작을 하는데 있어서, 워드 라인을 온 또는 오프시키는 회로이다. 이러한, 서브 워드라인 드라이버(SWD)는 반도체 장치의 코어(core) 내에 존재한다. 따라서, 코어 영역에 구비되는 서브 워드라인 드라이버의 면적을 증가 또는 감소는 전체 칩 면적의 증가 또는 감소와 밀접한 관련이 있다 할 것이다.
도 1 서브 워드 라인 드라이버의 일반적인 회로도이다.
도 1을 참조하면, N형 모스 트랜지스터 4개로 이루어진 서브 워드 라인 드라이버(100)가 도시된다. 즉, 서브 워드라인 드라이버(100)는 제1 내지 제4 N형 모스 트랜지스터들(M1, M2, M3, M4)을 구비한다.
서브 워드라인 드라이브(100)는 워드라인 인에이블 신호(NWE: Normal Wordline Enable)와 제1, 제3, 및 제4 제어 신호(PXiD, PXiDG, PXiB)에 응답하여 해당 워드라인(WL: Word Line)(252, 254)을 구동한다.
여기서, 제3 제어신호(PXiDG), 및 제4 제어신호(PXiB)는 각각 제3 모스 트랜지스터(M3), 및 제4 모스 트랜지스터(M4)의 게이트(G: gate)로 인가되는 신호로, 제3 내지 제4 모스 트랜지스터들(M3, M4)을 턴 온 또는 턴 오프 시킨다. 워드라인 인에이블 신호(NWE)가 활성화되어 인가되면, 제3 제어신호(PXiDG)는 논리 하이 레벨로 인가되며, 제4 제어신호(PXiB)는 논리 로우 레벨로 인가된다. 제2 모스 트랜지스터(M2)의 게이트 단자(G)로는 높은 전원 전압(Vpp)이 인가된다.
제1 제어신호(PXiD)는 높은 전원 전압(Vpp)으로 인에이블 된다. 워드라인 인에이블 신호(NWE)가 활성화되어 인가되면, 제1 모스 트랜지스터(M1)의 드레인 단자(D: drain)에는 높은 전원 전압(Vpp)이 연결된다.
제1 모스 트랜지스터(M1)는 워드라인(WL)을 구동하기 위한 구동 트랜지스터(driving transistor)가 된다. 따라서, 제1 모스 트랜지스터(M1)의 구동 능력이 좋아야, 서브 워드라인 드라이버(SWD)의 구동능력이 좋아진다.
도 2는 드라이빙 능력 증가를 위해 사용되었던 종래의 서브 워드라인 드라이 버의 배치구조를 나타내는 도면이다.
도 2를 참조하면, 서브 워드라인 드라이버(100)의 종래 배치 구조(200)에는, 제3 및 제2 모스 트랜지스터(M3, M2)가 구비되는 제1 영역(210), 구동 트랜지스터인 제1 모스 트랜지스터(M1)가 구비되는 제2 영역(230), 및 제4 모스 트랜지스터(M4)가 구비되는 제3 영역(240)이 존재하였다. 제1 영역(210)과 제2 영역(230)의 사이 영역(261)에는 STI(shallow Trench Isolation)가 구비된다. 그리고, 제2 영역(230)과 제3 영역(240)의 사이 영역(263)에 STI가 구비된다.
종래의 배치구조(200)에서는, 서브 워드라인 드라이버(SWD)의 구동 능력을 증가시키면서도 면적이 증대되는 것을 방지하기 위하여, 구동 트랜지스터인 제1 모스 트랜지스터의 게이트 폴리(GP: Gate Poly)(232)를 말발굽 모양으로 제작하였다.
구동 트랜지스터의 구동 능력은 게이트 폴리(GP)의 전체 폭(width)에 의존한다. 폭(width)이 커질수록, 게이트 아래로 형성된 채널에 수집되는 전하량이 증가하게 되며, 그에 따라 구동 전류가 증가하여 구동 능력이 향상되는 것이다. 즉, 게이트 폴리 폭(width)의 증가는 구동 능력의 증가를 가져오는 것이다.
종래의 배치구조(200)는 구동 트랜지스터 게이트 폴리를 말발굽 형태 배치하여 게이트 폴리 폭(width)을 증가시켰다.
그러나, 게이트 폴리를 말발굽 형태로 배치한 종래의 배치구조(200)는, 소스 및 드레인 영역의 면적이 감소하게 됨에 따른 신뢰성 저하의 문제가 발생하였다. 즉, 집중적으로 기입/ 및 독출(write/read)할 때, 고온(high temp.)에서 동작시킬 때, 또는 높은 전압을 걸어서 실험을 할 때와 같은 수명 가속 시험 시에, 제1 모스 트랜지스터(M1)가 제대로 동작하지 못하는 문제가 발생하게 된 것이다. 이러한 신뢰성 저하 문제는 제1 모스 트랜지스터(M1)의 소스 또는 드레인 영역의 불충분한 확보 등에 기인하여 발생한다.
또한, 구동(driving) 능력에 있어서, 구동 트랜지스터(M1)의 게이트 폴리(232) 폭(width)은 큰 데도 불구하고, 서브 워드라인 드라이버(SWD)는 제1 모스 트랜지스터의 게이트 폴리 폭(width)에 대비하여 60%(40% 성능 감소)의 구동 능력만을 발휘하였다.
상술한 바와 같이, 종래의 배치구조(200)는 말발굽 형태와 같은 기형 트랜지스터 배치에 의하여 메모리 칩(memory chip)의 성능 저하(performance degradation)가 발생하였다. 이러한, 종래 배치 구조(200)에서의 성능 저하에도 불구하고, 칩의 크기를 늘리지 못하는 것은, 메모리 장치의 전체 크기가 기하급수적으로 늘어나게 되기 때문이다.
도 3은 도 2에 따른 서브 워드라인 드라이버의 문제점을 해결하기 위한 종래의 서브 워드라인 드라이버의 배치구조를 나타내는 도면이다.
칩의 크기를 늘리지 않으면서도, 도 2의 배치구조(200)에서 발생한 신뢰성 저하 문제점을 해결하기 위하여 도 3의 배치구조(300)가 제시되었다.
도 3을 참조하면, 도 3의 배치구조(300)는 도 2의 말발굽 모양의 게이트 폴리(232)를 2등분한 모양의 게이트 폴리(332)를 이용한다. 나머지 배치 구성은 도 2에서와 동일하므로, 상세한 설명은 생략하도록 한다.
종래 배치구조(300)에서는 게이트 폴리(332)의 폭(width)이 도 2의 배치구 조(200)에 비하여 절반으로 줄어들게 된다. 따라서, 워드 라인의 구동(driving) 능력이 감소되어 칩의 성능(performance)이 현저히 감소되었다. 즉, 말발굽 형태의 기형적 배치구도(200)에서의 신뢰성 저하 문제를 해결하기 위한 종래 배치구조(300)는 게이트 폴리의 폭(width)을 절반으로 줄여 신뢰성 저하 문제를 해결하였으나, 구동 능력이 감소되는 문제가 존재하는 것이다.
또한, 종래의 배치 구조들(도 2의 배치구조 200을 예로들어 설명함)에서는, 먼저 수직 방향으로 워드 라인(252, 254)을 형성시키고, 다시 방향을 바꿔서 수평방향으로 제2 및 제3 모스 트랜지스터의 게이트 폴리들(212, 214)을 형성시켰다. 그리고, 다시 방향을 바꿔서 제1 모스 트랜지스터의 게이트 폴리(230)를 형성하여야 하며, 계속하여 이격해서 제4 모스 트랜지스터(M4)를 수평 방향으로 형성시켜야 했다. 즉, 리쏘그라피(lithography) 공정 상, 공정 방향의 일관성이 없이 공정 방향을 계속 변경시켜야 하므로, 공정하는데 시간 및 비용이 많이 소요되는 문제가 있다.
도 4a는 도 2의 서브 워드라인 드라이버에서 이용하였던 드라이빙 트랜지스터의 게이트 폴리를 나타내는 도면이다.
도 4a를 참조하면, 도 2의 배치구조(200)는 구동 트랜지스터인 제1 모스 트랜지스터(M1)의 게이트 폴리(GP)(232)를 말발굽 형태로 배치하였다. 따라서, 폭(width)은 도 4a에서와 같이 W1 값을 가지며, 큰 값을 가지도록 형성할 수 있다. 그러나, 이와 같은 배치구조는 상술한 신뢰성 저하의 문제가 있다.
도 4b는 도 3의 서브 워드라인 드라이버에서 이용하였던 드라이빙 트랜지스 터의 게이트 폴리를 나타내는 도면이다.
도 4b를 참조하면, 도 2의 배치구조(200) 문제점을 해결하기 위하여, 도 3의 배치구조(300)에서의 제1 모스 트랜지스터(M1)의 게이트 폴리(332)는 'J'자 형태로 형성된다. 따라서, 폭(width)은 W1에 비하여 절반정도의 값을 가지는 W2가 된다. 따라서, 도 3의 배치구조(300)는 게이트 폴리(332)의 폭(width) 감소로 인하여 구동 능력이 현저히 감소되게 되는 문제가 있다.
상술한 바와 같이, 종래에는 신뢰성 향상 및 면적 증가 방지의 목적을 모두 달성할 수 있는 배치구조가 없었다. 따라서, 신뢰성을 향상시키면서 면적이 증가하는 것을 방지할 수 있는 서브 워드라인 드라이버의 배치구조가 필요하다 할 것이다.
본 발명이 이루고자하는 기술적 과제는 칩 면적 증대 없이 구동 능력을 증가시킬 수 있는 서브 워드라인 드라이버의 배치 구조를 제공하는데 있다.
본 발명이 이루고자하는 기술적 과제는 칩 면적 증대 없이 구동 능력을 증가시킬 수 있는 서브 워드라인 드라이버의 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 서브 워드라인 드라이버는 제1 영역 및 제2 영역을 구비한다.
제1 영역은 제1 모스 트랜지스터의 활성화 영역이 구비되며, 상기 제1 모스 트랜지스터의 게이트 폴리가 일 방향으로 배치되는 영역이다.
제2 영역은 제1 영역의 일측에 위치하며, 상기 제2 내지 상기 제4 모스 트랜지스터들의 활성화 영역이 구비되며, 상기 제2 내지 상기 제4 모스 트랜지스터들 각각의 게이트 폴리들이 서로 평행하게 배치되는 영역이다.
제1 모스 트랜지스터의 게이트 폴리는 제2 내지 제4 모스 트랜지스터들 각각의 게이트 폴리에 수직하여 형성된다.
제1 모스 트랜지스터는 서브 워드 라인 드라이버에 있어서, 구동 모스 트랜지스터이다.
바람직하게, 제2 내지 제4 모스 트랜지스터들은 활성화 영역을 공유한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 서브 워드라인 드라이버의 형성방법은 P형 반도체 기판에, 제1 n형 활성화 영역을 형성하는 단계, P형 반도체 기판에, 제1 n형 활성화 영역의 일측에 제1 n형 활성화 영역과 이격하여 제2 n형 활성화 영역을 형성하는 단계, 제1 n형 활성화 영역의 상부에, 일 방향으로 제1 모스 트랜지스터의 게이트 폴리를 형성하는 단계, 및 제2 n형 활성화 영역의 상부에, 제2 내지 제4 모스 트랜지스터들 각각의 게이트 폴리를 형성하는 단계를 구비한다.
제2 내지 제4 모스 트랜지스터들의 각각의 게이트 폴리들은 서로 평행하게 배치 및 형성되며, 제1 모스 트랜지스터의 게이트 폴리의 배치 방향에 수직하여 형성된다.
제1 n형 활성화 영역 및 제1 모스 트랜지스터의 게이트 폴리는 상기 서브 워드 라인 드라이버의 구동 모스 트랜지스터를 형성한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5a는 본 발명에 따른 서브 워드라인 드라이버의 배치구조를 나타내는 도면이다. 도 5a는 도 1의 서브 워드라인 드라이버의 회로를 레이아웃(layout)한 것이다.
도 5a를 참조하면, 본 발명에 따른 서브 워드라인 드라이버(SWD)의 배치구조(500)는 제1 영역(510) 및 제2 영역(530)을 구비한다.
제1 영역(510)은 제1 모스 트랜지스터(M1)가 구비되는 영역으로, 제1 n형 활성화 영역(n-active)(510)이 구비된다. 그리고 제1 모스 트랜지스터(M1)의 게이트 폴리(GP)(512)가 수직 방향으로 구비된다. 게이트 폴리(512)를 중심으로 양 쪽으로 소스(source) 또는 드레인(drain)영역(514, 516)이 구비된다.
그리고, 소스 또는 드레인 영역(514, 516) 각각에는 전압을 인가할 수 있는 전극(518, 520)이 형성된다. 여기서, 518 전극에 소스 전압을 인가시키면 514는 소스 영역이 되며, 드레인 전압을 인가시키면 416은 드레인 영역이 된다. 또한 인가되는 전압을 바꿈으로써 소스 및 드레인 영역을 바꿀 수도 있다.
이하에서는 514를 제2 노드(N2)와 연결된 제1 모스 트랜지스터(M1)의 소스 영역으로, 516을 제1 모스 트랜지스터(M1)의 드레인 영역으로 하여 설명하도록 한다. 따라서, 518 전극은 워드 라인(WL)(571 또는 573)과 메탈 라인(Metal line)(미도시)으로 연결된다. 그리고, 520 전극은 제1 제어신호(PXiD)를 인가받는다.
여기서, 제1 제어신호(PXiD)는 워드라인 인에이블 신호(NWE)가 활성화되어 입력되면, 인에이블되어 인가되는 신호이다. 인에이블되는 신호 레벨은 높은 전원 전압(Vpp)이 된다.
제2 영역(530)은 제2 내지 제4 모스 트랜지스터들(M2, M3, M4)이 구비되는 영역이다. 제2 영역(530)에는 전체적으로 제2 n형 활성화 영역(n-active)(530)이 구비된다. 여기서, 제2 내지 제4 모스 트랜지스터(M2, M3, M4)들은 모두 활성화 영역을 공유한다. 즉, 제2 내지 제4 모스 트랜지스터(M2, M3, M4)들은 모두 제2 n형 활성화 영역(n-active)(530)을 이용하게 되는 것이다.
제2 영역(530)에는 제2 모스 트랜지스터(M2), 제3 모스 트랜지스터(M3), 제4 모스 트랜지스터(M4)가 순차적으로 구비된다. 먼저, 제2 모스 트랜지스터(M2)의 게이트 폴리(533)가 수평 방향으로 배치되며, 일정 간격 이격하여 제3 모스 트랜지스터(M3)의 게이트 폴리(537)가 평행하게 배치된다. 그리고, 제3 모스 트랜지스터(M3)의 게이트 폴리(537)와 일정간격 이격되고 평행하도록 제4 모스 트랜지스터(M4)의 게이트 폴리(541)가 배치된다.
제2 모스 트랜지스터(M2)의 게이트 폴리(533)를 중심으로 양쪽으로 드레인 영역(531) 및 소스 영역(535)이 구비된다. 도 1의 회로에서와 같이, 제1 모스 트랜지스터(M1)의 게이트(G)는 제2 모스 트랜지스터의 드레인(D)과 연결되어 있다. 따 라서, 제1 모스 트랜지스터(M1)의 게이트 전극(522)과 제2 모스 트랜지스터 드레인 전극(551)은 메탈 라인(525)을 통하여 연결되어 있다. 게이트 폴리(533)에는 높은 전원 전압(Vpp)를 인가받는 게이트 전극(581)이 배치된다.
제3 모스 트랜지스터(M3)의 게이트 폴리(537)를 중심으로, 양쪽으로 소스 영역(535) 및 드레인 영역(539)이 구비된다. 게이트 폴리(537)에는 제3 제어신호(PXiDG)를 인가받는 게이트 전극(583)이 배치된다.
제4 모스 트랜지스터(M4)의 게이트 폴리(541)를 중심으로, 양쪽으로 드레인 영역(539) 및 소스 영역(543)이 구비된다. 게이트 폴리(541)에는 제4 제어신호(PXiB)를 인가받는 게이트 전극(585)이 배치된다.
도시된 바와 같이, 제2 모스 트랜지스터(M2)의 소스 영역과 제3 모스 트랜지스터(M3)의 소스 영역은 활성화 영역 535를 공유한다. 그리고, 제3 모스 트랜지스터(M4)의 드레인 영역과 제4 모스 트랜지스터(M4)의 드레인 영역은 활성화 영역 539를 공유한다.
여기서, 제3 제어신호(PXiDG)는 워드라인 인에이블 신호(NWE)가 활성화되어 서브 워드라인 드라이버(SWD)로 인가되면, 논리 하이 레벨로 인가되는 신호이다. 그리고, 제4 제어신호(PXiB)는 워드라인 인에이블 신호(NWE)가 활성화되어 서브 워드라인 드라이버(SWD)로 인가되면, 논리 로우 레벨로 인가되는 신호이다.
워드라인 인에이블 신호(NWE)가 전송되는 메탈 라인(560)은 서브 워드라인 드라이버 배치 구조(500)를 수직방향으로 관통하며 형성될 수 있다. 워드라인 인에이블 신호 라인(560)은 제2 모스 트랜지스터(M2)의 소스 영역(535)에 형성된 전 극(553)과 연결된다.
여기서, 제2 모스 트랜지스터(M2)의 소스 영역(535)에 형성된 전극(553)과 워드라인 인에이블 신호 라인(560)은 via를 이용하여 형성되는 다이랙트 컨택(DC: Direct Contact)을 통하여 연결되며, 이것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명하다 할 수 있다. 또한, 본원의 상세한 설명에서 구체적으로 설명하지 않은 메탈 라인(Metal Line)과 게이트 전극, 소스 전극, 또는 드레인 전극과의 연결도 다이랙트 컨택(DC)을 이용하여 연결될 수 있음은 자명하다.
그리고 활성화 영역은 n형 불순물로 도핑되는 영역이며, 그 상부에 게이트 폴리가 구비된다. 여기서, 활성화 영역과 게이트 폴리 사이는 층간 절연 물질인 IMD(Inter Metal Dielectrics)가 구비된다. IMD는 게이트 폴리와 그 상부에 구비되는 메탈 라인(예를 들어, 워드라인 인에이블 신호 라인(560))의 사이에도 구비되게 된다. 이러한, IMD의 구비는 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자에게 자명하다 할 것이다.
도 5b는 도 5a의 제1 모스 트랜지스터의 게이트 폴리를 변형하여 형성한 일 배치구조를 나타내는 도면이다.
도 5b를 참조하면, 제1 모스 트랜지스터(M1)의 게이트 폴리(812)는 완벽한 직선 형태로 구비될 수 있다. 그리고, 게이트 폴리(812)의 수직 방향 하부는 약간 돌출된 형태로 구비될 수 있다. 게이트 폴리(812)가 완벽한 직선 형태로 구비됨으로써, 소스 또는 드레인 영역(514, 516)에 형성되는 전극(518, 520)들은 도 5a에 비하여 더 많이 구비될 수 있다.
도 5c는 도 5a의 제1 모스 트랜지스터의 게이트 폴리를 변형하여 형성한 다른 배치구조를 나타내는 도면이다.
도 5c를 참조하면, 제1 모스 트랜지스터(M1)의 게이트 폴리(912)는 도 5b에 비하여, 하부 영역의 돌출된 부위가 존재하지 않도록 하였다. 즉, 제1 모스 트랜지스터(M1)의 게이트 폴리(912)를 완벽한 직선 형태 및 'L'형태로 구비하도록 할 수 있다. 게이트 폴리(912)가 완벽한 직선 형태로 구비됨으로써, 소스 또는 드레인 영역(514, 516)에 형성되는 전극(518, 520)들은 도 5a에 비하여 더 많이 구비될 수 있다.
상술한 도 5a 내지 도 5c에서 도시된 바와 같이, 본 발명에 따른 서브 워드라인 드라이버의 배치구조는 구동 트랜지스터(M1)의 게이트 폴리를 수직 방향으로 길게 배치함으로써 폭(width)을 넓힌다. 따라서, 구동 능력을 높일 수 있다.
상술한 바와 같이, 제2 모스 트랜지스터(M2)의 소스 영역과 제3 모스 트랜지스터(M3)의 소스 영역은 활성화 영역 535를 공유한다. 그리고, 제3 모스 트랜지스터(M4)의 드레인 영역과 제4 모스 트랜지스터(M4)의 드레인 영역은 활성화 영역 539를 공유한다. 이러한 활성화 영역의 공유로 인하여, 본 발명에 따른 배치구조(500)는 제2 내지 제4 트랜지스터들(M2, M3, M4) 배치 영역의 면적을 줄일 수 있다. 따라서, 구동 트랜지스터인 제1 모스 트랜지스터(M1)의 배치 영역을 증가시키더라도, 전체 서브 워드라인 드라이버 배치 구조(500)의 면적이 종래에 비하여 증대되지 않는다.
상술한 도 5a 내지 도 5c에서 도시된 바와 같이, 본 발명에 따른 서브 워드라인 드라이버의 배치구조는 구동 트랜지스터(M1)의 게이트 폴리를 수직 방향으로 길게 배치함으로써 폭(width)을 넓힌다. 따라서, 구동 능력을 증가시킬 수 있다. 즉, 면적은 증가하지 않으면서, 서브 워드라인 드라이버의 구동 능력은 증가시킬 수 있는 효과가 발생하는 것이다.
또한, 도 5a에 도시된 바와 같이, 먼저 워드 라인(WL)을 수직 방향으로 형성하고, 계속하여 제1 모스 트랜지스터(M1)를 수직방향으로 형성하게 된다. 그리고, 공정 방향을 한번 바꿔서, 제2 내지 제4 모스 트랜지스터들(M2, M3, M4)을 수평방향으로 형성하게 된다. 따라서, 제작 공정에 있어서, 공정 방향을 한번만 바꿔주면 되므로, 공정이 쉬워질 수 있다. 그에 따라서 공정 시간 및 비용이 단축될 수 있는 것이다.
도 6은 도 5a의 서브 워드라인 드라이버가 2개씩 배치되는 경우를 나타내는 도면이다.
도 6을 참조하면, 도 5a의 서브 워드라인 드라이버 배치 구조는 대칭적으로 2개씩 배치될 수 있다. 도시된 바와 같이, 서브 워드라인 드라이버를 2개씩 배치하면, 제1 n형 활성화 영역(610)이 2개의 서브 워드라인 드라이버에서 공유될 수 있다. 그리고, 제2 내지 제4 모스 트랜지스터들(M2, M3, M4)의 게이트 폴리(GP)를 형성하는 데 있어서도, 공유된 게이트 폴리(620, 630, 또는 640)를 이용할 수 있다.
또한, 도 6의 구조는 수직선 <A-B>를 중심으로 대칭되어 구비될 수 도 있다. 즉, 4개 서브 워드라인 드라이버씩 배치될 수도 있다.
도 7은 종래 및 본 발명에 따른 서브 워드라인 드라이버의 구동 능력을 나타내는 그래프이다.
구동 능력이란, 일정 크기 이상의 전압을 게이트에 인가하였을 때, 얼마만큼 큰 전류를 빠르게 출력할 수 있는지에 관한 능력을 뜻한다. 출력되는 전류가 클수록 워드 라인(WL)의 선택이 정확히 이뤄질 수 있다.
도 7을 참조하면, 720 곡선은 도 3에 도시된 배치구조(300)에 있어서 워드라인(WL)으로 출력되는 전류를 나타낸다. 710 곡선은 도 5a에 도시된 배치구조(500)에 있어서 워드라인(WL)으로 출력되는 전류를 나타낸다. 구동 트랜지스터(M1)의 게이트로 동일한 전압이 인가될 때, 본 발명에 따른 배치구조(500)에서는 구동 전류가 I2 전류값에서 포화되나, 종래의 배치구조(300)에서는 구동 전류가 I1 전류값에서 포화가 이뤄진다.
도시된 바와 같이, 같은 전압을 제1 모스 트랜지스터(M1)의 게이트에 인가하였을 때, 종래의 배치구조(300)에서는 본 발명에 따른 배치구조(500)에 비하여 30%정도 감소된 전류를 출력한다. 즉, 본 발명에 따른 배치구조(500)에서는 종래에 비하여 구동 능력을 훨씬 향상시킬 수 있는 효과가 있는 것이다.
본 발명의 실시예에 따른 서브 워드라인 드라이버 배치 방법은 앞서 설명된 서브 워드라인 드라이버 배치 구조와 그 기술적 사상이 동일하다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 서브 워드라인 드라이버의 배치 방법에 대하여 이해할 수 있을 것이므로 이에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정 한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 일 실시예에 따른 서브 워드 라인 드라이버의 배치구조 및 배치 방법은 드라이빙 트랜지스터의 게이트 폴리를 수직방향으로 배치시키고 상기 게이트 폴리의 수직 방향 일측에 나머지 트랜지스터들을 구비시킴으로써, 면적을 증가시키지 않고도 드라이빙 능력을 향상시킬 수 있는 장점이 있다.
그리고, 공정 시 방향 변경 횟수를 줄여 공정 시간 및 비용을 줄일 수 있는 장점이 있다.

Claims (21)

  1. 제1 내지 제4 모스 트랜지스터들을 구비하는 서브 워드 라인 드라이버의 배치구조에 있어서,
    상기 제1 모스 트랜지스터의 활성화 영역이 구비되며, 상기 제1 모스 트랜지스터의 게이트 폴리가 일 방향으로 배치되는 제1 영역;
    상기 제1 영역의 일측에 위치하며, 상기 제2 내지 상기 제4 모스 트랜지스터들의 활성화 영역이 구비되며, 상기 제2 내지 상기 제4 모스 트랜지스터들 각각의 게이트 폴리들이 서로 평행하게 배치되는 제2 영역을 구비하며,
    상기 제1 모스 트랜지스터의 게이트 폴리는
    상기 제2 내지 제4 모스 트랜지스터들 각각의 게이트 폴리에 수직하여 형성되는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  2. 제1항에 있어서, 상기 제1 모스 트랜지스터는
    상기 서브 워드 라인 드라이버에 있어서, 구동 모스 트랜지스터인 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  3. 제2항에 있어서, 상기 제2 내지 제4 모스 트랜지스터들은
    활성화 영역을 공유하는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  4. 삭제
  5. 제3항에 있어서, 상기 제1 영역은
    상기 일 방향으로 구비되는 상기 제1 모스 트랜지스터의 게이트 폴리; 및
    상기 제1 모스 트랜지스터의 게이트 폴리의 양 측으로 구비되는 소스 영역 및 드레인 영역으로 이루어지는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  6. 제3항에 있어서 상기 제2 영역은
    상기 제2 모스 트랜지스터의 게이트 폴리, 상기 제3 모스 트랜지스터의 게이트 폴리, 상기 제4 모스 트랜지스터의 게이트 폴리가 순차로, 상기 일 방향에 수직한 방향으로 배치되며,
    상기 제2 내지 제4 모스 트랜지스터들의 게이트 폴리들은 일정 간격씩 이격하여 평행하게 배치되는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 제2 모스 트랜지스터의 소스 영역은 상기 제3 모스 트랜지스터의 드레인 영역과 서로 공유되며,
    상기 제3 모스 트랜지스터의 드레인 영역은 상기 제4 모스 트랜지스터의 드레인 영역과 서로 공유되는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제1 모스 트랜지스터의 게이트 폴리와 상기 제2 모스 트랜지스터의 드레인 영역은 게이트 전극 및 메탈 라인을 이용하여 연결되어 있는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 제2 영역에 있어서,
    상기 제2 내지 제4 모스 트랜지스터의 게이트 폴리 각각에는 제2 내지 제4 전극이 형성되며,
    제2 모스 트랜지스터는 상기 제2 전극을 통하여 전원 전압을 입력받고, 상기 제 3 모스 트랜지스터는 상기 제3 전극을 통하여 제3 제어 신호를 입력받고, 상기 제4 모스 트랜지스터는 상기 제4 전극을 통하여 제4 제어 신호를 입력받는 것을 특징으로 하는 서브 워드 라인 드라이버의 배치구조.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서,
    제3 제어 신호는 워드라인 인에이블 신호가 활성화 상태로 입력되면, 논리 하이 레벨로 입력되는 신호이며,
  11. 제3항에 있어서, 상기 배치구조는
    상기 제1 영역과 상기 제2 영역의 상부에 배치되며, 상기 일 방향으로 구비되는 워드라인 인에이블 신호 라인을 더 구비하는 것을 특징으로 하는 서브 워드라인 드라이버의 배치구조.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 배치구조는
    상기 제1 영역과 상기 제2 영역의 상부에 배치되며, 상기 일 방향으로 구비되는 워드라인 인에이블 신호 라인을 더 구비하며,
    상기 워드라인 인에이블 신호 라인은
    상기 제2 모스 트랜지스터의 게이트 폴리와 상기 제3 모스 트랜지스터의 게이트 폴리 사이에 구비된 상기 공유된 활성화 영역과, 다이랙트 컨택을 통하여 연결되는 것을 특징으로 하는 서브 워드라인 드라이버의 배치구조.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 내지 제4 모스 트랜지스터는
    상기 제1 영역에 구비된 활성화 영역 및 상기 제2 영역에 구비된 활성화 영역은 n+ 도핑된 n형 활성화 영역인 것을 특징으로 하는 서브 워드라인 드라이버의 배치구조.
  14. P형 반도체 기판에, 제1 n형 활성화 영역을 형성하는 단계;
    상기 P형 반도체 기판에, 상기 제1 n형 활성화 영역의 일측에 상기 제1 n형 활성화 영역과 이격하여 제2 n형 활성화 영역을 형성하는 단계;
    상기 제1 n형 활성화 영역의 상부에, 일 방향으로 제1 모스 트랜지스터의 게이트 폴리를 형성하는 단계; 및
    상기 제2 n형 활성화 영역의 상부에, 제2 내지 제4 모스 트랜지스터들 각각의 게이트 폴리를 형성하는 단계를 구비하며,
    상기 제2 내지 제4 모스 트랜지스터들의 각각의 게이트 폴리들은 서로 평행하게 배치 및 형성되며, 상기 제1 모스 트랜지스터의 게이트 폴리의 배치 방향에 수직하여 형성되는 것을 특징으로 하는 서브 워드 라인 드라이버의 형성 방법.
  15. 제14항에 있어서,
    상기 제1 n형 활성화 영역 및 제1 모스 트랜지스터의 게이트 폴리는 상기 서브 워드 라인 드라이버의 구동 모스 트랜지스터를 형성하는 것을 특징으로 하는 서브 워드 라인 드라이버의 형성 방법.
  16. 제15항에 있어서,
    상기 제2 내지 제4 모스 트랜지스터들은
    상기 제2 n형 활성화 영역 내에서, 활성화 영역을 공유하도록 형성되는 것은 특징으로 하는 서브 워드 라인 드라이버의 형성 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 제2 내지 제4 모스 트랜지스터들의 게이트 폴리를 형성 하는 단계는
    상기 제2 모스 트랜지스터의 게이트 폴리, 상기 제3 모스 트랜지스터의 게이트 폴리, 상기 제4 모스 트랜지스터의 게이트 폴리가 순차로 상기 일 방향에 수직 방향으로 배치되도록 형성되며, 일정 간격씩 이격하여 평행하게 배치되도록 형성되는 것을 특징으로 하는 서브 워드라인 드라이버의 형성 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 제2 모스 트랜지스터의 소스 영역은 상기 제3 모스 트랜지스터의 드레인 영역과 서로 공유되며,
    상기 제3 모스 트랜지스터의 드레인 영역은 상기 제4 모스 트랜지스터의 드레인 영역과 서로 공유되는 것을 특징으로 하는 서브 워드라인 드라이버의 형성 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제16항에 있어서, 상기 형성 방법은
  20. 제14항에 있어서, 상기 형성 방법은
    상기 제1 및 제2 n형 활성화 영역과, 상기 제1 내지 제4 모스 트랜지스터들의 게이트 폴리가 형성되는 영역의 사이에 절연 물질 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 서브 워드라인 드라이버의 형성 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 형성 방법은
    상기 제1 및 제2 n형 활성화 영역과, 상기 제1 내지 제4 모스 트랜지스터들의 게이트 폴리가 형성되는 영역의 사이에 절연 물질 층을 형성하는 단계; 및
    상기 제1 내지 제4 모스 트랜지스터들의 게이트 폴리가 형성되는 영역과, 상기 서브 워드 드라이버 신호 라인이 형성되는 영역의 사이에 절연 물질 층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 서브 워드라인 드라이버의 형성 방법.
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Citations (1)

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Publication number Priority date Publication date Assignee Title
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Publication number Priority date Publication date Assignee Title
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US7359280B2 (en) * 2005-01-24 2008-04-15 Samsung Electronics Co., Ltd. Layout structure for sub word line drivers and method thereof
KR20060131334A (ko) 2005-06-16 2006-12-20 삼성전자주식회사 반도체 메모리 장치의 서브-워드라인 드라이버의 레이아웃
KR100827694B1 (ko) * 2006-11-09 2008-05-07 삼성전자주식회사 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060085567A (ko) * 2005-01-24 2006-07-27 삼성전자주식회사 서브 워드라인 드라이버들의 레이아웃구조

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