JP2001274336A - 半導体装置 - Google Patents

半導体装置

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JP2001274336A
JP2001274336A JP2000087679A JP2000087679A JP2001274336A JP 2001274336 A JP2001274336 A JP 2001274336A JP 2000087679 A JP2000087679 A JP 2000087679A JP 2000087679 A JP2000087679 A JP 2000087679A JP 2001274336 A JP2001274336 A JP 2001274336A
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    • H01L21/82—
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 この発明は、スタンダードセルのより一層の
縮小化を達成し、集積度を向上させることを課題とす
る。 【解決手段】 この発明は、隣接するセル間でサブスト
レート領域およびソース領域を共有し、両領域に共通の
コンタクトをサブストレート領域の中心からセルの内側
よりに設けて構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、スタンダードセ
ル方式を採用した半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置を構成するスタンダー
ドセル方式では、高さの揃った複数種のセルが用意さ
れ、各セルは列状に配置されて集積回路の一部を構成す
る。スタンダードセル方式を採用した集積回路の高集積
化を実現するためには、各セルのサイズが小さいことが
望ましい。しかしながら、トランジスタのサイズを縮小
してセルサイズを小さくする手法では、セルの駆動能力
とのトレードオフの問題が生じてしまう。そこで、トラ
ンジスタサイズを縮小せずに、見かけのセルサイズを小
さくする方法としては、例えば特願平１１−２６９４８
４号においてセルの一部を隣接するセルと共有する手法
が開示されている。
【０００３】図９は上記従来の手法を採用した半導体装
置の構成を示す図であり、同図（ａ）は２入力ＮＡＮＤ
を構成するスタンダードセルの平面図、同図（ｂ）はイ
ンバータを構成するスタンダードセルの平面図、同図
（ｃ）は同図（ａ）のセルと同図（ｂ）のセルを隣接さ
せた場合の構成を示す平面図である。なお、図９におい
ては、簡単化のため、ソース領域、ポリシリコン（ポリ
Ｓｉ）、コンタクトおよびセル境界線（セル枠）のみが
示されており、金属配線層は省略されている。また、図
示しないが、サブストレート領域が上下で隣接するセル
間で共有され、各セル同士はセル境界線が接するように
上下左右に隣接して配置され、上下方向および左右方向
にセル列を形成する。
【０００４】図９（ａ）に示すように、ソース領域１０
５、１０６、１０７およびその領域内のコンタクト１０
１、１０２、１０３の一部がセル境界線１０９を越えて
配置されている。そして、ソース領域１０５、１０６、
１０７およびコンタクト１０１、１０２、１０３がセル
の上部また下部に配置されている。また、隣接するセル
のソース領域が配置される重なり領域１０８及びコンタ
クト１０４を配置可能なスペースが設けられている。同
図（ｂ）のインバータセルでは、ソース領域１１０およ
びコンタクト１１１の一部がセル境界線１１４を越えて
配置されている。同図（ｃ）に示すように、同図（ａ）
のＮＡＮＤセルと同図（ｂ）のインバータセルを隣接し
て配置した場合に、同図（ａ）のソース領域１０６およ
びコンタクト１０２と、同図（ｂ）のソース領域１１０
およびコンタクト１１１は１つにまとめられ、これらの
セル間で共有される。そして、セル間で共有されるコン
タクト１１３を含むソース領域１１２の形状は少なくと
も凹形状を含むものとなる。
【０００５】このような構成においては、隣接するセル
でソース領域及びそのコンタクトを共有化するようにし
ているので、左右方向にセル列が縮小され、セルの実効
サイズを小さくすることができる。
【０００６】図１０は上記従来の手法を採用した半導体
装置の構成を示す図であり、２入力ＮＡＮＤを構成する
スタンダードセルの平面図である。なお、図１０におい
ては、簡単化のため、ソース領域、ポリシリコン（ポリ
Ｓｉ）、コンタクトおよびセル境界線（セル枠）のみが
示されており、金属配線層は省略されている。また、各
セル同士はセル境界線が接するように上下左右に隣接し
て配置され、上下方向および左右方向にセル列を形成す
る。
【０００７】図１０に示すように、ソース領域１２３、
１２４、１２５の一部がセル境界線１２６を越えて配置
され、セルの上下にはウェル領域に所定の電位を与える
サブストレート領域１２７、１２８がソース領域１２
３、１２４、１２５に隣接して形成され、隣接するソー
ス領域１２３、１２４とサブストレート領域１２７は両
領域上に連続して形成された金属膜（図示せず）により
導通され、両領域を兼用するコンタクト１２１がセル境
界線１２６上に設けられ、また隣接するソース領域１２
５とサブストレート領域１２８は両領域上に連続して形
成された金属膜により導通され、両領域を兼用するコン
タクト１２２がセル境界線１２６上に設けられている。
【０００８】このような構成では、上下方向に隣接する
セルとサブストレート領域１２７、１２８を、左右方向
に隣接するセルとソース領域１２３、１２４、１２５を
共有し、ソース領域１２３、１２４、１２５上のコンタ
クトを不要にしている。このような構成によれば、先の
図９に示す構成に比べてセル境界を越えて隣接するセル
に入り込むソース領域の幅が狭くなるため、セルの高さ
を低く抑えることが可能となる。
【０００９】図１１に、スタンダードセル方式を採用し
た従来の半導体装置において、サブストレート領域の配
置を工夫して集積度を向上させた構成を示す。図１１に
おいて、この手法は、サブストレート領域１３１とそれ
につながるコンタクト１３２をセルの上下に設けてセル
列を構成した場合に、各セルのサブストレート領域１３
１がひとつながりになるようにしてなおかつ、これを上
下方向に隣接するセル列内のセルと共有することで集積
度を向上させている。セル列内でセルの置かれない空き
領域には、空き領域に置く専用のセルが置かれそのセル
にもサブストレート領域とコンタクトが設けられてい
る。
【００１０】このような手法は、セルのサイズによら
ず、一定の割合の領域をサブストレート領域としている
ため、小さなサイズのセル（縦方向のサイズはそろえら
れているので、幅の狭いと同義）の場合には非常に有効
であるが、セルが大きくなるものほど効果は薄れ、ある
程度の大きさのセルになるとセル内に単独でサブストレ
ート領域を配置した方が、セルサイズが小さくなるもの
もあった。
【００１１】
【発明が解決しようとする課題】以上説明したように、
スタンダードセル方式により構築された従来の半導体装
置においては、ソース領域、サブストレート領域、なら
びにこれらの領域に形成されるコンタクトを隣接するセ
ルにおいて共有化することにより、集積度の向上を図っ
てきた。しかしながら、半導体技術のさらなる進歩を遂
げるためには、セルのより一層の縮小化が求められてい
た。
【００１２】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、スタンダード
セルのより一層の縮小化を達成し、集積度を向上させる
半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する第１の手段は、半導体基板上に形成
された複数のＭＯＳトランジスタを含むスタンダードセ
ルが上下左右に隣接配置されて集積回路が構築される半
導体装置において、前記スタンダードセルは、前記隣接
するセルとの境界線を越えて形成された第１のソース領
域又は空き領域の少なくともどちらか一方の領域と、前
記隣接するセルとの境界線を越えて形成されたサブスト
レート領域とを有し、前記空き領域は、前記第１のソー
ス領域が形成された前記セルの境界線を越える第２のソ
ース領域を前記隣接するセルが有する場合に、前記第２
のソース領域を前記セルの境界線付近に配置可能な領域
であり、前記サブストレート領域は、前記隣接するセル
の内いずれかのセルの前記サブストレート領域と共有し
て形成され、かつ前記第１のソース領域を形成すると同
一の拡散層により形成され、前記サブストレート領域に
は、前記サブストレート領域ならびに前記第１のソース
領域に所定の電位を供給する、前記サブストレート領域
ならびに前記第１のソース領域に共有されたコンタクト
が形成され、前記コンタクトは、前記サブストレート領
域の最小幅部の中心から前記セルの内側よりに配置形成
され、かつ前記セルの幅方向に隣接する前記セルとの境
界線上に配置形成されいることを特徴とする。
【００１４】第２の手段は、半導体基板上に形成された
複数のＭＯＳトランジスタを含むスタンダードセルが上
下左右に隣接配置されて集積回路が構築される半導体装
置において、前記スタンダードセルは、前記隣接するセ
ルとの境界線を越えて形成されたサブストレート領域を
有し、前記サブストレート領域は、前記隣接するセルの
内いずれかのセルの前記サブストレート領域と共有して
形成され、前記サブストレート領域には、前記サブスト
レート領域に所定の電位を供給するコンタクトが不均一
な間隔で形成され、前記コンタクトは、前記サブストレ
ート領域の幅の中心から前記セルの内側よりに配置形成
され、前記コンタクトが配置された部分の前記サブスト
レート領域を形成する拡散層は、前記セルの内側に拡張
されて形成されていることを特徴とする。
【００１５】第３の手段は、前記第１又は第２の手段に
おいて、前記サブストレート領域の幅は、前記半導体装
置の製造工程上コンタクトの配置が許容される幅よりも
狭く形成されいることを特徴とする。
【００１６】第４の手段は、前記第１又は第２の手段に
おいて、前記サブストレート領域の幅の中心とこの中心
に近い側の前記コンタクトの端部との距離は、前記半導
体装置の製造工程上許容される拡散層上のコンタクト同
士の間隔の１／２以上であることを特徴とする。
【００１７】第５の手段は、前記第１の手段において、
前記サブストレート領域の最小幅部の中心とこの中心に
近い前記コンタクトの端部との距離は、前記半導体装置
の製造工程上許容される拡散層上のコンタクト同士の間
隔以下であることを特徴とする。
【００１８】第６の手段は、半導体基板上に形成された
複数のＭＯＳトランジスタを含むスタンダードセルが上
下左右に隣接配置されて集積回路が構築される半導体装
置において、前記スタンダードセルは、前記隣接するセ
ルとの境界線を越えて形成されたサブストレート領域を
有し、前記サブストレート領域は、前記隣接するセルの
内いずれかのセルの前記サブストレート領域と共有して
形成され、前記サブストレート領域に所定の電位を供給
するコンタクトと同一の幅で形成され、前記コンタクト
は、前記サブストレート領域に均一な間隔で連続して形
成され、一部の前記コンタクトが配置された前記サブス
トレート領域を形成する拡散層は、前記セルの内側に拡
張されて形成されていることを特徴とする。
【００１９】第７の手段は、前記第１，２又は６の手段
において、前記サブストレート領域は、前記隣接するセ
ルの上下左右４つのの内いずれか３つのセルの前記サブ
ストレート領域と共有して形成されることを特徴とす
る。
【００２０】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００２１】図１はこの発明の一実施形態に係る半導体
装置の構成を示す図であり、２入力ＮＡＮＤを構成する
スタンダードセルの平面図である。図１においては、ソ
ース領域、ポリシリコン、コンタクト、サブストレート
領域、セル境界線（セル枠）のみを示しており、金属配
線層は省いている。ソース領域３、４、５は、セル境界
線９を越えて形成されており、このセルに隣接するセル
（図示せず）のソース領域が配置可能な空き領域となる
重なり領域６が設けられている。サブストレート領域
７、８は、セルの上下にセル境界線９を越えてセルの幅
方向（図１の左右方向）に設けられ、ソース領域を形成
する拡散層と同一の拡散層にソース領域とは異なる不純
物を導入して形成されている。サブストレート領域７、
８は、最小幅の部分が半導体の製造工程上コンタクトの
配置が許容される最小幅よりも狭く形成されている。こ
の一体化したソース領域３、４、５とサブストレート領
域７、８は、このセルが行列状に配置された際に隣接す
る周囲上下左右４方向のセルの内のいずれか３方向のセ
ルと共有される。
【００２２】ソース領域３、４、５、重なり領域６とサ
ブストレート領域７、８上には、それぞれの領域上を含
んでコンタクト１、２が形成されている。コンタクト１
は、ソース領域３、４とサブストレート領域７の双方の
領域のコンタクトを兼用するコンタクトとして機能し、
コンタクト２は、ソース領域５、重なり領域６とサブス
トレート領域８の双方の領域のコンタクトを兼用するコ
ンタクトとして機能している。コンタクト１、２は、セ
ルの高さ方向（図１の上下方向）におけるサブストレー
ト領域７、８の最小幅の箇所での幅の中心からセル中心
側へずれて配置され、かつコンタクトの中心が、セルの
幅方向に隣接するセルとの境界線９上に重なるように配
置形成されている。
【００２３】このような構成と、先に説明した図１０に
示す従来の構成とを、上記実施形態の構成を示す図２
（ａ）と従来の構成を示す同図（ｂ）を参照して比較す
ると、同図２（ａ）、（ｂ）共にセル枠のサイズは同
じ、すなわちセルサイズが同じになるように設定されて
いるが、トランジスタのチャネル幅は同図（ａ）の上記
実施形態の方が大きくなっている。言い換えるならば、
トランジスタのチャネル幅をそろえて比較するならば、
同図（ａ）に示す上記実施形態の構造の方がセルサイズ
が小さくなり、高集積なセルを実現することができる。
【００２４】図３に図１に示すセルをセルの幅方向に２
個ならべて配置構成したセル列を示す。図３において、
セル列内の各セル１１ａ、１１ｂは、隣接する箇所でそ
れぞれの境界線１２ａ、１２ｂが重なり、境界線を越え
る各セル１１ａ、１１ｂのソース領域３、４は互いのセ
ルにオーバーラップする。また、各セル１１ａ、１１ｂ
の上下にセル列に沿って、サブストレート領域７、８が
連続してが形成される。
【００２５】すなわち、各セル１１ａ、１１ｂが列状に
隣接して配置されることで、各セル１１ａ、１１ｂのソ
ース領域とサブストレート領域の機能を有する領域（拡
散層）が各セル列に沿って連結され、また、サブストレ
ート領域は隣接するセル列内のセルとも共有される。
【００２６】図４に図３に示すセル列をセルの高さ方向
に２行ならべて配置した構成を示す。図４において、セ
ル列間ではサブストレート領域１３は共有されているた
め、セルはフリップして配置されている。図１に示すコ
ンタクト１、２は、サブストレート領域７、８の最小幅
の箇所での中心よりセルの内側にずれたところに配置さ
れているが、これはセルを図４に示すように配置した際
に、図４に示すコンタクト間の距離１４が製造工程上許
容される値を下回らないために必要なだけずらされてい
る。一方、この距離１４を必要以上に大きく取ると、セ
ルの高さ方向のセルサイズが大きくなるので、必要最小
限に設計することが望まれ、他に制約事項が無ければこ
の距離１４か許容される最小寸法となるようにする。例
えば、サブストレート領域の最小幅の箇所の中心とコン
タクト端との距離Ｌは、製造工程上許容される拡散層上
のコンタクト同士の間隔をＣとすると、（Ｃ／２）≦Ｌ
≦Ｃとなるようにコンタクトが配置形成される。
【００２７】図５はこの発明の他の実施形態に係る半導
体装置の構成を示す図である。図５において、各セル２
１の上下にサブストレート領域２２を設け、そのセル２
１を隙間なく配置させることで、セル２１の上部にある
サブストレート領域２２はそのセル２１の左右および上
のセルのサブストレート領域につながり、セル２１の下
部にあるサブストレート領域２２はそのセル２１の左右
および下のセルのそれぞれサブストレート領域につなが
り、セル２１に沿って連結されたサブストレート領域２
２が形成され、このサブストレート領域２２にコンタク
ト２３が設けられた部分は、サブストレート領域２２の
最小幅部より広い幅とする。すなわち各セル２１の上下
にサブストレート領域を設けるのではなく、セル列とセ
ル列の間にサブストレート領域２２が設けられている。
【００２８】サブストレート領域２２上のコンタクト２
３は、サブストレート領域２２の幅の最小部分の中心か
らずれておかれている。サブストレート領域２２の最小
幅部の中心からコンタクト端までのずれの大きさは、デ
ザインルール上許容されるサブストレート領域上のコン
タクト同士の間隔の１／２以上である。図６に図５に示
す構成による２行のセル列が配置された構成を示す。
【００２９】図５に示す構成を採用することにより、従
来の図１１に示す構成に比べてサブストレート領域の幅
が狭くできるため（図１１に示すＷｓｕｂ１と図５に示
すＷｓｕｂ２）、セル列の高さを同じにして比較した場
合に、ＭＯＳトランジスタとして使える領域の高さは図
５の構成の方が高くなる（図１１に示すＷｍｏｓ１と図
５に示すＷｍｏｓ２）。一方、サブストレート領域上に
コンタクトを設けた部分では、サブストレート領域の幅
は図１１に示す構成より広がり、ＭＯＳトランジスタと
して使える領域が狭くなる。小さな（幅の狭い）セルで
は、これによりセル内のＭＯＳトランジスタとして使え
る領域が図１１に示す構成に比べて小さくなる場合もあ
るが、多くのセルではＭＯＳトランジスタとして使える
領域が増える場合が多くなる。すなわち、この構成を採
用することにより、従来例と比較すると、同一セル面積
で比較すれば、ＭＯＳトランジスタのサイズを大きくと
れるので、セルの駆動力向上つまり高速化がなされ、Ｍ
ＯＳトランジスタサイズを同一にして比較すれば、セル
の小型化により高集積化が可能となる。
【００３０】図７はこの発明の他の実施形態に係る半導
体装置の構成を示す図である。図７において、この実施
形態では、各セル２４のセル列の上下に構成されたサブ
ストレート領域２５上に均一の間隔でコンタクト２６が
配置されており、サブストレート領域２５とＰＭＯＳ活
性領域あるいはＮＭＯＳ活性領域との間隔に余裕のある
個所のみ、サブストレート領域２５が広げられている。
【００３１】図７に示す構成を採用した効果も図５に示
す構成で得られる効果と同様である。図５では、デザイ
ンルール上、サブストレート領域２２上のコンタクト２
３は、サブストレート領域２２に対して十分内側になけ
ればならない場合を想定しているのに対し、図７では、
デザインルール的に製造時のマスクの合わせずれなどに
より、サブストレート領域２５上のコンタクト２６がサ
ブストレート領域２５からのずれを許容する場合に有効
である。
【００３２】図８には図７に示した構成による２行のセ
ル行が配置された構成を示す。図８（ａ）ではあわせず
れがなくどのコンタクトもサブストレート領域上にある
が、図８（ｂ）ではコンタクトの開口が上にずれた場合
を示している。図８（ｂ）では、コンタクト２６ｂ、２
６ｃの一部がサブストレート領域からずれてしまい、こ
のコンタクト２６ｂ、２６ｃが導通しない可能性がある
が、コンタクト２６ａは、もともと上の列のサブストレ
ート領域の幅が広くなっていた部分にかかっており、ず
れてもサブストレート領域から脱落せずに、コンタクト
２６ａは正常に導通することができる。また、図示はし
ていないが、コンタクトの開口が下にずれた場合には、
図８（ｂ）に示すコンタクト２６ｂが、サブストレート
領域２５から脱落せずに正常に導通をする。
【００３３】図５に示す構成では、サブコンタクト２３
をサブストレート領域２２の中心からある距離離さなけ
ればならないため、サブコンタクト２３を配置するため
に、サブストレート領域２２を大きく広げねばならなか
ったが、コンタクトがサブストレート領域からの脱落を
許されるデザインルールの場合には、図７に示す構成を
採用することにより、サブストレート領域を広げる量を
最小限に減らし、その分トランジスタのサイズ増加や、
セルサイズの縮小に寄与させることができる。
【発明の効果】以上説明したように、この発明によれ
ば、隣接するセル間でサブストレート領域およびソース
領域を共有し、両領域に共通のコンタクトをサブストレ
ート領域の中心からセルの内側よりに設けるようにした
ので、従来と同等のゲート幅でセルを縮小することが可
能となる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係るスタンダードセル
の半導体装置の構成を示す図である。
【図２】図１に示す実施形態の構成と従来の構成とのチ
ャネル幅の比較の様子を示す図である。
【図３】図１に示すスタンダードセルを２つ隣接配置し
た構成を示す図である。
【図４】図３に示すスタンダードセル列を上下に隣接配
置した構成を示す図である。
【図５】この発明の他の実施形態に係るスタンダードセ
ルの半導体装置の構成を示す図である。
【図６】図５に示すスタンダードセル列を上下に隣接配
置した構成を示す図である。
【図７】この発明の他の実施形態に係るスタンダードセ
ルの半導体装置の構成を示す図である。
【図８】図７に示すスタンダードセル列を上下に隣接配
置した構成を示す図である。
【図９】従来のスタンダードセルの構成を示す図であ
る。
【図１０】従来の他のスタンダードセルの構成を示す図
である。
【図１１】従来の他のスタンダードセルの構成を示す図
である。
【符号の説明】
１，２，２３，２６，２６ａ，２６ｂ コンタクト ３，４，５ ソース領域 ６ 重なり領域 ７，８，１３，２２，２５ サブストレート領域 ９，１２ａ，１２ｂ セル境界線 １１ａ，１１ｂ、２１，２４ セル １４ コンタクト間隔
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 寿喜 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 鈴木 宏明 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F038 CA03 CA06 CD04 EZ08 EZ20 5F048 AA01 AB02 AC03 5F064 AA04 BB05 CC12 DD05 DD07 DD16 DD22

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された複数のＭＯＳ
    トランジスタを含むスタンダードセルが上下左右に隣接
    配置されて集積回路が構築される半導体装置において、 前記スタンダードセルは、前記隣接するセルとの境界線
    を越えて形成された第１のソース領域又は空き領域の少
    なくともどちらか一方の領域と、 前記隣接するセルとの境界線を越えて形成されたサブス
    トレート領域とを有し、 前記空き領域は、前記第１のソース領域が形成された前
    記セルの境界線を越える第２のソース領域を前記隣接す
    るセルが有する場合に、前記第２のソース領域を前記セ
    ルの境界線付近に配置可能な領域であり、 前記サブストレート領域は、前記隣接するセルの内いず
    れかのセルの前記サブストレート領域と共有して形成さ
    れ、かつ前記第１のソース領域を形成すると同一の拡散
    層により形成され、前記サブストレート領域には、前記
    サブストレート領域ならびに前記第１のソース領域に所
    定の電位を供給する、前記サブストレート領域ならびに
    前記第１のソース領域に共有されたコンタクトが形成さ
    れ、 前記コンタクトは、前記サブストレート領域の最小幅部
    の中心から前記セルの内側よりに配置形成され、かつ前
    記セルの幅方向に隣接する前記セルとの境界線上に配置
    形成されいることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板上に形成された複数のＭＯＳ
    トランジスタを含むスタンダードセルが上下左右に隣接
    配置されて集積回路が構築される半導体装置において、 前記スタンダードセルは、前記隣接するセルとの境界線
    を越えて形成されたサブストレート領域を有し、 前記サブストレート領域は、前記隣接するセルの内いず
    れかのセルの前記サブストレート領域と共有して形成さ
    れ、前記サブストレート領域には、前記サブストレート
    領域に所定の電位を供給するコンタクトが不均一な間隔
    で形成され、 前記コンタクトは、前記サブストレート領域の幅の中心
    から前記セルの内側よりに配置形成され、前記コンタク
    トが配置された部分の前記サブストレート領域を形成す
    る拡散層は、前記セルの内側に拡張されて形成されてい
    ることを特徴とする半導体装置。
  3. 【請求項３】 前記サブストレート領域の幅は、前記半
    導体装置の製造工程上コンタクトの配置が許容される幅
    よりも狭く形成されいることを特徴とする請求項１又は
    ２記載の半導体装置。
  4. 【請求項４】 前記サブストレート領域の幅の中心とこ
    の中心に近い側の前記コンタクトの端部との距離は、前
    記半導体装置の製造工程上許容される拡散層上のコンタ
    クト同士の間隔の１／２以上であることを特徴とする請
    求項１又は２記載の半導体装置。
  5. 【請求項５】 前記サブストレート領域の最小幅部の中
    心とこの中心に近い前記コンタクトの端部との距離は、
    前記半導体装置の製造工程上許容される拡散層上のコン
    タクト同士の間隔以下であることを特徴とする請求項１
    記載の半導体装置。
  6. 【請求項６】 半導体基板上に形成された複数のＭＯＳ
    トランジスタを含むスタンダードセルが上下左右に隣接
    配置されて集積回路が構築される半導体装置において、 前記スタンダードセルは、前記隣接するセルとの境界線
    を越えて形成されたサブストレート領域を有し、 前記サブストレート領域は、前記隣接するセルの内いず
    れかのセルの前記サブストレート領域と共有して形成さ
    れ、前記サブストレート領域に所定の電位を供給するコ
    ンタクトと同一の幅で形成され、 前記コンタクトは、前記サブストレート領域に均一な間
    隔で連続して形成され、一部の前記コンタクトが配置さ
    れた前記サブストレート領域を形成する拡散層は、前記
    セルの内側に拡張されて形成されていることを特徴とす
    る半導体装置。
  7. 【請求項７】 前記サブストレート領域は、前記隣接す
    るセルの上下左右４つのの内いずれか３つのセルの前記
    サブストレート領域と共有して形成されることを特徴と
    する１，２又は６記載の半導体装置。
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