JPH07152796A - 自動配置配線方法 - Google Patents
自動配置配線方法Info
- Publication number
- JPH07152796A JPH07152796A JP5297733A JP29773393A JPH07152796A JP H07152796 A JPH07152796 A JP H07152796A JP 5297733 A JP5297733 A JP 5297733A JP 29773393 A JP29773393 A JP 29773393A JP H07152796 A JPH07152796 A JP H07152796A
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- Japan
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- well
- substrate
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- transistors
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Abstract
(57)【要約】
【目的】ゲートアレイの自動配置の際に自動的に検出さ
れる未使用トランジスタに自動的にウェルコンタクトお
よび基板コンタクトを付加することにより、新たに余分
なセルを追加することなしに、少ない工数で、基板電位
を安定させ、ラッチアップ耐性を向上させる自動配置配
線方法の提供。 【構成】ゲートアレイの自動配置配線方法であって、自
動配置の際に、未使用トランジスタを自動的に抽出し、
これらの未使用トランジスタの少なくとも１つに、ウェ
ルコンタクトおよび基板コンタクトの少なくとも１つを
付加することにより、上記目的を達成する。
れる未使用トランジスタに自動的にウェルコンタクトお
よび基板コンタクトを付加することにより、新たに余分
なセルを追加することなしに、少ない工数で、基板電位
を安定させ、ラッチアップ耐性を向上させる自動配置配
線方法の提供。 【構成】ゲートアレイの自動配置配線方法であって、自
動配置の際に、未使用トランジスタを自動的に抽出し、
これらの未使用トランジスタの少なくとも１つに、ウェ
ルコンタクトおよび基板コンタクトの少なくとも１つを
付加することにより、上記目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、自動配置配線方法に関
し、特に、ゲートアレイ方式のＬＳＩ（半導体集積回
路）のラッチアップ耐性を向上させる自動配置配線方法
に関する。
し、特に、ゲートアレイ方式のＬＳＩ（半導体集積回
路）のラッチアップ耐性を向上させる自動配置配線方法
に関する。
【０００２】
【従来の技術】図３のフローチャートに示すように、従
来の自動配置配線方法は、以下に示す手順に従って自動
配置配線を行う。まず、論理設計が終了した論理回路か
らネットリストを抽出し、このネットリストに基づいて
基本セル、例えば、インバータやＡＮＤゲート等を単位
として自動配置を行う。次に、ネットリストに基づいて
自動配置された基本セル間を自動配線する。最後に、自
動配置配線が終了したレイアウトパターンのデザイン検
証を行い、エラーがなければ終了する。なお、デザイン
検証においてエラーが発生した場合には、もう一度自動
配置からやり直せばよい。
来の自動配置配線方法は、以下に示す手順に従って自動
配置配線を行う。まず、論理設計が終了した論理回路か
らネットリストを抽出し、このネットリストに基づいて
基本セル、例えば、インバータやＡＮＤゲート等を単位
として自動配置を行う。次に、ネットリストに基づいて
自動配置された基本セル間を自動配線する。最後に、自
動配置配線が終了したレイアウトパターンのデザイン検
証を行い、エラーがなければ終了する。なお、デザイン
検証においてエラーが発生した場合には、もう一度自動
配置からやり直せばよい。
【０００３】ここで、ゲートアレイはセル領域にトラン
ジスタ（ベースセル）が規則的に敷き詰められた構造を
持ち、また、上記のような基本セルを単位として自動配
置を行うので、セル領域に敷き詰められた全てのトラン
ジスタを使用することができず、セル領域に敷き詰めら
れたトランジスタの内、１０％あるいはそれ以上のトラ
ンジスタを無駄にしているというのが現状である。
ジスタ（ベースセル）が規則的に敷き詰められた構造を
持ち、また、上記のような基本セルを単位として自動配
置を行うので、セル領域に敷き詰められた全てのトラン
ジスタを使用することができず、セル領域に敷き詰めら
れたトランジスタの内、１０％あるいはそれ以上のトラ
ンジスタを無駄にしているというのが現状である。
【０００４】また、上述の自動配置配線を行う際に、特
開平３−１３１０６６号公報に示されているように、ラ
ッチアップ耐性を向上させる目的で、ラッチアップ防止
セルを全てのセル行の少なくとも一端に配置するものが
あるが、新たにセル行毎にラッチアップ防止セルを追加
するために、ＬＳＩの面積が大きくなってしまうという
問題点がある。
開平３−１３１０６６号公報に示されているように、ラ
ッチアップ耐性を向上させる目的で、ラッチアップ防止
セルを全てのセル行の少なくとも一端に配置するものが
あるが、新たにセル行毎にラッチアップ防止セルを追加
するために、ＬＳＩの面積が大きくなってしまうという
問題点がある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、ゲートアレイの
自動配置の際に自動的に検出される未使用トランジスタ
に自動的にウェルコンタクトおよび基板コンタクトを付
加することにより、新たに余分なセルを追加することな
しに、少ない工数で、基板電位を安定させ、ラッチアッ
プ耐性を向上させる自動配置配線方法を提供することに
ある。
従来技術に基づく問題点をかえりみて、ゲートアレイの
自動配置の際に自動的に検出される未使用トランジスタ
に自動的にウェルコンタクトおよび基板コンタクトを付
加することにより、新たに余分なセルを追加することな
しに、少ない工数で、基板電位を安定させ、ラッチアッ
プ耐性を向上させる自動配置配線方法を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成する為
に、本発明は、ゲートアレイの自動配置配線方法であっ
て、自動配置の際に、未使用トランジスタを自動的に抽
出し、これらの未使用トランジスタの少なくとも１つ
に、ウェルコンタクトおよび基板コンタクトの少なくと
も１つを付加することを特徴とする自動配置配線方法を
提供するものである。
に、本発明は、ゲートアレイの自動配置配線方法であっ
て、自動配置の際に、未使用トランジスタを自動的に抽
出し、これらの未使用トランジスタの少なくとも１つ
に、ウェルコンタクトおよび基板コンタクトの少なくと
も１つを付加することを特徴とする自動配置配線方法を
提供するものである。
【０００７】
【発明の作用】本発明の自動配置配線方法は、ゲートア
レイの自動配置の際に、使用していないトランジスタを
自動的に検出し、この使用していないトランジスタの少
なくとも１つ、好ましくは全部にウェルコンタクトおよ
び基板コンタクトの少なくとも一方、好ましくは両方を
自動的に付加するものである。従って、本発明の自動配
置配線方法は、新たに余分なセルを追加せずに、トラン
ジスタの基板およびウェル電位を安定させることがで
き、ラッチアップ耐性を向上させることができる。
レイの自動配置の際に、使用していないトランジスタを
自動的に検出し、この使用していないトランジスタの少
なくとも１つ、好ましくは全部にウェルコンタクトおよ
び基板コンタクトの少なくとも一方、好ましくは両方を
自動的に付加するものである。従って、本発明の自動配
置配線方法は、新たに余分なセルを追加せずに、トラン
ジスタの基板およびウェル電位を安定させることがで
き、ラッチアップ耐性を向上させることができる。
【０００８】
【実施例】本発明の自動配置配線方法を、添付の図面に
示す好適実施例に基づいて詳細に説明する。
示す好適実施例に基づいて詳細に説明する。
【０００９】図１のフローチャートに示すように、本発
明の自動配置配線方法は、以下に示す手順に従って自動
配置配線を行う。まず、論理設計が終了した論理回路か
らネットリストを抽出し、このネットリストに基づいて
基本セル、例えば、インバータやＡＮＤゲート等を単位
として自動配置を行う。この時、使用していないトラン
ジスタが自動的に検出される。次に、この使用していな
いトランジスタの少なくとも一つに、ウェルコンタクト
および基板コンタクトの少なくとも一方を付加した後、
ネットリストに基づいて自動配置された基本セル間を自
動配線する。最後に、自動配置配線が終了したレイアウ
トパターンのデザイン検証を行い、エラーがなければ終
了する。なお、デザイン検証においてエラーが発生した
場合には、もう一度自動配置からやり直せばよい。
明の自動配置配線方法は、以下に示す手順に従って自動
配置配線を行う。まず、論理設計が終了した論理回路か
らネットリストを抽出し、このネットリストに基づいて
基本セル、例えば、インバータやＡＮＤゲート等を単位
として自動配置を行う。この時、使用していないトラン
ジスタが自動的に検出される。次に、この使用していな
いトランジスタの少なくとも一つに、ウェルコンタクト
および基板コンタクトの少なくとも一方を付加した後、
ネットリストに基づいて自動配置された基本セル間を自
動配線する。最後に、自動配置配線が終了したレイアウ
トパターンのデザイン検証を行い、エラーがなければ終
了する。なお、デザイン検証においてエラーが発生した
場合には、もう一度自動配置からやり直せばよい。
【００１０】ここで、使用していないトランジスタの
内、どのトランジスタに対してウェルコンタクトおよび
基板コンタクトを付加するのかは、本発明では特に限定
されるものではなく、例えば、使用しているトランジス
タに隣接する使用していないトランジスタのみであって
も良いし、また、使用していない全てのトランジスタで
あっても良いし、さらに、使用していないトランジスタ
の位置情報からユーザが直接指定するようにしても良
い。但し、作業時間等を考慮すれば、使用していない全
てのトランジスタに対して、ウェルコンタクトおよび基
板コンタクトを付加するのが最も好ましい。
内、どのトランジスタに対してウェルコンタクトおよび
基板コンタクトを付加するのかは、本発明では特に限定
されるものではなく、例えば、使用しているトランジス
タに隣接する使用していないトランジスタのみであって
も良いし、また、使用していない全てのトランジスタで
あっても良いし、さらに、使用していないトランジスタ
の位置情報からユーザが直接指定するようにしても良
い。但し、作業時間等を考慮すれば、使用していない全
てのトランジスタに対して、ウェルコンタクトおよび基
板コンタクトを付加するのが最も好ましい。
【００１１】また、本発明の自動配置配線方法において
は、使用していないトランジスタのウェルコンタクトお
よび基板コンタクトの少なくとも一方を付加すれば良い
が、両者を付加するのが最も好ましいのはいうまでもな
い。
は、使用していないトランジスタのウェルコンタクトお
よび基板コンタクトの少なくとも一方を付加すれば良い
が、両者を付加するのが最も好ましいのはいうまでもな
い。
【００１２】さらに、図１に示すフローチャートにおい
て、使用していないトランジスタにウェルコンタクトお
よび基板コンタクトを付加した後に、自動配線を行うよ
うにしているが、ウェルコンタクトおよび基板コンタク
トは、金属１層配線（アルミ１層あるいはメタル１層配
線）のみを用いて配線されており、自動配線の際に、金
属２層配線、金属３層配線等、配線層が多層化されてい
るので、配線領域を無駄にすることもない。従って、本
発明は、これに限定されず、例えば両コンタクトを自動
配線の際に同時に付加するようにしても良い。
て、使用していないトランジスタにウェルコンタクトお
よび基板コンタクトを付加した後に、自動配線を行うよ
うにしているが、ウェルコンタクトおよび基板コンタク
トは、金属１層配線（アルミ１層あるいはメタル１層配
線）のみを用いて配線されており、自動配線の際に、金
属２層配線、金属３層配線等、配線層が多層化されてい
るので、配線領域を無駄にすることもない。従って、本
発明は、これに限定されず、例えば両コンタクトを自動
配線の際に同時に付加するようにしても良い。
【００１３】ここで、ゲートアレイの自動配置の際に使
用される基本セルについて、図２に示すＣＭＯＳ構造の
インバータのウエハー断面図を例にとって説明する。同
図に示すインバータのように基本セルの配線パターンに
は、トランジスタの接続のための配線、即ち、電源（Ｖ
ＤＤ）２や、接地（ＧＮＤ）４や、入力端子６や、出力
端子８の他に、ウェルコンタクト１０や基板コンタクト
１２等のトランジスタを基板と接続するための配線パタ
ーンが出来る限り設けられているが、但し、両コンタク
ト１０および１２は配置可能な場所が幾つかあり、レイ
アウトパターン毎にその位置を変えられるようになって
いる。従来の技術では、基本セル単位で見た場合には十
分なウェルコンタクト１０や基板コンタクト１２が付加
されるが、基本セルに隣接したトランジスタには必ずし
もウェルコンタクト１０や基板コンタクト１２が配置さ
れないので、本発明を適用して、ラッチアップ耐性を向
上させることに効果がある隣接する未使用セルを適宜選
択して両コンタクト１０および１２を設けることが好ま
しい。なお、図２にはＰ基板２０にＮウェル１８を形成
するＮウェルＣＭＯＳプロセスを使用するインバータの
例を示したが、本発明はこれに限定されず、ＰウェルＣ
ＭＯＳプロセスや、ツインタブＣＭＯＳプロセス等、ど
のようなプロセス技術を用いたゲートアレイであっても
適用することができる。
用される基本セルについて、図２に示すＣＭＯＳ構造の
インバータのウエハー断面図を例にとって説明する。同
図に示すインバータのように基本セルの配線パターンに
は、トランジスタの接続のための配線、即ち、電源（Ｖ
ＤＤ）２や、接地（ＧＮＤ）４や、入力端子６や、出力
端子８の他に、ウェルコンタクト１０や基板コンタクト
１２等のトランジスタを基板と接続するための配線パタ
ーンが出来る限り設けられているが、但し、両コンタク
ト１０および１２は配置可能な場所が幾つかあり、レイ
アウトパターン毎にその位置を変えられるようになって
いる。従来の技術では、基本セル単位で見た場合には十
分なウェルコンタクト１０や基板コンタクト１２が付加
されるが、基本セルに隣接したトランジスタには必ずし
もウェルコンタクト１０や基板コンタクト１２が配置さ
れないので、本発明を適用して、ラッチアップ耐性を向
上させることに効果がある隣接する未使用セルを適宜選
択して両コンタクト１０および１２を設けることが好ま
しい。なお、図２にはＰ基板２０にＮウェル１８を形成
するＮウェルＣＭＯＳプロセスを使用するインバータの
例を示したが、本発明はこれに限定されず、ＰウェルＣ
ＭＯＳプロセスや、ツインタブＣＭＯＳプロセス等、ど
のようなプロセス技術を用いたゲートアレイであっても
適用することができる。
【００１４】また、本発明はラッチアップ耐性を向上さ
せることを目的としているのでラッチアップについて説
明する。ＣＭＯＳ構造のＬＳＩでは、ｎＭＯＳ側のトラ
ンジスタにｎｐｎトランジスタ、同様に、ｐＭＯＳ側の
トランジスタにｐｎｐトランジスタが寄生するように存
在し、この２つの寄生トランジスタが組み合わされてサ
イリスタが構成される。ラッチアップとは、ＣＭＯＳ・
ＬＳＩの微細化が進み、ゲート幅が狭くなるほどサイリ
スタの機能が顕在化し、例えば、ノイズ等により基板あ
るいはウェルの電位が急激に上昇すると、電源端子側か
ら接地端子側に大電流が流れ込み、素子を破壊するとい
う現象である。
せることを目的としているのでラッチアップについて説
明する。ＣＭＯＳ構造のＬＳＩでは、ｎＭＯＳ側のトラ
ンジスタにｎｐｎトランジスタ、同様に、ｐＭＯＳ側の
トランジスタにｐｎｐトランジスタが寄生するように存
在し、この２つの寄生トランジスタが組み合わされてサ
イリスタが構成される。ラッチアップとは、ＣＭＯＳ・
ＬＳＩの微細化が進み、ゲート幅が狭くなるほどサイリ
スタの機能が顕在化し、例えば、ノイズ等により基板あ
るいはウェルの電位が急激に上昇すると、電源端子側か
ら接地端子側に大電流が流れ込み、素子を破壊するとい
う現象である。
【００１５】従来、ゲートアレイの自動配置配線の際
に、使用していないトランジスタにはウェルコンタクト
や基板コンタクトは配線されていないが、本発明の自動
配置配線方法は、ゲートアレイの自動配置の際に、使用
していないトランジスタを自動的に検出し、この使用し
ていないトランジスタにウェルコンタクトおよび基板コ
ンタクトを自動的に付加するものである。従って、使用
していないトランジスタにウェルコンタクトおよび基板
コンタクトを付加することによって、使用しているトラ
ンジスタの基板およびウェル電位を安定させ、ラッチア
ップ耐性を向上させることができる。
に、使用していないトランジスタにはウェルコンタクト
や基板コンタクトは配線されていないが、本発明の自動
配置配線方法は、ゲートアレイの自動配置の際に、使用
していないトランジスタを自動的に検出し、この使用し
ていないトランジスタにウェルコンタクトおよび基板コ
ンタクトを自動的に付加するものである。従って、使用
していないトランジスタにウェルコンタクトおよび基板
コンタクトを付加することによって、使用しているトラ
ンジスタの基板およびウェル電位を安定させ、ラッチア
ップ耐性を向上させることができる。
【００１６】
【発明の効果】以上詳細に説明した様に、本発明の自動
配置配線方法は、ゲートアレイの自動配置の際に、使用
していないトランジスタを自動的に検出し、この使用し
ていないトランジスタの少なくとも１つにウェルコンタ
クトおよび基板コンタクトの少なくとも一方を自動的に
付加するものである。従って、本発明の自動配置配線方
法は、新たに余分なセルを追加せずに、トランジスタの
基板およびウェル電位を安定させることができ、ラッチ
アップ耐性を向上させることに効果がある。
配置配線方法は、ゲートアレイの自動配置の際に、使用
していないトランジスタを自動的に検出し、この使用し
ていないトランジスタの少なくとも１つにウェルコンタ
クトおよび基板コンタクトの少なくとも一方を自動的に
付加するものである。従って、本発明の自動配置配線方
法は、新たに余分なセルを追加せずに、トランジスタの
基板およびウェル電位を安定させることができ、ラッチ
アップ耐性を向上させることに効果がある。
【図１】 本発明の自動配置配線方法の手順を示す一実
施例のフローチャートである。
施例のフローチャートである。
【図２】 ＣＭＯＳ構造のインバータの一例のウエハー
断面図である。
断面図である。
【図３】 従来の自動配置配線方法の手順を示すフロー
チャートである。
チャートである。
２ 電源（ＶＤＤ） ４ 接地（ＧＮＤ） ６ 入力端子 ８ 出力端子 １０ ウェルコンタクト（Ｎ拡散層） １２ 基板コンタクト（Ｐ拡散層） １４ Ｐ拡散層（Ｐ+ ） １６ Ｎ拡散層（Ｎ+ ） １８ Ｎウェル ２０ Ｐ基板
Claims (1)
- 【請求項１】ゲートアレイの自動配置配線方法であっ
て、 自動配置の際に、未使用トランジスタを自動的に抽出
し、これらの未使用トランジスタの少なくとも１つに、
ウェルコンタクトおよび基板コンタクトの少なくとも１
つを付加することを特徴とする自動配置配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297733A JPH07152796A (ja) | 1993-11-29 | 1993-11-29 | 自動配置配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297733A JPH07152796A (ja) | 1993-11-29 | 1993-11-29 | 自動配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07152796A true JPH07152796A (ja) | 1995-06-16 |
Family
ID=17850479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297733A Withdrawn JPH07152796A (ja) | 1993-11-29 | 1993-11-29 | 自動配置配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07152796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1139427A3 (en) * | 2000-03-27 | 2007-06-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
-
1993
- 1993-11-29 JP JP5297733A patent/JPH07152796A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1139427A3 (en) * | 2000-03-27 | 2007-06-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |