JP3057975B2 - 集積回路の配線 - Google Patents

集積回路の配線

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速動作を行うＣＭＯ
Ｓ等の集積回路の配線のレイアウトに関する。
【０００２】
【従来の技術】集積回路は、論理和や論理積等の論理演
算を行う基本セルを組み合わせて結線することによっ
て、大規模な論理回路を構成することが多い。
【０００３】従来のＣＭＯＳ基本セルのレイアウトは、
図５にインバータ回路のレイアウトを例として示すが、
ｐＭＯＳトランジスタを構成するｐ領域４と、ｎＭＯＳ
トランジスタを構成するｎ領域３の拡散領域を図の上下
に並べ、その上端下端にそれぞれ電源及びグランドを供
給する比較的太い配線を第１メタル層１ｂ，１ｃを用い
て引いている。なおｎ領域３ａはウェルとのコンタクト
領域、ｐ領域４ａは基板とのコンタクト領域である。ま
た第１メタル層１ａ（図５中では実線で表示）と第２メ
タル層２（図５中では破線で表示）は平面図上では重な
っている。スルホール６は第１メタル層１ａと第２メタ
ル層をつなぐものであり、第２メタル層２からインバー
タの出力が出る。
【０００４】太い第１メタルの電源配線１ｂ，１ｃが、
拡散領域の一部を覆うため、拡散領域全面にコンタクト
７を打つことができず、拡散領域の抵抗成分が基本セル
の高速動作を阻害する。コンタクトを拡散領域全面に打
つためには、拡散領域と電源の第１メタル配線の重なり
を無くせばよいのだが、基本セルの面積が大きくなり、
トランジスタの密度を下げる欠点があった。
【０００５】このインバータセルを用いて図４のリング
オシレータ回路を構成した場合のレイアウト例を図６に
示す。図６（ａ）は第２メタル層まで用いたレイアウ
ト、図６（ｂ）は（ａ）のレイアウトから第２メタル層
を除去し、下部の層が見えるようにしたところである。
従来のレイアウトでは基本セルのさらに上下を配線領域
１０とする。そのため、まず配線領域まで第２メタル配
線２を引き延ばしたうえ、セル同士を結線する。このよ
うな配線手法をとるため、基本セル間の配線の長さは長
くなり、レイアウト面積は配線領域分だけ大きくなる欠
点がある。
【０００６】
【発明が解決しようとする課題】本発明の目的は、拡散
領域全面にコンタクトをとることによって、拡散領域の
寄生抵抗の影響を最小限に抑え、さらに、配線領域の面
積を削減することによって、レイアウト時のトランジス
タ密度を高めるレイアウト手法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、３層以上のメ
タル配線層を有する集積回路の配線において、拡散領域
上全域に第１メタル層を置き、この第１メタル層のほぼ
全域にわたって十分なコンタクトを設け、第１メタル層
を用いて内部の配線を施し、第１の電源と第２の電源を
第１メタル層と第２メタル層を重ねた配線で供給する基
本セルを用い、前記基本セル同士を第３メタル層と主に
基本セル上に配置される第２メタル層で結線することを
特徴としている。
【０００８】
【実施例】図１から４を用いて本発明においける基本セ
ルのレイアウト例を説明する。
【０００９】図２はインバータのレイアウト例である。
図中に破線ＡＡ′で示した面での断面を図３に示す。ｐ
領域４，ｎ領域３，の拡散領域を図の上下に並べ、その
上端下端に電源を供給するための配線を設ける。それぞ
れの電源の下にｎ領域４ａ、Ｐ領域３ａを設けコンタク
トで接続する電源供給の配線は第１メタル層１と第２メ
タル層２を重ね、小さな面積で太い電源配線を実現して
いる。第１メタル層１と第２メタル層の間はスルホール
６で接続されている。拡散領域のほぼ全体を第１メタル
層で覆い、第１メタル層上のほぼ全域にわたって十分な
数のコンタクトを打つ。さらに、第１メタル層を用いて
出力端子部分の配線をしている。基本セル内部は、電源
を除いて第１メタル層までで完結しているため、基本セ
ル間の接続は第２メタル層と第３メタル層を用いて自由
に行うことができる。特に、電源グランド配線と第２メ
タル層の間の空間を、第２メタル層の信号配線領域とし
て用いることができる。
【００１０】図４のリングオシレータ回路のレイアウト
例を図１に示す。図１（ａ）は第２メタル層まで含めた
レイアウトで、図１（ｂ）はその第２メタルを除去し、
下部の層のレイアウトが見えるようにしたところの図で
ある。電源配線８とグランド配線９の間の配線領域２０
に第２メタル層２の配線を施している。基本セル上を第
２メタル層２で配線できるため、よほど複雑な回路を構
成しない限り、従来のように配線領域として面積を増加
させることが無い。そのため、電源配線やグランド配線
を共通にするように基本セルの上下に新たな基本セルを
隣合わせて配置することができる。図の上下のセルの間
に配線領域２０があるため、電源配線やグランド配線を
共通にすることができない従来の基本セルによるレイア
ウトに比べ、大幅に面積を小さくすることができる。基
本セルの入力端子と出力端子は、特に固定した位置とせ
ず、拡散領域を覆う第１メタル層の１ｂ，１ｃの任意の
位置にとれるので、セル間配線の自由度が高く、レイア
ウトしやすい。
【００１１】このレイアウト方式は、全面敷き詰め形の
ゲートアレイに応用することもできる。その場合は、電
源配線とグランド配線を共通にしてセル列が並ぶよう
に、あらかじめ下地を設計しておき、第１メタル層でそ
れぞれの基本セルの配線と、拡散領域の裏打ちを、第２
メタル層は配線領域２０内での配線を第３メタル層はセ
ル列間の配線をするように設計する。第２メタル層の配
線領域が足りなくなった場合は、セル列の１段分を配線
領域として用いることもできる。なお前述の実施例はＣ
ＭＯＳであるが、本発明はＢｉＣＭＯＳ，ｎＭＯＳ，Ｂ
ｉｎＭＯＳ等にも用いることができる。また前述の実施
例では、小さなコンタクト孔を数多く打つことで一つの
コンタクト領域を形成しているが、面積の大きなコンタ
クト孔一つで、一つのコンタクト領域を形成するように
してもよいことは明らかである。
【００１２】
【発明の効果】本発明を用いれば、拡散領域の寄生抵抗
が削減できるため、基本セルの動作速度を改善できる。
回路シミュレータでインバータチェーンのシミュレーシ
ョンをした結果では、約５％から１０％の遅延時間の削
減効果が得られている。また、配線領域や電源配線の面
積を削減できるため、トランジスタ密度を増加させるこ
とができる。加算器のレイアウトでトランジスタ密度を
比較したところ、従来に比べ約１．５倍のトランジスタ
密度が実現できた。
【図面の簡単な説明】
【図１】本発明のレイアウト方式の第１の実施例を示す
レイアウトの上面図である。
【図２】本発明のレイアウト方式の第２の実施例を示す
レイアウトの上面図である。
【図３】本発明のレイアウト方式の第２の実施例を示す
レイアウトの断面図である。
【図４】レイアウトの実施例に使用した回路の回路図で
ある。
【図５】従来のレイアウト方式の第１の例を示すレイア
ウトの上面図である。
【図６】従来のレイアウト方式の第２の例を示すレイア
ウトの上面図である。
【符号の説明】
１，１ａ，１ｃ 第１メタル層 ２ 第２メタル層 ３，３ａ ｎ領域 ４，４ａ ｐ領域 ５ ゲートポリシリコン層 ６ スルホール ７ コンタクト ８ 電源配線 ９ グランド配線 １０，２０ 配線領域 １５ 基板 ３０ インバータ ３１ 出力

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ３層以上のメタル配線層を有する集積回
    路の配線において、拡散領域上全域に第１メタル層を置
    き、この第１メタル層のほぼ全域にわたって十分なコン
    タクトを設け、第１メタル層でセル内部のトランジスタ
    の接続を施し、別の第１メタル層を用いてセルに第１の
    電源と第２の電源を供給し、この第１の電源と第２の電
    源を供給する第１メタル層上にスルーホールを介して接
    続された第２メタル層を形成し、この第１、第２のメタ
    ル層で構成された電源供給線でセルに電源を供給する基
    本セルを用い、前記基本セル同士を第３メタル層と主に
    基本セル上に配置される第２メタル層で結線することを
    特徴とする集積回路の配線。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001045B2 (ja) 1997-03-28 2000-01-17 日本電気株式会社 半導体装置及びその製造方法
US20010029079A1 (en) 1997-03-28 2001-10-11 Nec Corporation Semiconductor device with multiple emitter contact plugs
KR100230428B1 (ko) * 1997-06-24 1999-11-15 윤종용 다층 도전성 패드를 구비하는 반도체장치 및 그 제조방법
US5932928A (en) * 1997-07-03 1999-08-03 Micron Technology, Inc. Semiconductor circuit interconnections and methods of making such interconnections
US6081033A (en) * 1997-07-29 2000-06-27 Micron Technology, Inc. Interconnections for semiconductor circuits
US6091090A (en) * 1997-09-19 2000-07-18 In-Chip Systems, Inc. Power and signal routing technique for gate array design
US5981987A (en) 1997-12-02 1999-11-09 Nurlogic Design, Inc. Power ground metallization routing in a semiconductor device
JP3523521B2 (ja) * 1998-04-09 2004-04-26 松下電器産業株式会社 Ｍｏｓトランジスタ対装置
US6137178A (en) * 1998-06-17 2000-10-24 Siemens Aktiengesellschaft Semiconductor metalization system and method
JP3231741B2 (ja) 1999-06-28 2001-11-26 エヌイーシーマイクロシステム株式会社 スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4816895A (en) * 1986-03-06 1989-03-28 Nec Corporation Integrated circuit device with an improved interconnection line
KR0130776B1 (ko) * 1987-09-19 1998-04-06 미다 가쓰시게 반도체 집적회로 장치
US5223733A (en) * 1988-10-31 1993-06-29 Hitachi, Ltd. Semiconductor integrated circuit apparatus and method for designing the same
JPH02239646A (ja) * 1989-03-14 1990-09-21 Fujitsu Ltd 半導体装置およびその製造方法
US5237199A (en) * 1989-04-13 1993-08-17 Seiko Epson Corporation Semiconductor device with interlayer insulating film covering the chip scribe lines
JPH03209830A (ja) * 1990-01-12 1991-09-12 Nec Corp 半導体記憶回路装置
JPH03248567A (ja) * 1990-02-27 1991-11-06 Matsushita Electron Corp 入力保護用トランジスタ
JPH053252A (ja) * 1991-06-24 1993-01-08 Hitachi Ltd 半導体集積回路装置
US5410173A (en) * 1991-01-28 1995-04-25 Kikushima; Ken'ichi Semiconductor integrated circuit device
JPH04340252A (ja) * 1990-07-27 1992-11-26 Mitsubishi Electric Corp 半導体集積回路装置及びセルの配置配線方法
US5079614A (en) * 1990-09-26 1992-01-07 S-Mos Systems, Inc. Gate array architecture with basic cell interleaved gate electrodes
JP2840150B2 (ja) * 1990-12-28 1998-12-24 川崎製鉄株式会社 半導体集積回路及びその層間接続方法

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