JP3001045B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP3001045B2 JP3001045B2 JP9078589A JP7858997A JP3001045B2 JP 3001045 B2 JP3001045 B2 JP 3001045B2 JP 9078589 A JP9078589 A JP 9078589A JP 7858997 A JP7858997 A JP 7858997A JP 3001045 B2 JP3001045 B2 JP 3001045B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- semiconductor device
- region
- wiring
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 238000002955 isolation Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- 239000012535 impurity Substances 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims 1
- 229910052721 tungsten Inorganic materials 0.000 claims 1
- 239000010937 tungsten Substances 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 40
- 229910052814 silicon oxide Inorganic materials 0.000 description 40
- 238000009792 diffusion process Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタを有する半導体装置及びその製造方法に関し、特
に、ＳＲＡＭとして動作する半導体装置及びその製造方
法に関する。
ジスタを有する半導体装置及びその製造方法に関し、特
に、ＳＲＡＭとして動作する半導体装置及びその製造方
法に関する。
【０００２】
【従来の技術】一般に、この種、半導体装置には、バイ
ポーラトランジスタと相補ＭＯＳトランジスタとを同一
チップ内に形成した所謂ＢｉＣＭＯＳ集積回路がある。
このようなＢｉＣＭＯＳ集積回路は、論理回路を構成す
るのに有利なＣＭＯＳ回路と、増幅回路等のリニア回路
を構成するのに有利なバイポーラトランジスタとを同一
チップ内に形成することにより、ＣＭＯＳ及びバイポー
ラトランジスタの特長を生かした回路を構成できる。
ポーラトランジスタと相補ＭＯＳトランジスタとを同一
チップ内に形成した所謂ＢｉＣＭＯＳ集積回路がある。
このようなＢｉＣＭＯＳ集積回路は、論理回路を構成す
るのに有利なＣＭＯＳ回路と、増幅回路等のリニア回路
を構成するのに有利なバイポーラトランジスタとを同一
チップ内に形成することにより、ＣＭＯＳ及びバイポー
ラトランジスタの特長を生かした回路を構成できる。
【０００３】また、ＢｉＣＭＯＳ集積回路としては、メ
モリセル部分をＣＭＯＳによって構成すると共に、メモ
リセル部分の周辺に配置されたバイポーラトランジスタ
によってセンスアンプ部分を形成したＳＲＡＭがある
（以下、ＢｉＣＭＯＳによって構成されたＳＲＡＭをＢ
ｉＣＭＯＳ ＳＲＡＭと呼ぶ）。このようなＢｉＣＭＯ
Ｓ ＳＲＡＭは、シリコン基板上にエピタキシャル成長
によって形成されたエピタキシャル層に、ＭＯＳトラン
ジスタ領域及びバイポーラトランジスタ領域とをフィー
ルド酸化膜を介して互いに隣接して設けられている。こ
の場合、ＭＯＳトランジスタ領域には、ＭＯＳトランジ
スタに必要なドレイン、ソース領域、及び、ゲート領域
が設けられており、他方、バイポーラトランジスタ領域
には、バイポーラトランジスタに必要なベース領域、エ
ミッタ領域、及び、コレクタ領域が、形成されている。
ここで、エミッタ領域を覆う絶縁層の厚さは、ソース及
びドレイン領域を覆う絶縁層に比較して、プロセス上、
薄くならざるを得ないため、エミッタ領域、及び、ＭＯ
Ｓトランジスタ領域（ソースまたはドレイン領域）か
ら、絶縁層上に配置される配線までの高さは相互に異な
っているのが普通である。
モリセル部分をＣＭＯＳによって構成すると共に、メモ
リセル部分の周辺に配置されたバイポーラトランジスタ
によってセンスアンプ部分を形成したＳＲＡＭがある
（以下、ＢｉＣＭＯＳによって構成されたＳＲＡＭをＢ
ｉＣＭＯＳ ＳＲＡＭと呼ぶ）。このようなＢｉＣＭＯ
Ｓ ＳＲＡＭは、シリコン基板上にエピタキシャル成長
によって形成されたエピタキシャル層に、ＭＯＳトラン
ジスタ領域及びバイポーラトランジスタ領域とをフィー
ルド酸化膜を介して互いに隣接して設けられている。こ
の場合、ＭＯＳトランジスタ領域には、ＭＯＳトランジ
スタに必要なドレイン、ソース領域、及び、ゲート領域
が設けられており、他方、バイポーラトランジスタ領域
には、バイポーラトランジスタに必要なベース領域、エ
ミッタ領域、及び、コレクタ領域が、形成されている。
ここで、エミッタ領域を覆う絶縁層の厚さは、ソース及
びドレイン領域を覆う絶縁層に比較して、プロセス上、
薄くならざるを得ないため、エミッタ領域、及び、ＭＯ
Ｓトランジスタ領域（ソースまたはドレイン領域）か
ら、絶縁層上に配置される配線までの高さは相互に異な
っているのが普通である。
【０００４】
【発明が解決しようとする課題】このような状況のもと
で、エミッタ領域上の絶縁層に、ドライエッチングによ
りコンタクトホールを形成すると同時に、ＭＯＳトラン
ジスタ領域上の絶縁層にも、コンタクトホールを形成す
ると、エミッタ領域上の絶縁層は、ＭＯＳトランジスタ
領域上の絶縁層に比較して迅速にエッチングされてしま
うため、エミッタ電極が過剰にエッチングされることに
なる。このように、エミッタ領域が過剰にエッチングさ
れると、バイポーラトランジスタの特性が劣化してしま
うことが判明した。
で、エミッタ領域上の絶縁層に、ドライエッチングによ
りコンタクトホールを形成すると同時に、ＭＯＳトラン
ジスタ領域上の絶縁層にも、コンタクトホールを形成す
ると、エミッタ領域上の絶縁層は、ＭＯＳトランジスタ
領域上の絶縁層に比較して迅速にエッチングされてしま
うため、エミッタ電極が過剰にエッチングされることに
なる。このように、エミッタ領域が過剰にエッチングさ
れると、バイポーラトランジスタの特性が劣化してしま
うことが判明した。
【０００５】このことを図５を参照してより具体的に説
明すると、従来のＢｉＣＭＯＳ ＳＲＡＭは、Ｐ型の半
導体基板１上に、Ｎ型のエピタキシャル層３をエピタキ
シャる成長技術を用いて成長させ、このエピタキシャル
層３の表面を素子分離用絶縁膜２によって、バイポーラ
トランジスタ領域及びＭＯＳトランジスタ領域を区分す
る。尚、Ｎ型のエピタキシャル層３はイオン注入技術を
用いて形成されても良い。
明すると、従来のＢｉＣＭＯＳ ＳＲＡＭは、Ｐ型の半
導体基板１上に、Ｎ型のエピタキシャル層３をエピタキ
シャる成長技術を用いて成長させ、このエピタキシャル
層３の表面を素子分離用絶縁膜２によって、バイポーラ
トランジスタ領域及びＭＯＳトランジスタ領域を区分す
る。尚、Ｎ型のエピタキシャル層３はイオン注入技術を
用いて形成されても良い。
【０００６】ここで、バイポーラトランジスタ領域の下
部には、Ｎ型の埋込層４が形成されている。また、バイ
ポーラトランジスタ領域のエピタキシャル層には、Ｐ型
真性ベース領域６が設けられており、且つ、ベース領域
６内には、Ｎ型のエミッタ拡散領域１１が形成されてい
る。この例では、エミッタ拡散領域１１上に、ポリシリ
コンによって形成されたエミッタ電極１０が設けられて
いる。
部には、Ｎ型の埋込層４が形成されている。また、バイ
ポーラトランジスタ領域のエピタキシャル層には、Ｐ型
真性ベース領域６が設けられており、且つ、ベース領域
６内には、Ｎ型のエミッタ拡散領域１１が形成されてい
る。この例では、エミッタ拡散領域１１上に、ポリシリ
コンによって形成されたエミッタ電極１０が設けられて
いる。
【０００７】他方、ＭＯＳトランジスタ領域のエピタキ
シャル層３には、Ｐ型のウェル領域５が形成されると共
に、Ｎ＋型のドレイン及びソース領域８がチャネル領域
を挟んで形成されている。チャネル領域上には、ゲート
酸化膜が形成されており、且つ、このゲート酸化膜上に
は、ゲート電極７が設けられており、このゲート電極７
はゲート酸化膜上だけでなく、電気的に接続された形
で、他の領域、例えば、素子分離用絶縁膜２上にも延在
している。このゲート電極７上には、第１、第２、及び
第３の酸化シリコン膜９、１２、及び１３が形成され、
当該第３の酸化シリコン膜１３上には、接地用配線１４
が選択的に設けられている。この接地用配線１４は第４
の酸化シリコン膜１５によって覆われた後、これら第１
乃至第４の酸化シリコン膜９、１２、１３、及び、１５
を選択的にエッチングすることにより、ＭＯＳトランジ
スタ領域のソース及びドレイン領域のいずれか一方に対
応する位置に開口が設けられ、この開口を通して、抵抗
として働くポリシリコン１６がソース及びドレイン領域
のいずれか一方に電気的に接触するように形成される。
続いて、このポリシリコン１６上には、第５及び第６の
酸化シリコン膜１７及び１８が順次形成され、且つ、第
６の酸化シリコン膜１８の表面は平坦化される。これに
よって、ＭＯＳトランジスタ領域上には、メモリセル部
が形成されることになる。
シャル層３には、Ｐ型のウェル領域５が形成されると共
に、Ｎ＋型のドレイン及びソース領域８がチャネル領域
を挟んで形成されている。チャネル領域上には、ゲート
酸化膜が形成されており、且つ、このゲート酸化膜上に
は、ゲート電極７が設けられており、このゲート電極７
はゲート酸化膜上だけでなく、電気的に接続された形
で、他の領域、例えば、素子分離用絶縁膜２上にも延在
している。このゲート電極７上には、第１、第２、及び
第３の酸化シリコン膜９、１２、及び１３が形成され、
当該第３の酸化シリコン膜１３上には、接地用配線１４
が選択的に設けられている。この接地用配線１４は第４
の酸化シリコン膜１５によって覆われた後、これら第１
乃至第４の酸化シリコン膜９、１２、１３、及び、１５
を選択的にエッチングすることにより、ＭＯＳトランジ
スタ領域のソース及びドレイン領域のいずれか一方に対
応する位置に開口が設けられ、この開口を通して、抵抗
として働くポリシリコン１６がソース及びドレイン領域
のいずれか一方に電気的に接触するように形成される。
続いて、このポリシリコン１６上には、第５及び第６の
酸化シリコン膜１７及び１８が順次形成され、且つ、第
６の酸化シリコン膜１８の表面は平坦化される。これに
よって、ＭＯＳトランジスタ領域上には、メモリセル部
が形成されることになる。
【０００８】図示されているように、ＭＯＳトランジス
タ領域上の第６の酸化シリコン膜１８の表面は、バイポ
ーラトランジスタ領域上の第６の酸化シリコン膜１８の
表面よりも高い位置にある。これは、ＭＯＳトランジス
タ領域上には、酸化シリコン膜によって形成された絶縁
層だけでなく、ゲート電極７、接地用配線１４、及び、
ポリシリコン１６等が設けられているからである。
タ領域上の第６の酸化シリコン膜１８の表面は、バイポ
ーラトランジスタ領域上の第６の酸化シリコン膜１８の
表面よりも高い位置にある。これは、ＭＯＳトランジス
タ領域上には、酸化シリコン膜によって形成された絶縁
層だけでなく、ゲート電極７、接地用配線１４、及び、
ポリシリコン１６等が設けられているからである。
【０００９】この構成において、バイポーラトランジス
タ領域及びＭＯＳトランジスタ領域上の第６の酸化シリ
コン膜１８上には、Ａｌ配線２１が選択的に施され、こ
のＡｌ配線２１はそれぞれバイポーラトランジスタのエ
ミッタ領域及びＭＯＳトランジスタのソース及びドレイ
ン領域のいずれか一方と電気的に接続される必要があ
る。
タ領域及びＭＯＳトランジスタ領域上の第６の酸化シリ
コン膜１８上には、Ａｌ配線２１が選択的に施され、こ
のＡｌ配線２１はそれぞれバイポーラトランジスタのエ
ミッタ領域及びＭＯＳトランジスタのソース及びドレイ
ン領域のいずれか一方と電気的に接続される必要があ
る。
【００１０】このため、ソース及びエミッタ領域のいず
れか一方及びエミッタ電極上には、コンタクトホール１
９及び２０が形成される。ここで、ソース及びドレイン
領域のいずれか一方上のコンタクトホール１９の深さ
は、前述した絶縁層の厚さの関係で、エミッタ領域上の
コンタクトホールの深さよりも深い。
れか一方及びエミッタ電極上には、コンタクトホール１
９及び２０が形成される。ここで、ソース及びドレイン
領域のいずれか一方上のコンタクトホール１９の深さ
は、前述した絶縁層の厚さの関係で、エミッタ領域上の
コンタクトホールの深さよりも深い。
【００１１】更に、図６に示された平面図からも明らか
なように、エミッタ領域上のコンタクトホール２０はス
リット上に設けられており、図示されたスリット状コン
タクトホール１９は０．６μｍの幅と、８μｍの長さを
有している。他方、ＭＯＳトランジスタ領域上のコンタ
クトホール１９はスリット状コンタクトホール２０より
小さく、０．５ミクロン程度の正方形形状を有してい
る。いずれにしても、これらコンタクトホール１９及び
２０は、Ｗ等によって埋め込まれたコンタクト用プラグ
が形成されている。
なように、エミッタ領域上のコンタクトホール２０はス
リット上に設けられており、図示されたスリット状コン
タクトホール１９は０．６μｍの幅と、８μｍの長さを
有している。他方、ＭＯＳトランジスタ領域上のコンタ
クトホール１９はスリット状コンタクトホール２０より
小さく、０．５ミクロン程度の正方形形状を有してい
る。いずれにしても、これらコンタクトホール１９及び
２０は、Ｗ等によって埋め込まれたコンタクト用プラグ
が形成されている。
【００１２】上記したコンタクトホール１９及び２０を
開口する場合、エミッタ領域上のコンタクトホール２０
だけに注目して、コンタクトホールを形成すると、ＭＯ
Ｓトランジスタ領域上のコンタクトホール１９を形成す
る部分の絶縁層は、エミッタ領域上のコンタクトホール
１９を形成する部分の絶縁層よりも厚いため、コンタク
トホール１９はＭＯＳトランジスタ領域に達せず、オー
プン状態となってしまい、結果的に、製品不良となって
しまう。
開口する場合、エミッタ領域上のコンタクトホール２０
だけに注目して、コンタクトホールを形成すると、ＭＯ
Ｓトランジスタ領域上のコンタクトホール１９を形成す
る部分の絶縁層は、エミッタ領域上のコンタクトホール
１９を形成する部分の絶縁層よりも厚いため、コンタク
トホール１９はＭＯＳトランジスタ領域に達せず、オー
プン状態となってしまい、結果的に、製品不良となって
しまう。
【００１３】したがって、ＭＯＳトランジスタ領域のコ
ンタクトホール１９の深さに合わせて、コンタクトホー
ル２０を開口する必要があるが、この場合には、エミッ
タ領域に対応する部分が過剰にエッチングされることに
なる。即ち、この場合には、エミッタ領域上の絶縁層だ
けでなく、エミッタ電極１０を形成しているポリシリコ
ンがコンタクトホール開口時のドライエッチングによっ
て、一部エッチングされてしまい、エミッタ電極１０自
身の厚さが薄くなってしまう。
ンタクトホール１９の深さに合わせて、コンタクトホー
ル２０を開口する必要があるが、この場合には、エミッ
タ領域に対応する部分が過剰にエッチングされることに
なる。即ち、この場合には、エミッタ領域上の絶縁層だ
けでなく、エミッタ電極１０を形成しているポリシリコ
ンがコンタクトホール開口時のドライエッチングによっ
て、一部エッチングされてしまい、エミッタ電極１０自
身の厚さが薄くなってしまう。
【００１４】このように、エミッタ電極１０の膜厚が薄
くなると、エミッタ電極１０であるポリシリコン中で再
結合するホールの割合が減少し、ベース領域６のベース
電流Ｉｂが増加することになる。ここで、バイポーラト
ランジスタの直流電流増幅率（ｈFE）はコレクタ電流Ｉ
ｃとベース電流Ｉｂとの比、即ち、Ｉｃ／Ｉｂによって
あらわされるから、ベース電流Ｉｂの増加によって、直
流電流増幅率（ｈFE）が小さくなってしまう。
くなると、エミッタ電極１０であるポリシリコン中で再
結合するホールの割合が減少し、ベース領域６のベース
電流Ｉｂが増加することになる。ここで、バイポーラト
ランジスタの直流電流増幅率（ｈFE）はコレクタ電流Ｉ
ｃとベース電流Ｉｂとの比、即ち、Ｉｃ／Ｉｂによって
あらわされるから、ベース電流Ｉｂの増加によって、直
流電流増幅率（ｈFE）が小さくなってしまう。
【００１５】本発明の目的は、バイポーラトランジスタ
の直流電流増幅率（ｈFE）の低下を防止できる半導体装
置を提供することである。
の直流電流増幅率（ｈFE）の低下を防止できる半導体装
置を提供することである。
【００１６】本発明の他の目的は、ＢｉＣＭＯＳによっ
て構成された高速動作可能なＳＲＡＭを提供することで
ある。
て構成された高速動作可能なＳＲＡＭを提供することで
ある。
【００１７】本発明の更に他の目的は、バイポーラトラ
ンジスタ領域とＭＯＳトランジスタ領域上に、異なる厚
さを有する絶縁層が形成されている場合にも、同時的に
コンタクトホールを形成し、且つ、直流電流増幅率（ｈ
FE）の低下を防止できる半導体装置の製造方法を提供す
ることである。
ンジスタ領域とＭＯＳトランジスタ領域上に、異なる厚
さを有する絶縁層が形成されている場合にも、同時的に
コンタクトホールを形成し、且つ、直流電流増幅率（ｈ
FE）の低下を防止できる半導体装置の製造方法を提供す
ることである。
【００１８】
【課題を解決するための手段】本発明の一実施の形態に
よれば、バイポーラトランジスタを備え、前記バイポー
ラトランジスタを構成するエミッタ領域上に形成された
エミッタ電極と、該エミッタ電極と電気的に接続される
エミッタ配線とを有する半導体装置において、前記エミ
ッタ電極と前記エミッタ配線とは、素子分離用絶縁膜で
区画された領域内において複数のコンタクト用プラグに
よって接続されている半導体装置が得られる。
よれば、バイポーラトランジスタを備え、前記バイポー
ラトランジスタを構成するエミッタ領域上に形成された
エミッタ電極と、該エミッタ電極と電気的に接続される
エミッタ配線とを有する半導体装置において、前記エミ
ッタ電極と前記エミッタ配線とは、素子分離用絶縁膜で
区画された領域内において複数のコンタクト用プラグに
よって接続されている半導体装置が得られる。
【００１９】更に、本発明の他の実施の形態によれば、
バイポーラトランジスタを備え、前記バイポーラトラン
ジスタを構成するエミッタ領域上に形成されたエミッタ
電極と、該エミッタ電極と電気的に接続されるエミッタ
配線とを有する半導体装置の製造方法において、前記エ
ミッタ電極上に絶縁層を形成する工程と、素子分離用絶
縁膜で区画された領域内であって前記絶縁層の前記エミ
ッタ電極に対応した領域に複数のコンタクトホールを形
成する工程と、前記複数のコンタクトホール中に、複数
のコンタクト用プラグを設ける工程とを備え、前記エミ
ッタ配線は前記複数のコンタクト用プラグに電気的に接
続された形で、前記絶縁層に配置されることを特徴とす
る半導体装置の製造方法が得られる。
バイポーラトランジスタを備え、前記バイポーラトラン
ジスタを構成するエミッタ領域上に形成されたエミッタ
電極と、該エミッタ電極と電気的に接続されるエミッタ
配線とを有する半導体装置の製造方法において、前記エ
ミッタ電極上に絶縁層を形成する工程と、素子分離用絶
縁膜で区画された領域内であって前記絶縁層の前記エミ
ッタ電極に対応した領域に複数のコンタクトホールを形
成する工程と、前記複数のコンタクトホール中に、複数
のコンタクト用プラグを設ける工程とを備え、前記エミ
ッタ配線は前記複数のコンタクト用プラグに電気的に接
続された形で、前記絶縁層に配置されることを特徴とす
る半導体装置の製造方法が得られる。
【００２０】
【発明の実施の形態】図１〜３を参照すると、本発明に
一実施の形態に係る半導体装置として、図５と同様に、
ＢｉＣＭＯＳ ＳＲＡＭの例が製造工程順に示されてい
る。尚、図１〜３において、図５と対応する部分には同
一の参照番号が付されている。
一実施の形態に係る半導体装置として、図５と同様に、
ＢｉＣＭＯＳ ＳＲＡＭの例が製造工程順に示されてい
る。尚、図１〜３において、図５と対応する部分には同
一の参照番号が付されている。
【００２１】図１において、Ｐ型のシリコン基板１の一
表面は、ＮＭＯＳを形成されるメモリセル部と、その周
辺に配置されるバイポーラトランジスタによって形成さ
れる周辺部とに区分されており、周辺部の下部には、リ
ンによって形成されたＮ型埋込層４が形成されている。
シリコン基板１の表面には、Ｎ型のエピタキシャル層３
が形成されており、エピタキシャル層３のメモリセル
部、及び、周辺部は、エピタキシャル層３の表面に設け
られた素子分離用絶縁膜２によって区分されている。ま
た、図１に示すように、素子分離用絶縁膜２によって区
分されたエピタキシャル層３上の周辺部には、Ｐ型の真
性ベース領域６が形成されている。
表面は、ＮＭＯＳを形成されるメモリセル部と、その周
辺に配置されるバイポーラトランジスタによって形成さ
れる周辺部とに区分されており、周辺部の下部には、リ
ンによって形成されたＮ型埋込層４が形成されている。
シリコン基板１の表面には、Ｎ型のエピタキシャル層３
が形成されており、エピタキシャル層３のメモリセル
部、及び、周辺部は、エピタキシャル層３の表面に設け
られた素子分離用絶縁膜２によって区分されている。ま
た、図１に示すように、素子分離用絶縁膜２によって区
分されたエピタキシャル層３上の周辺部には、Ｐ型の真
性ベース領域６が形成されている。
【００２２】一方、図２に示すように、エピタキシャル
層３のメモリセル部には、ゲート酸化膜、及び、ゲート
電極７が公知の手法により形成される。ここで、ゲート
電極７は他の素子との接続のために、ゲート酸化膜上だ
けでなく、素子分離酸化シリコン膜２等上にも引き出さ
れている。また、メモリセル部のエピタキシャル層３に
は、Ｎ＋拡散層８が設けられ、これによって、ＭＯＳト
ランジスタのソース、ドレイン領域が形成される。
層３のメモリセル部には、ゲート酸化膜、及び、ゲート
電極７が公知の手法により形成される。ここで、ゲート
電極７は他の素子との接続のために、ゲート酸化膜上だ
けでなく、素子分離酸化シリコン膜２等上にも引き出さ
れている。また、メモリセル部のエピタキシャル層３に
は、Ｎ＋拡散層８が設けられ、これによって、ＭＯＳト
ランジスタのソース、ドレイン領域が形成される。
【００２３】次に、ゲート電極７上に、第１の酸化シリ
コン膜９が形成され、その第１の酸化シリコン膜９にエ
ミッタコンタクトホールを開口する。その後、ポリシリ
コンを堆積し、エミッタ電極１０を形成し、イオン注入
及び熱処理を行って、エミッタ拡散層１１を形成する。
コン膜９が形成され、その第１の酸化シリコン膜９にエ
ミッタコンタクトホールを開口する。その後、ポリシリ
コンを堆積し、エミッタ電極１０を形成し、イオン注入
及び熱処理を行って、エミッタ拡散層１１を形成する。
【００２４】続いて、エミッタ電極１０の形成後、第２
の酸化シリコン膜１２及び第３の酸化シリコン膜１３が
形成される。この結果、エミッタ電極１０は第２及び第
３の酸化シリコン膜１２及び１３によって覆われると共
に、ゲート電極７もこれら酸化シリコン膜１２及び１３
によって覆われる。ここで、第３の酸化シリコン膜１３
はリフロー性の良いＴＥＯＳ ＢＰＳＧ等によって形成
され、約５００ｎｍの厚さを有している。この第３の酸
化シリコン膜１３は、以後に行われる配線処理の際、配
線層がショートしないように、表面を平坦化するのに役
立つ。
の酸化シリコン膜１２及び第３の酸化シリコン膜１３が
形成される。この結果、エミッタ電極１０は第２及び第
３の酸化シリコン膜１２及び１３によって覆われると共
に、ゲート電極７もこれら酸化シリコン膜１２及び１３
によって覆われる。ここで、第３の酸化シリコン膜１３
はリフロー性の良いＴＥＯＳ ＢＰＳＧ等によって形成
され、約５００ｎｍの厚さを有している。この第３の酸
化シリコン膜１３は、以後に行われる配線処理の際、配
線層がショートしないように、表面を平坦化するのに役
立つ。
【００２５】次に、第３の酸化シリコン膜１３上に、接
地用配線１４が所定の位置に形成され、更に、接地用配
線１４上には、第４の酸化シリコン膜１５が形成され
る。
地用配線１４が所定の位置に形成され、更に、接地用配
線１４上には、第４の酸化シリコン膜１５が形成され
る。
【００２６】以後、第１、第２、第３、及び第４の酸化
シリコン膜９、１２、１３、及び、１５には、ドライエ
ッチングによりコンタクトホール（以下、共通コンタク
トホールと呼ぶ）が開口され、メモリセル部のソース及
びドレイン領域のいずれか一方に対応した部分、及び、
ゲート電極７が露出される。
シリコン膜９、１２、１３、及び、１５には、ドライエ
ッチングによりコンタクトホール（以下、共通コンタク
トホールと呼ぶ）が開口され、メモリセル部のソース及
びドレイン領域のいずれか一方に対応した部分、及び、
ゲート電極７が露出される。
【００２７】更に、図示されたように、第４の酸化シリ
コン膜１５及び共通コンタクトホール内には、抵抗ポリ
シリコン１６が選択的に形成され、抵抗ポリシリコン１
６と、ゲート電極７及びＮ＋拡散層８とは電気的に互い
に接触された状態となる。続いて、抵抗ポリシリコン１
６上には、第５の酸化シリコン膜１７が形成される。
コン膜１５及び共通コンタクトホール内には、抵抗ポリ
シリコン１６が選択的に形成され、抵抗ポリシリコン１
６と、ゲート電極７及びＮ＋拡散層８とは電気的に互い
に接触された状態となる。続いて、抵抗ポリシリコン１
６上には、第５の酸化シリコン膜１７が形成される。
【００２８】次に、図３に示すように、第５の酸化シリ
コン膜１７上には、約５００ｎｍの厚さを有する第６の
酸化シリコン膜１８が形成される。この第６の酸化シリ
コン膜１８は第３の酸化シリコン膜１３と同様に、リフ
ロー性の良いＴＥＯＳ ＢＰＳＧ等によって形成され、
この第６の酸化シリコン膜１８も、配線層がショートし
ないように、表面を平坦化するためのものである。
コン膜１７上には、約５００ｎｍの厚さを有する第６の
酸化シリコン膜１８が形成される。この第６の酸化シリ
コン膜１８は第３の酸化シリコン膜１３と同様に、リフ
ロー性の良いＴＥＯＳ ＢＰＳＧ等によって形成され、
この第６の酸化シリコン膜１８も、配線層がショートし
ないように、表面を平坦化するためのものである。
【００２９】続いて、第１、第２、第３、第４、第５、
及び、第６の酸化シリコン膜９、１２、１３、１５、１
７、及び、１８には、コンタクトホール１９及び２０が
ドライエッチングにより開口される。この例では、コン
タクトホール１９は、メモリセル部のＮ＋拡散層８上、
コンタクトホール２０は、エミッタ電極１０上にそれぞ
れ位置付けられている。ここで、コンタクトホール１９
の位置における上記酸化シリコン膜の厚さは、コンタク
トホール２０の位置における酸化シリコン膜の厚さより
も厚いことが分かる。
及び、第６の酸化シリコン膜９、１２、１３、１５、１
７、及び、１８には、コンタクトホール１９及び２０が
ドライエッチングにより開口される。この例では、コン
タクトホール１９は、メモリセル部のＮ＋拡散層８上、
コンタクトホール２０は、エミッタ電極１０上にそれぞ
れ位置付けられている。ここで、コンタクトホール１９
の位置における上記酸化シリコン膜の厚さは、コンタク
トホール２０の位置における酸化シリコン膜の厚さより
も厚いことが分かる。
【００３０】このコンタクトホール１９及び２０は第６
の酸化シリコン膜１８上に設けられるＡｌ配線層２１
と、Ｎ＋拡散層８及びエミッタ電極１０との電気的接続
をとるためのものである。尚、上記した電気的接続のた
めに、コンタクトホール１９及び２０中には、Ｗによる
金属プラグが埋め込まれている。
の酸化シリコン膜１８上に設けられるＡｌ配線層２１
と、Ｎ＋拡散層８及びエミッタ電極１０との電気的接続
をとるためのものである。尚、上記した電気的接続のた
めに、コンタクトホール１９及び２０中には、Ｗによる
金属プラグが埋め込まれている。
【００３１】ここで、図４をも参照すると、Ａｌ配線層
２１の下部に配置され、ポリシリコンによって形成され
たエミッタ電極１０と、図３に示されたコンタクトホー
ル２０との関係が示されている。コンタクトホール２０
はＡｌ配線層２１の下部に位置付けられると共に、図４
の横方向に一列に配列された８個の正方形状のビアホー
ル２０ａ〜２０ｈによって形成されている。図示された
各ビアホール２０ａ〜２０ｈは０．４８μｍ ｘ ０．
４８μｍのサイズを有しており、互いに隣接するビアホ
ール２０ａ〜２０ｈ間の間隔は０．６０μｍである。
２１の下部に配置され、ポリシリコンによって形成され
たエミッタ電極１０と、図３に示されたコンタクトホー
ル２０との関係が示されている。コンタクトホール２０
はＡｌ配線層２１の下部に位置付けられると共に、図４
の横方向に一列に配列された８個の正方形状のビアホー
ル２０ａ〜２０ｈによって形成されている。図示された
各ビアホール２０ａ〜２０ｈは０．４８μｍ ｘ ０．
４８μｍのサイズを有しており、互いに隣接するビアホ
ール２０ａ〜２０ｈ間の間隔は０．６０μｍである。
【００３２】図３及び図４に示された構造のコンタクト
ホール２０をポリシリコンのエミッタ電極１０上に形成
すると、エミッタ電極１０を構成するポリシリコンも部
分的に削られることになるが、削られるエミッタ電極１
０の面積は、図６に示した従来例の場合に比較して、著
しく狭い領域である。したがって、エミッタ電極１０の
ポリシリコン中で再結合するホールの数を図６のコンタ
クトホール２０の面積と、ビアホール２０ａ〜２０ｈの
全面積との比で、減少させることができる。
ホール２０をポリシリコンのエミッタ電極１０上に形成
すると、エミッタ電極１０を構成するポリシリコンも部
分的に削られることになるが、削られるエミッタ電極１
０の面積は、図６に示した従来例の場合に比較して、著
しく狭い領域である。したがって、エミッタ電極１０の
ポリシリコン中で再結合するホールの数を図６のコンタ
クトホール２０の面積と、ビアホール２０ａ〜２０ｈの
全面積との比で、減少させることができる。
【００３３】このため、図３及び図４に示された構造で
は、図５及び図６の従来例に比較して、ベース電流Ｉｂ
を減少させることができ、電流増幅率ｈFEを大きくでき
ると言う利点がある。
は、図５及び図６の従来例に比較して、ベース電流Ｉｂ
を減少させることができ、電流増幅率ｈFEを大きくでき
ると言う利点がある。
【００３４】
【発明の効果】本発明では、ＢｉＣＭＯＳのバイポーラ
トランジスタのエミッタ電極と、配線層との間に形成さ
れるコンタクトホールを複数に分割して設け、エミッタ
電極のエッチングされる面積を少なくすることにより、
ベース電流を小さくすることにより、電流増幅率の高い
ＢｉＣＭＯＳ半導体装置が得られる。また、ＭＯＳトラ
ンジスタ上に形成されるべきコンタクトホールと、エミ
ッタ電極上に構成されるコンタクトホールの深さの差に
応じて、エミッタ電極上のコンタクトホールの数を選択
することにより、バイポーラトランジスタの直流電流増
幅率を目的に応じて最適に定めることも可能である。
トランジスタのエミッタ電極と、配線層との間に形成さ
れるコンタクトホールを複数に分割して設け、エミッタ
電極のエッチングされる面積を少なくすることにより、
ベース電流を小さくすることにより、電流増幅率の高い
ＢｉＣＭＯＳ半導体装置が得られる。また、ＭＯＳトラ
ンジスタ上に形成されるべきコンタクトホールと、エミ
ッタ電極上に構成されるコンタクトホールの深さの差に
応じて、エミッタ電極上のコンタクトホールの数を選択
することにより、バイポーラトランジスタの直流電流増
幅率を目的に応じて最適に定めることも可能である。
【図１】本発明の一実施の形態に係る半導体装置の構成
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の一実施の形態に係る半導体装置の製造
工程の一部を説明するための断面図である。
工程の一部を説明するための断面図である。
【図３】図２に示された製造工程の後に行われる工程を
説明するための断面図である。
説明するための断面図である。
【図４】図１に示された半導体装置製造における工程の
一部を説明するための平面図である。
一部を説明するための平面図である。
【図５】従来の半導体装置の構造を説明するための断面
図である。
図である。
【図６】図５の構造を部分的により詳細に説明するため
の平面図である。
の平面図である。
１ シリコン基板 ２ 素子分離酸化シリコン膜 ３ Ｎ型エピタキシャル層 ４ Ｎ型埋込層 ５ Ｐ型ウェル領域 ６ Ｐ型真性ベース領域 ７ ゲート電極 ８ Ｎ＋拡散層 ９ 第１の酸化シリコン膜 １０ エミッタ電極 １１ エミッタ拡散層 １２ 第２の酸化シリコン膜 １３ 第３の酸化シリコン膜 １４ 接地用配線 １５ 第４の酸化シリコン膜 １６ 抵抗ポリシリコン １７ 第５の酸化シリコン膜 １８ 第６の酸化シリコン膜 １９ メモリセル部のコンタク
トホール ２０ エミッタ電極上のコンタ
クトホール ２０ａ〜２０ｈ ビアホール ２１ 配線層
トホール ２０ エミッタ電極上のコンタ
クトホール ２０ａ〜２０ｈ ビアホール ２１ 配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 21/768 H01L 21/8249 H01L 27/06 H01L 29/73 - 29/735
Claims (14)
- 【請求項１】 バイポーラトランジスタを備え、前記バ
イポーラトランジスタを構成するエミッタ領域上に形成
されたエミッタ電極と、該エミッタ電極と電気的に接続
されるエミッタ配線とを有する半導体装置において、前
記エミッタ電極と前記エミッタ配線とは、素子分離用絶
縁膜で区画された領域内において複数のコンタクト用プ
ラグによって接続されていることを特徴とする半導体装
置。 - 【請求項２】 請求項１において、前記エミッタ電極
は、不純物をドープされたポリシリコンによって形成さ
れており、他方、前記エミッタ配線はアルミニウムによ
って形成されていることを特徴とする半導体装置。 - 【請求項３】 請求項２において、前記コンタクト用プ
ラグはタングステンによって形成されていることを特徴
とする半導体装置。 - 【請求項４】 請求項１において、前記半導体装置は、
シリコン基板上に設けられたエピタキシャル層を備え、
前記エミッタ領域は前記エピタキシャル層内に設けられ
る一方、前記エミッタ電極は前記エミッタ領域のエピタ
キシャル層上に形成され、前記複数のコンタクト用プラ
グを除く、前記エミッタ電極と前記エミッタ配線との間
には、絶縁層が設けられていることを特徴とする半導体
装置。 - 【請求項５】 請求項４において、前記エピタキシャル
層はエピタキシャル成長技術及びイオン注入技術のいず
れかを用いて形成されていることを特徴とする半導体装
置。 - 【請求項６】 請求項４または請求項５において、前記
半導体装置は、更に、前記バイポーラトランジスタに隣
接して設けられたＭＯＳトランジスタを有していること
を特徴とする半導体装置。 - 【請求項７】 請求項６において、前記ＭＯＳトランジ
スタは、前記エピタキシャル層に形成されたＭＯＳトラ
ンジスタ領域を備え、当該ＭＯＳトランジスタ領域上に
は、ＭＯＳトランジスタ用配線を有しており、前記ＭＯ
Ｓトランジスタ用配線の前記エピタキシャル層からの高
さは、前記エミッタ配線の前記エピタキシャル層からの
高さと異なっていることを特徴とする半導体装置。 - 【請求項８】 請求項７において、前記ＭＯＳトランジ
スタ用配線の前記エピタキシャル層からの高さは、前記
エミッタ配線の前記エピタキシャル層からの高さより高
いことを特徴とする半導体装置。 - 【請求項９】 請求項８において、前記ＭＯＳトランジ
スタは、前記エピタキシャル層に形成されたソース領域
及びドレイン領域を有すると共に、前記エピタキシャル
層上に設けられたゲート領域とを備え、前記ソース領域
及びドレイン領域のいずれか一方は、前記ＭＯＳトラン
ジスタ用配線とＭＯＳコンタクト用プラグを介して電気
的に接続されていることを特徴とする半導体装置。 - 【請求項１０】 請求項９において、前記ＭＯＳコンタ
クト用プラグは前記エミッタ電極と前記エミッタ配線と
を電気的に接続するコンタクト用プラグより長いことを
特徴とする半導体装置。 - 【請求項１１】 バイポーラトランジスタを備え、前記
バイポーラトランジスタを構成するエミッタ領域上に形
成されたエミッタ電極と、該エミッタ電極と電気的に接
続されるエミッタ配線とを有する半導体装置の製造方法
において、前記エミッタ電極上に絶縁層を形成する工程
と、素子分離用絶縁膜で区画された領域内であって前記
絶縁層の前記エミッタ電極に対応した領域に複数のコン
タクトホールを形成する工程と、前記複数のコンタクト
ホール中に、複数のコンタクト用プラグを設ける工程と
を備え、前記エミッタ配線は前記複数のコンタクト用プ
ラグに電気的に接続された形で、前記絶縁層に配置され
ることを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１１において、前記バイポーラ
トランジスタと隣接して、ＭＯＳトランジスタを形成す
る工程と、前記ＭＯＳトランジスタを前記絶縁層とは異
なる高さを有するＭＯＳトランジスタ用絶縁層によって
覆う工程と、前記ＭＯＳトランジスタ用絶縁層上に、Ｍ
ＯＳトランジスタ用コンタクトホールを前記バイポーラ
トランジスタ用の前記コンタクトホールと同時に開口す
る工程と、前記ＭＯＳトランジスタ用コンタクトホール
中に、ＭＯＳトランジスタ用コンタクトプラグを前記バ
イポーラトランジスタ用の前記複数のコンタクト用プラ
グと同時に設ける工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項１３】 エミッタ領域を有するバイポーラトラ
ンジスタを備え、当該エミッタ領域上に形成されたエミ
ッタ電極と、該エミッタ電極と電気的に接続されるエミ
ッタ配線とを有する半導体装置において、前記エミッタ
電極と前記エミッタ配線とは、複数のコンタクト用プラ
グによって接続され、かつ前記エミッタ電極は、不純物
をドープされたポリシリコンによって形成されており、
他方、前記エミッタ配線はアルミニウムによって形成さ
れていることを特徴とする半導体装置。 - 【請求項１４】 エミッタ領域を有するバイポーラトラ
ンジスタを備え、当該エミッタ領域上に形成されたエミ
ッタ電極と、該エミッタ電極と電気的に接続されるエミ
ッタ配線とを有する半導体装置において、シリコン基板
上に設けられたエピタキシャル層を備え、前記エミッタ
領域は前記エピタキシャル層内に設けられる一方、前記
エミッタ電極は前記エミッタ領域のエピタキシャル層上
に形成され、前記エミッタ電極と前記エミッタ配線と
は、複数のコンタクト用プラグによって接続されてお
り、前記複数のコンタクト用プラグを除く、前記エミッ
タ電極と前記エミッタ配線との間には、絶縁層が設けら
れていることを特徴とする半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078589A JP3001045B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置及びその製造方法 |
| CN98101083A CN1109363C (zh) | 1997-03-28 | 1998-03-26 | 半导体器件及其制造方法 |
| KR1019980010664A KR100263254B1 (ko) | 1997-03-28 | 1998-03-27 | 반도체 장치 및 그 제조 방법 |
| US09/514,385 US6396110B1 (en) | 1997-03-28 | 2000-02-28 | Semiconductor device with multiple emitter contact plugs |
| US09/841,115 US20010029079A1 (en) | 1997-03-28 | 2001-04-25 | Semiconductor device with multiple emitter contact plugs |
| US10/134,482 US6544830B2 (en) | 1997-03-28 | 2002-04-30 | Method of manufacturing a semiconductor device with multiple emitter contact plugs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9078589A JP3001045B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275872A JPH10275872A (ja) | 1998-10-13 |
| JP3001045B2 true JP3001045B2 (ja) | 2000-01-17 |
Family
ID=13666107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9078589A Expired - Fee Related JP3001045B2 (ja) | 1997-03-28 | 1997-03-28 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6396110B1 (ja) |
| JP (1) | JP3001045B2 (ja) |
| KR (1) | KR100263254B1 (ja) |
| CN (1) | CN1109363C (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3414656B2 (ja) * | 1998-11-16 | 2003-06-09 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US10510685B2 (en) * | 2017-09-29 | 2019-12-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dishing prevention columns for bipolar junction transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101071A (ja) * | 1985-10-28 | 1987-05-11 | Nec Corp | 分割エミツタ型トランジスタ |
| US5023690A (en) * | 1986-10-24 | 1991-06-11 | Texas Instruments Incorporated | Merged bipolar and complementary metal oxide semiconductor transistor device |
| JP2943218B2 (ja) | 1990-03-10 | 1999-08-30 | 日本電気株式会社 | ＢｉＣＭＯＳ集積回路装置 |
| JPH03270029A (ja) * | 1990-03-19 | 1991-12-02 | Nec Corp | 半導体装置 |
| JP3128267B2 (ja) * | 1991-06-27 | 2001-01-29 | 株式会社東芝 | 半導体集積回路装置の製造方法 |
| JPH05190778A (ja) | 1992-01-09 | 1993-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH05304262A (ja) | 1992-04-27 | 1993-11-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3057975B2 (ja) | 1993-09-27 | 2000-07-04 | 日本電気株式会社 | 集積回路の配線 |
-
1997
- 1997-03-28 JP JP9078589A patent/JP3001045B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-26 CN CN98101083A patent/CN1109363C/zh not_active Expired - Fee Related
- 1998-03-27 KR KR1019980010664A patent/KR100263254B1/ko not_active IP Right Cessation
-
2000
- 2000-02-28 US US09/514,385 patent/US6396110B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6396110B1 (en) | 2002-05-28 |
| KR100263254B1 (ko) | 2000-09-01 |
| CN1109363C (zh) | 2003-05-21 |
| KR19980080752A (ko) | 1998-11-25 |
| JPH10275872A (ja) | 1998-10-13 |
| CN1195193A (zh) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5112765A (en) | Method of forming stacked tungsten gate PFET devices and structures resulting therefrom | |
| US5260233A (en) | Semiconductor device and wafer structure having a planar buried interconnect by wafer bonding | |
| US5047826A (en) | Gigaohm load resistor for BICMOS process | |
| US5457062A (en) | Method for forming gigaohm load for BiCMOS process | |
| JP2934325B2 (ja) | 半導体装置およびその製造方法 | |
| US20060134898A1 (en) | Semiconductor damascene trench and methods thereof | |
| JPS61210662A (ja) | 半導体構成体 | |
| JPH10189770A (ja) | 半導体装置 | |
| US7015552B2 (en) | Dual work function semiconductor structure with borderless contact and method of fabricating the same | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| JP2976842B2 (ja) | 半導体記憶装置の製造方法 | |
| US6066525A (en) | Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process | |
| JP3001045B2 (ja) | 半導体装置及びその製造方法 | |
| US6274921B1 (en) | Semiconductor integrated circuit including protective transistor protecting another transistor during processing | |
| JP2503878B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US6380596B1 (en) | Method of forming a local interconnect, method of fabricating integrated circuitry comprising an sram cell having a local interconnect and having circuitry peripheral to the sram cell, and method of forming contact plugs | |
| US6544830B2 (en) | Method of manufacturing a semiconductor device with multiple emitter contact plugs | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH0878433A (ja) | 半導体装置 | |
| JP2730334B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05166919A (ja) | 半導体装置及びその製造方法 | |
| JP2593911B2 (ja) | 半導体集積回路装置 | |
| JP3114307B2 (ja) | 半導体装置およびその製造方法 | |
| JPH10189769A (ja) | 半導体装置およびその製造方法 | |
| JPS6222479A (ja) | 高速スイツチング・バイポ−ラ・トランジスタ構造とその製法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991013 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |