JP3535542B2 - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置及び
その製造方法に関し、特にＤＲＡＭの構造及び形成方法
に関する。
その製造方法に関し、特にＤＲＡＭの構造及び形成方法
に関する。
【０００２】
【従来の技術】半導体素子の集積度が向上するにしたが
って製造工程時に要求される事項がだんだん増えてい
る。特に、半導体メモリ装置の中、ＤＲＡＭの場合、高
集積化のために要求される事項は個別素子間の隔離と容
量の増大が代表的なものである。素子の特性を向上しつ
つ素子間の隔離も容易にする技術の一１つがＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術であ
る。ＳＯＩ技術は絶縁層上に形成された半導体層にトラ
ンジスタを形成するもので、最も一般的なＳＯＩ構造は
シリコン酸化膜上にシリコン単結晶層を形成したもので
ある。
って製造工程時に要求される事項がだんだん増えてい
る。特に、半導体メモリ装置の中、ＤＲＡＭの場合、高
集積化のために要求される事項は個別素子間の隔離と容
量の増大が代表的なものである。素子の特性を向上しつ
つ素子間の隔離も容易にする技術の一１つがＳＯＩ（Ｓ
ｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術であ
る。ＳＯＩ技術は絶縁層上に形成された半導体層にトラ
ンジスタを形成するもので、最も一般的なＳＯＩ構造は
シリコン酸化膜上にシリコン単結晶層を形成したもので
ある。
【０００３】図１は従来のＳＯＩトランジスタの断面構
造図である。ＳＯＩ技術はバルク半導体に形成される集
積回路における存在する寄生要素を低減させることがで
きるので、高性能、高密度の集積回路を達成することが
できる。バルクシリコン基板に形成されるＭＯＳトラン
ジスタを例えば、ソース／ドレーン領域と基板間に寄生
容量が存在するだけではなく、ソース／ドレーン領域と
基板領域にブレークダウンを生じる可能性も存在する。
また、バルクシリコン基板にＣＭＯＳを形成する技術に
おいては、隣接したウェルにおけるｎチャネルとｐチャ
ネルトランジスタによる寄生バイポーラトランジスタが
ラッチアップ（ｌａｔｃｈ−ｕｐ）を起こす。逆に、Ｓ
ＯＩ構造は寄生要素を非常に減少でき、接合ブレークダ
ウンによる抵抗力を増加できるので高性能の高集積素子
の製造に適当したものと知られている。
造図である。ＳＯＩ技術はバルク半導体に形成される集
積回路における存在する寄生要素を低減させることがで
きるので、高性能、高密度の集積回路を達成することが
できる。バルクシリコン基板に形成されるＭＯＳトラン
ジスタを例えば、ソース／ドレーン領域と基板間に寄生
容量が存在するだけではなく、ソース／ドレーン領域と
基板領域にブレークダウンを生じる可能性も存在する。
また、バルクシリコン基板にＣＭＯＳを形成する技術に
おいては、隣接したウェルにおけるｎチャネルとｐチャ
ネルトランジスタによる寄生バイポーラトランジスタが
ラッチアップ（ｌａｔｃｈ−ｕｐ）を起こす。逆に、Ｓ
ＯＩ構造は寄生要素を非常に減少でき、接合ブレークダ
ウンによる抵抗力を増加できるので高性能の高集積素子
の製造に適当したものと知られている。
【０００４】しかしＳＯＩ構造の下部絶縁層４によるい
くつかの問題がある。バルクトランジスタ１において、
電気的な接続は基板を介してＭＯＳトランジスタのチャ
ネルであるボディノード（ｂｏｄｙ ｎｏｄｅ）１２に
よって容易になされる。ボディノードが下部絶縁層４に
より基板２から絶縁されているのでボディノード１２は
電気的に浮遊（ｆｌｏａｔｉｎｇ）状態である。十分な
ドレーン８−ソース６間のバイアス下においては、多数
キャリヤがボディノードへ移動し、小数キャリヤがドレ
ーンへ移動することにより、ドレーン近所にイオン衝突
による電子−正孔対が生成され、これによりボディノー
ド１２とトランジスタのソース６間の電圧差が発生す
る。
くつかの問題がある。バルクトランジスタ１において、
電気的な接続は基板を介してＭＯＳトランジスタのチャ
ネルであるボディノード（ｂｏｄｙ ｎｏｄｅ）１２に
よって容易になされる。ボディノードが下部絶縁層４に
より基板２から絶縁されているのでボディノード１２は
電気的に浮遊（ｆｌｏａｔｉｎｇ）状態である。十分な
ドレーン８−ソース６間のバイアス下においては、多数
キャリヤがボディノードへ移動し、小数キャリヤがドレ
ーンへ移動することにより、ドレーン近所にイオン衝突
による電子−正孔対が生成され、これによりボディノー
ド１２とトランジスタのソース６間の電圧差が発生す
る。
【０００５】この電圧差により有効しきい値電圧は減少
され、ドレーン電流は増加されてドレーン電流対電圧特
性における「キンク（ｋｉｎｋ）」現象が発生すること
となる。またＳＯＩ構造は基板２がゲートとして使用さ
れ、トランジスタ下方の絶縁層４がゲート絶縁層として
使用される寄生「バックチャネル（ｂａｃｋ ｃｈａｎ
ｎｅｌ）」トランジスタが形成される問題がある。これ
により、トランジスタ動作特性が不安定となる欠点を有
している。ここで、図１の符号１０はゲート、１６はゲ
ート側壁サイドウェル、１８はＬＤＤ接合領域をそれぞ
れ示す。
され、ドレーン電流は増加されてドレーン電流対電圧特
性における「キンク（ｋｉｎｋ）」現象が発生すること
となる。またＳＯＩ構造は基板２がゲートとして使用さ
れ、トランジスタ下方の絶縁層４がゲート絶縁層として
使用される寄生「バックチャネル（ｂａｃｋ ｃｈａｎ
ｎｅｌ）」トランジスタが形成される問題がある。これ
により、トランジスタ動作特性が不安定となる欠点を有
している。ここで、図１の符号１０はゲート、１６はゲ
ート側壁サイドウェル、１８はＬＤＤ接合領域をそれぞ
れ示す。
【０００６】一方、ＤＲＡＭを高集積化させるために
は、ＤＲＡＭセルの大きさを縮小しなければならない。
したがって容量の面積もやはり小さくなる。しかし、安
定した回路動作を維持するためにはキャパシタ容量が信
号を生成できる程度に充分に大きくなければならないの
で、自然にキャパシタ面積の大形化を招来する。これに
より、狭い面積においても大きいキャパシタ容量を得る
ための種々の方法が提案されてきた。その中で、米国特
許第５，１０２，８１７号に開示された垂直ＤＲＡＭセ
ルの構造について説明する。
は、ＤＲＡＭセルの大きさを縮小しなければならない。
したがって容量の面積もやはり小さくなる。しかし、安
定した回路動作を維持するためにはキャパシタ容量が信
号を生成できる程度に充分に大きくなければならないの
で、自然にキャパシタ面積の大形化を招来する。これに
より、狭い面積においても大きいキャパシタ容量を得る
ための種々の方法が提案されてきた。その中で、米国特
許第５，１０２，８１７号に開示された垂直ＤＲＡＭセ
ルの構造について説明する。
【０００７】図２は前記垂直ＤＲＡＭセルの断面構造図
である。前記垂直ＤＲＡＭセルはｐ型シリコン基板３２
の上にｎウェル３４が形成されている。さらにこのＤＲ
ＡＭはフィールド酸化膜３６、酸化膜３８、窒化膜４
０、ワードライン１４、ビットライン２０、ビットライ
ンストラップ２４、ｎ+ キャパシタプレート領域４４、
キャパシタ絶縁酸化膜４６、キャパシタプレート４８、
トランジスタチャネル５８、ゲート酸化膜５６、埋設隔
離酸化膜５２を有している。
である。前記垂直ＤＲＡＭセルはｐ型シリコン基板３２
の上にｎウェル３４が形成されている。さらにこのＤＲ
ＡＭはフィールド酸化膜３６、酸化膜３８、窒化膜４
０、ワードライン１４、ビットライン２０、ビットライ
ンストラップ２４、ｎ+ キャパシタプレート領域４４、
キャパシタ絶縁酸化膜４６、キャパシタプレート４８、
トランジスタチャネル５８、ゲート酸化膜５６、埋設隔
離酸化膜５２を有している。
【０００８】前記構造においてセルキャパシタは、キャ
パシタプレート４８とｎ+ キャパシタプレート領域４４
により形成され、キャパシタ絶縁膜は酸化膜４６にな
る。電荷はキャパシタプレート４８に蓄積される。セル
トランジスタはキャパシタプレート４８となるソース
と、ビットライン２０となるドレーンと、ポリシリコン
チャネル５８となるチャネルと、ワードライン１４とな
るゲートを、ゲート酸化膜５６とにより形成される。こ
のような垂直構造のＤＲＡＭセルはセル当たり占有面積
が小さいという利点がある。
パシタプレート４８とｎ+ キャパシタプレート領域４４
により形成され、キャパシタ絶縁膜は酸化膜４６にな
る。電荷はキャパシタプレート４８に蓄積される。セル
トランジスタはキャパシタプレート４８となるソース
と、ビットライン２０となるドレーンと、ポリシリコン
チャネル５８となるチャネルと、ワードライン１４とな
るゲートを、ゲート酸化膜５６とにより形成される。こ
のような垂直構造のＤＲＡＭセルはセル当たり占有面積
が小さいという利点がある。
【０００９】
【発明が解決しようとする課題】しかしながら、トレン
チ側壁に全体的に濃度が同一の一つの導電層４８を形成
して下部をキャパシタプレートとして、上部をトランジ
スタチャネルとして用いている。このように同一の一層
が二つの役割を共に行うようにしているので、動作が不
安定となる虞がある。本発明は、上述したＳＯＩ構造と
トレンチとを利用したＤＲＡＭセル構造の利点のみを取
って素子特性が優れ、高集積化が可能で、大きい容量を
得られるＤＲＡＭセルを提供することにその目的があ
る。
チ側壁に全体的に濃度が同一の一つの導電層４８を形成
して下部をキャパシタプレートとして、上部をトランジ
スタチャネルとして用いている。このように同一の一層
が二つの役割を共に行うようにしているので、動作が不
安定となる虞がある。本発明は、上述したＳＯＩ構造と
トレンチとを利用したＤＲＡＭセル構造の利点のみを取
って素子特性が優れ、高集積化が可能で、大きい容量を
得られるＤＲＡＭセルを提供することにその目的があ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体メモリ装置は、半導体基板上の絶
縁層２３の所定部分に埋設されて形成された前記トラン
ジスタのゲート電極２５、前記絶縁層２３の所定部分を
通して前記半導体基板に形成されたトレンチ１０１、前
記トランジスタゲート電極２５が埋設されて形成された
絶縁層２３の上部及び前記トレンチ１０１内面上の所定
領域に形成された不純物ドーピング領域２７，３１Ａ，
３１Ｂを含む半導体層により構成される。
めに、本発明の半導体メモリ装置は、半導体基板上の絶
縁層２３の所定部分に埋設されて形成された前記トラン
ジスタのゲート電極２５、前記絶縁層２３の所定部分を
通して前記半導体基板に形成されたトレンチ１０１、前
記トランジスタゲート電極２５が埋設されて形成された
絶縁層２３の上部及び前記トレンチ１０１内面上の所定
領域に形成された不純物ドーピング領域２７，３１Ａ，
３１Ｂを含む半導体層により構成される。
【００１１】前記半導体メモリ装置を製造するための本
発明の半導体メモリ装置の製造方法は、半導体基板上に
形成された絶縁層２３の所定部分に前記トランジスタゲ
ート電極２５を埋設させて形成する第１段階、前記絶縁
層２３の所定部分を介して前記半導体基板にトレンチを
形成する第２段階、前記トランジスタゲート電極２５が
埋設されて形成された絶縁層２３の上部及び前記トレン
チ内面の所定部分にトランジスタチャネル領域４７とソ
ース３１Ａ及びドレーン２７、かつキャパシタストリッ
ジノード３１Ｂのそれぞれを一つの同一の層で形成する
第３段階とから構成される。本発明は半導体基板上に形
成された絶縁層にトランジスタのゲートを埋設形成する
ことにより、トランジスタの特性を改善するものであ
る。また、ＤＲＡＭセルキャパシタを、２個のトレンチ
型キャパシタを並列連結することにより、キャパシタ容
量を増大させる。
発明の半導体メモリ装置の製造方法は、半導体基板上に
形成された絶縁層２３の所定部分に前記トランジスタゲ
ート電極２５を埋設させて形成する第１段階、前記絶縁
層２３の所定部分を介して前記半導体基板にトレンチを
形成する第２段階、前記トランジスタゲート電極２５が
埋設されて形成された絶縁層２３の上部及び前記トレン
チ内面の所定部分にトランジスタチャネル領域４７とソ
ース３１Ａ及びドレーン２７、かつキャパシタストリッ
ジノード３１Ｂのそれぞれを一つの同一の層で形成する
第３段階とから構成される。本発明は半導体基板上に形
成された絶縁層にトランジスタのゲートを埋設形成する
ことにより、トランジスタの特性を改善するものであ
る。また、ＤＲＡＭセルキャパシタを、２個のトレンチ
型キャパシタを並列連結することにより、キャパシタ容
量を増大させる。
【００１２】
【実施例】以下、添付図面に基づいて本発明の実施例を
説明する。図３は、本発明の実施例によるＤＲＡＭセル
の平面図で、一つのトランジスタと一つのキャパシタと
からなる単位メモリセルの２個がトランジスタのドレー
ン（ビットラインコンタクト４１の下部領域）を共通と
して対向する形態で配列された構造である。
説明する。図３は、本発明の実施例によるＤＲＡＭセル
の平面図で、一つのトランジスタと一つのキャパシタと
からなる単位メモリセルの２個がトランジスタのドレー
ン（ビットラインコンタクト４１の下部領域）を共通と
して対向する形態で配列された構造である。
【００１３】図４は図３のＡ−Ａ′線による断面構造図
である。本発明のＤＲＡＭセルは、高濃度のドーピング
領域、例えばｐ+ 型基板領域１００を有し、このｐ+ 型
基板領域１００上にｐ- エピタキシャル層２１が形成さ
れ、ｐ- エピタキシャル層２１とｐ+ 型基板領域１００
の所定部分にトレンチ１０１が形成されている。セルト
ランジスタは、前記ｐ- 型エピタキシャル層２１上に形
成された絶縁層２３の所定部分に埋設されて形成される
ゲート（ワードライン）２５と、その上方に形成された
ゲート絶縁膜２９Ａ、ゲート絶縁膜２９Ａ上に形成され
たチャネル領域４７、前記絶縁層２３上方に形成された
ｎ型シリコン層の所定部分に不純物のドーピングされた
ドレーン２７及びソース３１Ａとからなる。
である。本発明のＤＲＡＭセルは、高濃度のドーピング
領域、例えばｐ+ 型基板領域１００を有し、このｐ+ 型
基板領域１００上にｐ- エピタキシャル層２１が形成さ
れ、ｐ- エピタキシャル層２１とｐ+ 型基板領域１００
の所定部分にトレンチ１０１が形成されている。セルト
ランジスタは、前記ｐ- 型エピタキシャル層２１上に形
成された絶縁層２３の所定部分に埋設されて形成される
ゲート（ワードライン）２５と、その上方に形成された
ゲート絶縁膜２９Ａ、ゲート絶縁膜２９Ａ上に形成され
たチャネル領域４７、前記絶縁層２３上方に形成された
ｎ型シリコン層の所定部分に不純物のドーピングされた
ドレーン２７及びソース３１Ａとからなる。
【００１４】前記トレンチ１０１の周辺の基板領域１０
０の領域と、前記トレンチ内壁に形成された第１誘電体
膜２９Ｂと、この誘電体膜２９Ｂ上にかつ前記セルトラ
ンジスタのドレーン２７及びソース３１Ａが形成された
層と同一の層に形成されたキャパシタストリッジノード
３１Ｂとからなる第１キャパシタと、前記キャパシタス
トリッジノード３１Ｂとキャパシタストリッジノード３
１Ｂとの上方に形成された第２誘電体膜３３と、第２誘
電体膜３３上に形成されたキャパシタプレート電極３５
とからなる第２キャパシタが並列接続されてセルキャパ
シタを構成する。
０の領域と、前記トレンチ内壁に形成された第１誘電体
膜２９Ｂと、この誘電体膜２９Ｂ上にかつ前記セルトラ
ンジスタのドレーン２７及びソース３１Ａが形成された
層と同一の層に形成されたキャパシタストリッジノード
３１Ｂとからなる第１キャパシタと、前記キャパシタス
トリッジノード３１Ｂとキャパシタストリッジノード３
１Ｂとの上方に形成された第２誘電体膜３３と、第２誘
電体膜３３上に形成されたキャパシタプレート電極３５
とからなる第２キャパシタが並列接続されてセルキャパ
シタを構成する。
【００１５】前記セルトランジスタのソース３１Ａとセ
ルトランジスタストリッジノード３１Ｂは、図４に示す
ように、一つの同じの層で形成する。ここでソース３１
Ａは前記ゲート２５の上の一方の側から前記トレンチ１
０１の上部に至る領域となり、ストリッジノード３１Ｂ
は前記絶縁層２３からトレンチの下端に至る領域とな
る。前記トランジスタのドレーン２７上には絶縁層３７
に形成されたコンタクトホールを介してドレーン２７に
接続されるビットライン３９が形成されている。
ルトランジスタストリッジノード３１Ｂは、図４に示す
ように、一つの同じの層で形成する。ここでソース３１
Ａは前記ゲート２５の上の一方の側から前記トレンチ１
０１の上部に至る領域となり、ストリッジノード３１Ｂ
は前記絶縁層２３からトレンチの下端に至る領域とな
る。前記トランジスタのドレーン２７上には絶縁層３７
に形成されたコンタクトホールを介してドレーン２７に
接続されるビットライン３９が形成されている。
【００１６】図５は本発明のＤＲＡＭセルの等価回路図
である。トランジスタのソース３１Ａと同一の層に連結
されたキャパシタストリッジノード３１Ｂを共通とし
て、基板１００とストリッジノード３１Ｂ、プレート電
極３５とストリッジノード３１Ｂがそれぞれ形成する第
１、第２キャパシタが並列接続された状態を示してい
る。
である。トランジスタのソース３１Ａと同一の層に連結
されたキャパシタストリッジノード３１Ｂを共通とし
て、基板１００とストリッジノード３１Ｂ、プレート電
極３５とストリッジノード３１Ｂがそれぞれ形成する第
１、第２キャパシタが並列接続された状態を示してい
る。
【００１７】図６乃至図１１は本発明の実施例によるＤ
ＲＡＭセルの製造方法を示す工程順序図である。図６を
参照すると、半導体基板１００の上部に高濃度の不純物
のドーピング領域として、例えばＰ＋型基板領域を少な
くとも１μｍ以上形成し、この上にＰ−型エピタキシャ
ルシリコン層２１を成長させた後、その上に絶縁層２３
を形成する。
ＲＡＭセルの製造方法を示す工程順序図である。図６を
参照すると、半導体基板１００の上部に高濃度の不純物
のドーピング領域として、例えばＰ＋型基板領域を少な
くとも１μｍ以上形成し、この上にＰ−型エピタキシャ
ルシリコン層２１を成長させた後、その上に絶縁層２３
を形成する。
【００１８】前記絶縁層２３としては、酸化膜を使用す
ることがある。また、前記絶縁層２３として、酸化膜上
に不純物のドーピングされた酸化膜として、例えば、Ｐ
ＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）を蒸着して形成するか、もしくは酸化膜上にドーピ
ングされたポリシリコンを蒸着して形成した多層膜を利
用することもある。
ることがある。また、前記絶縁層２３として、酸化膜上
に不純物のドーピングされた酸化膜として、例えば、Ｐ
ＳＧ（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）を蒸着して形成するか、もしくは酸化膜上にドーピ
ングされたポリシリコンを蒸着して形成した多層膜を利
用することもある。
【００１９】前記絶縁層２３上にホトレジスト（ＰＲ）
を塗布した後、ホトリソグラフィ工程によりワードライ
ンパターンでパターニングした後パターニングされた前
記ホトレジストパターン（ＰＲ）をマスクとして前記絶
縁層２３の所定部分を異方性エッチングしてワードライ
ン領域を形成する。絶縁層２３の異方性のエッチング工
程の際、前記ｐ- 型エピタキシャル層２１の表面が露出
されるまで、絶縁層の所定部分を完全除去してもよく、
所定の厚さ程残存するようにしてもよい。ｐ- 型エピタ
キシャル層２１の表面が露出される時までエッチングす
る場合には露出されたエピタキシャル層の表面に酸化工
程により薄い酸化膜２３Ａを形成する。
を塗布した後、ホトリソグラフィ工程によりワードライ
ンパターンでパターニングした後パターニングされた前
記ホトレジストパターン（ＰＲ）をマスクとして前記絶
縁層２３の所定部分を異方性エッチングしてワードライ
ン領域を形成する。絶縁層２３の異方性のエッチング工
程の際、前記ｐ- 型エピタキシャル層２１の表面が露出
されるまで、絶縁層の所定部分を完全除去してもよく、
所定の厚さ程残存するようにしてもよい。ｐ- 型エピタ
キシャル層２１の表面が露出される時までエッチングす
る場合には露出されたエピタキシャル層の表面に酸化工
程により薄い酸化膜２３Ａを形成する。
【００２０】図７に示すように、前記絶縁層２３上にド
ーピングされたポリシリコンを蒸着した後、エッチング
バックして絶縁層に形成されたワードライン（ゲート）
領域にドーピングされたポリシリコンを埋設してワード
ライン（ゲート）２５を形成する。
ーピングされたポリシリコンを蒸着した後、エッチング
バックして絶縁層に形成されたワードライン（ゲート）
領域にドーピングされたポリシリコンを埋設してワード
ライン（ゲート）２５を形成する。
【００２１】図８に示すように、前記絶縁層２３とｐ-
型エピタキシャル層２１及びｐ+ 型基板領域１００の所
定部分をエッチングしてワードライン（ゲート）２５の
一側にワードラインから所定距離離してトレンチ１０１
を形成する。前記トレンチ１０１は必要とするキャパシ
タ容量に応じて深さを調節して形成するが、少なくとも
ｐ+ 型基板領域１００に接触するように形成しなければ
ならない。
型エピタキシャル層２１及びｐ+ 型基板領域１００の所
定部分をエッチングしてワードライン（ゲート）２５の
一側にワードラインから所定距離離してトレンチ１０１
を形成する。前記トレンチ１０１は必要とするキャパシ
タ容量に応じて深さを調節して形成するが、少なくとも
ｐ+ 型基板領域１００に接触するように形成しなければ
ならない。
【００２２】上記したようにして得られたものの全面に
第１誘電体膜２９を非常に薄い厚さで形成する。このよ
うに形成された第１誘電体膜２９は、ゲート（ワードラ
イン）２５上ではゲート絶縁膜２９Ａとして用いられ、
トレンチ部では第１キャパシタ誘電体膜２９Ｂとして用
いられる。
第１誘電体膜２９を非常に薄い厚さで形成する。このよ
うに形成された第１誘電体膜２９は、ゲート（ワードラ
イン）２５上ではゲート絶縁膜２９Ａとして用いられ、
トレンチ部では第１キャパシタ誘電体膜２９Ｂとして用
いられる。
【００２３】図９に示すように、前記第１誘電体膜２９
上にｎ- シリコン層３１として例えばｎ- ポリシリコン
を蒸着した後、ゲート（ワードライン）２５の上部のゲ
ートチャネルにされるべき領域４７以外の領域に不純物
をドーピングさせて、トランジスタのドレーン２７とト
ランジスタのソース及びキャパシタのストリッジノード
になる導電層３１を形成する。不純物のドーピングはワ
ードライン（ゲート）部分をホトレジストとしてマスキ
ングした後不純物をイオン注入することにより行われ
る。この時トレンチ深さが深い場合には絶縁層２３の表
面部位は通常の垂直イオン注入を行い、トレンチ部位は
斜イオン注入を行う。
上にｎ- シリコン層３１として例えばｎ- ポリシリコン
を蒸着した後、ゲート（ワードライン）２５の上部のゲ
ートチャネルにされるべき領域４７以外の領域に不純物
をドーピングさせて、トランジスタのドレーン２７とト
ランジスタのソース及びキャパシタのストリッジノード
になる導電層３１を形成する。不純物のドーピングはワ
ードライン（ゲート）部分をホトレジストとしてマスキ
ングした後不純物をイオン注入することにより行われ
る。この時トレンチ深さが深い場合には絶縁層２３の表
面部位は通常の垂直イオン注入を行い、トレンチ部位は
斜イオン注入を行う。
【００２４】また、ｎ- シリコン層３１の下方の絶縁層
２３が、ＰＳＧまたはドーピングされたポリシリコンを
含む場合には、ＰＳＧまたはドーピングされたポリシリ
コンの不純物が拡散工程によりｎ- シリコン層３１に拡
散され、その層３１がドーピングされる。この場合に
は、ワードライン（ゲート）によってゲートチャネル領
域の以外の領域にのみドーピングされる。
２３が、ＰＳＧまたはドーピングされたポリシリコンを
含む場合には、ＰＳＧまたはドーピングされたポリシリ
コンの不純物が拡散工程によりｎ- シリコン層３１に拡
散され、その層３１がドーピングされる。この場合に
は、ワードライン（ゲート）によってゲートチャネル領
域の以外の領域にのみドーピングされる。
【００２５】前述したように、トランジスタのソース／
ドレーン領域３１，２７とキャパシタのストリッジノー
ド３１が所定部分に形成されたｎ- シリコン層をホトリ
ソグラフィ工程により所定パターンでパターニングして
アクチブ領域を定義する。
ドレーン領域３１，２７とキャパシタのストリッジノー
ド３１が所定部分に形成されたｎ- シリコン層をホトリ
ソグラフィ工程により所定パターンでパターニングして
アクチブ領域を定義する。
【００２６】このように、本発明は従来工程のように、
別の素子分離の工程によらず、トランジスタのソース／
ドレーンとキャパシタのストリッジノードが形成された
シリコン層をパターニングすることにより、アクチブ領
域を定義し、隣接するアクチブ領域と分離させる。この
ようにして得られたものの全面に第２誘電体膜３３を薄
く形成した後、その上にキャパシタプレート電極として
利用されるべき導電層としてドーピングされたポリシリ
コン３５を蒸着する。
別の素子分離の工程によらず、トランジスタのソース／
ドレーンとキャパシタのストリッジノードが形成された
シリコン層をパターニングすることにより、アクチブ領
域を定義し、隣接するアクチブ領域と分離させる。この
ようにして得られたものの全面に第２誘電体膜３３を薄
く形成した後、その上にキャパシタプレート電極として
利用されるべき導電層としてドーピングされたポリシリ
コン３５を蒸着する。
【００２７】図１０に示すように、前記ドーピングされ
たポリシリコン３５を所定パターンでパターニングして
キャパシタプレート電極を形成する。前記キャパシタプ
レート電極３５を形成のためのパターニング工程の時、
その下方の第２誘電体膜３３の露出される部分はエッチ
ングするか、またはエッチングしないで残存することも
ある。図１０にはエッチングされた状態を示している。
ついでその上に絶縁層３７を形成する。
たポリシリコン３５を所定パターンでパターニングして
キャパシタプレート電極を形成する。前記キャパシタプ
レート電極３５を形成のためのパターニング工程の時、
その下方の第２誘電体膜３３の露出される部分はエッチ
ングするか、またはエッチングしないで残存することも
ある。図１０にはエッチングされた状態を示している。
ついでその上に絶縁層３７を形成する。
【００２８】図１１に示すように、前記絶縁層３７の所
定部分を選択的にエッチングしてトランジスタのドレー
ン２７を露出させるビットラインコンタクトホールを形
成した後、絶縁層３７の上に導電物質として例えばドー
ピングされたシリコンまたはポリサイド（ドーピングさ
れたポリシリコン＋シリサイド）Ａｌのいずれかを蒸着
し、所定パターンでパターニングしてビットラインを形
成することによりＤＲＡＭセルを完成する。
定部分を選択的にエッチングしてトランジスタのドレー
ン２７を露出させるビットラインコンタクトホールを形
成した後、絶縁層３７の上に導電物質として例えばドー
ピングされたシリコンまたはポリサイド（ドーピングさ
れたポリシリコン＋シリサイド）Ａｌのいずれかを蒸着
し、所定パターンでパターニングしてビットラインを形
成することによりＤＲＡＭセルを完成する。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
公知のＳＯＩトランジスタ構造と同様に、絶縁層上にト
ランジスタを形成しているが、キンク現象やバックチャ
ネルトランジスタ現象は発生しないトランジスタを形成
することができ、素子特性を向上させることができる。
また、キャパシタをトレンチ内壁に形成された一つのス
トリッジノードを共通として２つのプレート電極、すな
わち基板とストリッジノード上に第２誘電体膜を介在し
て形成されたポリシリコン層を並列接続した形態で構成
することにより、同一の面積に対するキャパシタ容量を
極大化させることができる。さらに、トランジスタのソ
ース／ドレーン、ゲートチャネル、キャパシタストリッ
ジノードを一つの層で形成することにより、情報の伝達
経路を最小化して構造及び製造方法を単純化させること
ができる。また、素子の形成されるアクチブ領域を別の
素子分離工程によらず、容易に形成することにより工程
の単純化を図り、かつ小さいサイズのものにも適用可能
である。結論的に本発明は素子の特性向上のみならず、
製造工程の単純化と共に製造の時全てのマスクを低減し
て製造コストを節減することができる。
公知のＳＯＩトランジスタ構造と同様に、絶縁層上にト
ランジスタを形成しているが、キンク現象やバックチャ
ネルトランジスタ現象は発生しないトランジスタを形成
することができ、素子特性を向上させることができる。
また、キャパシタをトレンチ内壁に形成された一つのス
トリッジノードを共通として２つのプレート電極、すな
わち基板とストリッジノード上に第２誘電体膜を介在し
て形成されたポリシリコン層を並列接続した形態で構成
することにより、同一の面積に対するキャパシタ容量を
極大化させることができる。さらに、トランジスタのソ
ース／ドレーン、ゲートチャネル、キャパシタストリッ
ジノードを一つの層で形成することにより、情報の伝達
経路を最小化して構造及び製造方法を単純化させること
ができる。また、素子の形成されるアクチブ領域を別の
素子分離工程によらず、容易に形成することにより工程
の単純化を図り、かつ小さいサイズのものにも適用可能
である。結論的に本発明は素子の特性向上のみならず、
製造工程の単純化と共に製造の時全てのマスクを低減し
て製造コストを節減することができる。
【図１】従来のＳＯＩトランジスタの断面構造図であ
る。
る。
【図２】従来の垂直ＤＲＡＭセルの断面構造図である。
【図３】本発明のＤＲＡＭセルの平面構造図である。
【図４】本発明のＤＲＡＭセルの垂直構造図である。
【図５】本発明のＤＲＡＭセルの等価回路図である。
【図６】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。
る。
【図７】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。
る。
【図８】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。
る。
【図９】ＤＲＡＭセルの製造方法を示す工程順序図であ
る。
る。
【図１０】ＤＲＡＭセルの製造方法を示す工程順序図で
ある。
ある。
【図１１】ＤＲＡＭセルの製造方法を示す工程順序図で
ある。
ある。
１００ ｐ+ 基板領域
２１ ｐ- エピタキシャルシリコン層
２３ 絶縁層
２５ ゲート（ワードライン）
２７ ドレーン
２９ 第１誘電体膜
３３ 第２誘電体膜
３５ プレート電極
３７ 絶縁層
３９ ビットライン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ミン・ハ・バク
大韓民国・チュンチョンブク−ド・チョ
ンズ−シ・ボミョン−ドン・（番地な
し）・ズゴン２ ダンジ アパートメン
ト・105−202
(56)参考文献 特開 平３−132041（ＪＰ，Ａ)
特開 平４−299858（ＪＰ，Ａ)
特開 昭62−156855（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 29/786
H01L 21/8242
Claims (15)
- 【請求項１】 第１導電型の高濃度基板領域； 前記第１導電型の高濃度基板領域上部に形成された第１
導電型エピタキシャル層； 前記第１導電型エピタキシャル層上に形成された絶縁
層； 前記絶縁層の所定部分に埋設形成されたトランジスタの
ゲート電極； 前記ゲート電極と離間した前記絶縁層の他部から第１導
電型のエピタキシャル層及び第１導電型の高濃度の基板
領域にかけて形成されたトレンチ； 前記ゲート電極上部にゲート絶縁膜を介して形成された
第２導電型のトランジスタチャネル領域； 前記第２導電型のトランジスタチャネル領域の一側面か
ら前記トレンチ上部にかけて形成されたソース領域； 前記第２導電型のトランジスタチャネル領域の他の側面
に形成されたドレーン領域； 第１誘電体膜を介して前記トレンチ内壁に形成され、そ
の一端は前記ソース領域の下部に至り、他端は前記絶縁
層上部の所定部分に至るように形成されたキャパシタス
トリッジノード； 第２誘電体膜を介して前記キャパシタストリッジノード
上に形成されたキャパシタプレート電極とからなり、 前記ソース、前記ドレーン、前記第２導電型のトランジ
スタチャネル領域及び前記ストリッジノードが一つの同
一の層に形成される ことを特徴とする半導体メモリ装
置。 - 【請求項２】 前記第１誘電体膜を介して前記高濃度基
板領域と前記キャパシタストリッジノードとが第１キャ
パシタを形成し、前記第１誘電体膜を介して前記キャパ
シタストリッジノードと前記キャパシタプレート電極と
が第２キャパシタを構成することにより、前記キャパシ
タストリッジノードと共通として前記第１キャパシタと
前記第２キャパシタとが並列接続されたキャパシタ構造
を形成させることを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項３】 前記トランジスタ及び前記キャパシタ構
造の上部に形成された絶縁層の所定部分に形成されたコ
ンタクトホールを介して前記ドレーンに接続されるビッ
トラインをさらに含むことを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項４】 第１導電型の高濃度の基板領域上に第１
導電型のエピタキシャル層を形成する第１段階； 前記第１導電型エピタキシャル層上に絶縁層を形成する
第２段階； 前記絶縁層の所定部分を異方性エッチングにより除去し
てトランジスタのゲート電極領域を形成する第３段階； 前記絶縁層のゲート電極領域に導電物質を充填してトラ
ンジスタのゲート電極を形成する第４段階； 前記ゲート電極と離間した前記絶縁層の他部から第１導
電型のエピタキシャル層及び第１導電型の高濃度の基板
領域にかけてトレンチを形成する第５段階； 前記ゲート電極及び前記トレンチの表面に第１誘電体膜
を形成する第６段階；前記ゲート電極の上部領域以外の 前記第１誘電体膜上及
び前記絶縁層上に第２導電型の半導体層を形成する第７
段階；前 記第２導電型の半導体層に不純物をドーピングさせて
トランジスタのソース領域／ドレーン領域及びキャパシ
タストリッジノード領域を形成する第８段階； 前記半導体層を所定パターンでパターニングしてトラン
ジスタのソース／ドレーン及びキャパシタストリッジノ
ードをアクチブ領域として定義する第９段階； 前記パターニングされた半導体層全面に第２誘電体膜を
形成する第１０段階； 前記第２誘電体膜の全面に導電層を形成した後、所定パ
ターンでパターニングして前記第２誘電体膜上にキャパ
シタプレート電極を形成する第１１段階； を含むことを特徴とする半導体メモリ装置の製造方法。 - 【請求項５】 前記第３段階において前記エピタキシャ
ル層の表面が、露出されるように完全エッチングするこ
とを特徴とする請求項４記載の半導体メモリ装置の製造
方法。 - 【請求項６】 前記第３段階において絶縁層が所定の厚
さ残存するようにエッチングすることを特徴とする請求
項４記載の半導体メモリ装置の製造方法。 - 【請求項７】 前記第３段階において前記絶縁層を異方
性エッチングした後、露出されたエピタキシャル層の表
面に薄い酸化物膜を形成する段階を、さらに含むことを
特徴とする請求項５記載の半導体メモリ装置の製造方
法。 - 【請求項８】 前記絶縁層は、単一の膜または多層膜で
形成することを特徴とする請求項４記載の半導体メモリ
装置の製造方法。 - 【請求項９】 前記絶縁層は、酸化膜であることを特徴
とする請求項８記載の半導体メモリ装置の製造方法。 - 【請求項１０】 前記絶縁層は、酸化膜上に不純物がド
ーピングされた酸化膜（ＰＳＧ）を蒸着形成するか、も
しくは酸化膜上にドーピングされたポリシリコンを蒸着
形成することを特徴とする請求項４記載の半導体メモリ
装置の製造方法。 - 【請求項１１】 前記ゲート電極は、ドーピングされた
ポリシリコンを、前記ゲート電極領域に前記絶縁層を蒸
着した後エッチングバックして形成することを特徴とす
る請求項４記載の半導体メモリ装置の製造方法。 - 【請求項１２】 前記第２導電型の半導体層は、ポリシ
リコンで形成することを特徴とする請求項４記載の半導
体メモリ装置の製造方法。 - 【請求項１３】 前記第２導電型の半導体層に不純物を
ドーピングさせる段階は、イオン注入または拡散工程の
いずれかで行うことを特徴とする請求項４記載の半導体
メモリ装置の製造方法。 - 【請求項１４】 前記キャパシタプレート電極を形成し
た後、その表面に絶縁層を形成する段階； 前記絶縁層の所定部分を選択的にエッチングして前記ド
レーン領域を露出させるコンタクトホールを形成する段
階； 前記絶縁層上に導電物質を蒸着し所定パターンでパター
ニングして前記コンタクトホールを介して前記ドレーン
領域に接続されるビットラインを形成する段階； を、さらに含む ことを特徴とする請求項４記載の半導体
メモリ装置の製造方法。 - 【請求項１５】 前記ビットラインは、ドーピングされ
たポリシリコン、ポリサイド、Ａｌのいずれかで形成す
ることを特徴とする請求項１４記載の半導体メモリ装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25752093A JP3535542B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25752093A JP3535542B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106436A JPH07106436A (ja) | 1995-04-21 |
| JP3535542B2 true JP3535542B2 (ja) | 2004-06-07 |
Family
ID=17307445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25752093A Expired - Lifetime JP3535542B2 (ja) | 1993-09-22 | 1993-09-22 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535542B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6538283B1 (en) * | 2000-07-07 | 2003-03-25 | Lucent Technologies Inc. | Silicon-on-insulator (SOI) semiconductor structure with additional trench including a conductive layer |
| JP2002353245A (ja) * | 2001-03-23 | 2002-12-06 | Seiko Epson Corp | 電気光学基板装置及びその製造方法、電気光学装置、電子機器、並びに基板装置の製造方法 |
-
1993
- 1993-09-22 JP JP25752093A patent/JP3535542B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106436A (ja) | 1995-04-21 |
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