JP2760979B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、一個のMOSトランジスタと一個のキャパシ
タによりメモリセルを構成するダイナミック型の半導体
記憶装置（dRAM）およびその製造方法に関する。 （従来の技術） 近年、dRAMの高集積化は目覚ましいものがある。dRAM
の更なる高集積化を図るためのメモリセル構造として、
半導体基板に溝を掘りこの溝の内壁を利用してキャパシ
タを形成するものが各種提案されている。この種のメモ
リセルの中で、基板を共通電極とし、溝内に各キャパシ
タ毎に独立のキャパシタ電極を埋込み形成するものは、
記憶ノードが基板から分離されるために耐ソフトエラー
特性がすぐれたものとして注目される（例えば、IEDM8
5,p.710〜713）。 第３図（ａ），（ｂ）はその様なメモリセル構造を示
す平面図とそのＡ−Ａ′断面図であり、隣接する２ビッ
ト分を示している。ｐ+型Si基板21にｐ型層22をエピタ
キシャル成長させたウェーハが用いられ、フィールド絶
縁膜31で素子分離された各メモリセル領域にキャパシタ
とMOSトランジスタからなるメモリセルが形成されてい
る。即ち各メモリセル領域内に溝23が形成され、この溝
23内にキャパシタ絶縁膜24を介してキャパシタ電極25が
埋込み形成されている。キャパシタ領域に隣接する領域
に、ゲート絶縁膜26を介して第３層多結晶シリコン膜に
よるゲート電極27が形成され、これをマスクとして不純
物をドープしてソース，ドレイン拡散層281,282が形成
されて、MOSトランジスタが構成されている。ゲート電
極27は基板の一方向に複数のメモリセルに連続的に配設
されて、ワード線となる。ここでキャパシタ電極25は、
溝23の途中まで埋め込んだ第１層多結晶シリコン電極25
1とこの上に重ねた第２層多結晶シリコン電極252とから
なる。第２層多結晶シリコン膜電極252は、基板上面に
形成された孔を介して基板に接続されている。そして第
２層多結晶シリコン膜電極252の不純物が基板に拡散さ
れ、この拡散層はゲート電極27をマスクとして形成され
る拡散層281と一体のものとなる。こうしてキャパシタ
電極25は基板上面でMOSトランジスタの拡散層と電気的
に接続され、これが記憶ノードとなる。ｐ+型Si基板21
は従来のセルプレートに代わって全キャパシタの共通電
極となる。素子形成された基板上はCVD絶縁膜29で覆わ
れ、これにコンタクト孔が開けられて、MOSトランジス
タの一方の拡散層282と電気的に接続されるビット線30
が配設される。 ところがこの基板電極型のメモリセル構造は、キャパ
シタ電極をMOSトランジスタの拡散層に接続させるた
め、基板表面の酸化膜にコンタクト孔を開けるマスク工
程が必要であり、またそのためにキャパシタ電極を二層
多結晶シリコン膜により構成し、二層目の多結晶シリコ
ン膜のパターニングにもマスク工程を必要とする、など
工程が増えるという問題がある。このマスク工程の増加
はdRAMの歩留りの低下につながる。そしてキャパシタ電
極をMOSトランジスタの拡散層に接続する必要性および
そのためのマスク工程の増加の結果として、キャパシタ
の溝をMOSトランジスタのゲート電極近くまで広げるこ
とが制限され、従って小さい占有面積で大きい容量を得
たい、という要求を十分に満たすことができない。 （発明が解決しようとする問題点） 以上のように従来提案されている基板電極型の溝掘り
キャパシタ構造のメモリセルは、マスク工程が多く、ま
たキャパシタ面積を十分にとることができない、という
問題があった。 本発明の目的は、キャパシタ面積を大きく確保してし
かも、メモリセルの小型化を図った基板電極型の溝掘り
キャパシタ構造をもつ半導体記憶装置を提供することに
ある。 本発明の他の目的は、少ないマスク工程で高い歩留り
をもってその様な半導体記憶装置を製造する方法を提供
することにある。 ［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために本発明に係る半導体記憶装
置は、半導体基板に一個のMOSトランジスタと一個のキ
ャパシタからなるメモリセルを配列形成して構成される
半導体記憶装置において、半導体基板の素子分離された
各メモリセル領域内に溝が形成され、前記基板を複数の
前記キャパシタの共通電極として、前記溝内にキャパシ
タ絶縁膜を介してメモリセル毎に独立の第１の導電体
膜、第２の導電体膜が順次積層してなる積層構造のキャ
パシタ電極が埋め込まれ、前記キャパシタ絶縁膜は前記
溝の底面および側面に形成され、この側面に形成された
前記キャパシタ絶縁膜の上面は前記第１の導電体膜の上
面よりも低く、且つ前記キャパシタ電極は前記溝の上部
側面で選択的にMOSトランジスタの一方の拡散層と電気
的に接続されて構成されていることを特徴とする。 また、本発明に係る半導体記憶装置の製造方法は、半
導体基板に一個のMOSトランジスタと一個のキャパシタ
からなるメモリセルを配列形成して構成される半導体記
憶装置を製造する方法において、半導体基板の素子分離
された各メモリセル領域に溝を形成する工程と、前記溝
内にキャパシタ絶縁膜を介してキャパシタ電極の下部と
なる第１の導電体膜をその上面が基板表面より低くなる
ように埋込み形成する工程と、前記溝の上部のキャパシ
タ絶縁膜をエッチング除去して、前記溝の側面に形成さ
れた前記キャパシタ絶縁膜の上面が基板表面よりも低く
なるように、基板側面を露出させる工程と、前記溝の前
記第１の導電体膜上に露出させた基板側面に接続される
キャパシタ電極の上部となる第２の導電体膜を埋込み形
成する工程と、前記溝に隣接する位置の基板上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記溝に
隣接する位置の基板上にゲート絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極をマスクとして不
純物をドープしてソース，ドレインとなる拡散層を形成
する工程とを有することを特徴とする。 （作用） 本発明のdRAM構造では、キャパシタ電極を基板に電気
的に接続するためのコンタクト孔を基板上面に必要とし
ない。従ってキャパシタの溝領域をゲート電極に十分近
付けることができるから、小さい占有面積で大きいキャ
パシタ面積を確保することができる。 また本発明の方法では、キャパシタ電極を基板拡散層
に接続するためのマスク工程が不要である。更にキャパ
シタ電極を構成する第1,第２の導電体膜をいずれも溝内
に限定的に埋込むようにすれば、キャパシタ電極をパタ
ーン形成するためのマスク工程も要らなくなる。従って
工程が簡単になり、dRAMの製造歩留り向上が図られる。 （実施例） 以下、本発明の実施例を説明する。 第１図（ａ），（ｂ）は一実施例にかかるdRAMの隣接
する二つのメモリセル部分を示す平面図とそのＡ−Ａ′
断面図である。ｐ+型Si基板１にｐ型層２をエピタキシ
ャル成長させた基板を用い、フィールド絶縁膜３で素子
分離された領域がそれぞれメモリセル領域である。各メ
モリセル領域には、ｐ+型Si基板１内に所定深さ食込む
溝６が形成され、この溝６内にキャパシタ絶縁膜７を介
してキャパシタ電極８が埋め込まれている。キャパシタ
領域に隣接する領域に、ゲート絶縁膜12を介してワード
線となるゲート電極13が形成され、このゲート電極13に
自己整合的にソース，ドレインのｎ型拡散層141,142が
形成されて、MOSトランジスタが構成されている。キャ
パシタ電極８は、溝の途中まで埋め込まれた第１の多結
晶シリコン膜８1とこの上に重ねて埋め込まれた第２の
多結晶シリコン膜８2からなる。キャパシタ絶縁膜７の
うち第１の多結晶シリコン膜８1上の部分は除去されて
基板側面が露出され、ここから第２の多結晶シリコン膜
８2の不純物が拡散されて、ｎ型拡散層141と一体化され
るｎ型拡散層11が形成されている。即ちキャパシタ電極
８は、溝６の上部側面でMOSトランジスタの拡散層141,1
1と電気的に接続される。15はCVD絶縁膜であり、これに
コンタクト孔17が開けられてMOSトランジスタの拡散層1
42に接続されるビット線16が配設されている。 第２図（ａ）〜（ｆ）はこのdRAMの製造工程を示す第
１図（ｂ）に対応する断面図である。具体的にその製造
工程を説明すると、不純物濃度１×1019／cm3程度のｐ+
型Si基板１上に１μｍ程度のｐ型層２をエピタキシャル
成長させ、この基板にセル間分離のためのフィールド絶
縁膜３を0.8μｍ程度の深さをもって形成し、更に後の
工程でのキャパシタ電極とMOSトランジスタの拡散層の
電気的接続を良好にするためのｎ型拡散層４を形成する
（第２図（ａ））。次に全面にCVD酸化膜５を例えば500
0Å堆積しこれをパターン形成して、この酸化膜５をマ
スクとして反応性イオンエッチング（RIE）法等により
基板をエッチングしてキャパシタ用の溝６を約５μｍの
深さに形成する。この実施例ではこの溝形成のマスクと
してCVD酸化膜５を用いたが、溝６の一つの辺を決める
のにフィールド絶縁膜３をマスクとして用いることも可
能である。この後溝６に熱酸化により150Å程度のキャ
パシタ絶縁膜７を形成した後、全面にCVDによりリンを
ドープした第１の多結晶シリコン膜８1を堆積する（第
２図（ｂ））。そして次のこの多結晶シリコン膜８
1を、CF4とＯ2ガスを含むケミカル・ドライ・エッチン
グ（CDE）法によりエッチバックして、溝６の途中まで
埋込み形成する。即ち溝６内に残される第１の多結晶シ
リコン膜８1の表面が基板表面より低い位置になるよう
に、エッチングを行なう。そして第１の多結晶シリコン
膜８1上の溝側面のキャパシタ絶縁膜７をエッチング除
去して基板側面９を露出させる（第２図（ｃ））。この
後リンドープの第２の多結晶シリコン膜８2をCVD法によ
り全面に堆積し、例えば900℃,30分の熱処理を行なって
第２の多結晶シリコン膜８2のリンを基板側面９に拡散
させてｎ型層11を形成する（第２図（ｄ））。ｎ型層11
は先に形成されているｎ型層４と一体化される。この
後、第２の多結晶シリコン膜８2を例えば先の第１の多
結晶シリコン膜８の場合と同様のCDE法によりエッチバ
ックして溝６内に埋込む（第２図（ｅ））。こうしてこ
の実施例では図示のように、第１の多結晶シリコン膜８
1と第２の多結晶シリコン膜８2からなるキャパシタ電極
８は、マスク工程なしに溝６内に限定されてこの領域か
ら延在しないように埋込み形成され、またマスク工程な
しにMOSトランジスタの拡散層とつながるｎ型層11と電
気的に接続される。 この後、酸化膜５を除去して基板のｐ型層表面を露出
させ、200Å程度の熱酸化膜からなるゲート絶縁膜12を
形成してこの上に第３の多結晶シリコン膜によりワード
線となるゲート電極13を形成し、このゲート電極13をマ
スクとして例えばリンをイオン注入してソース，ドレイ
ンとなるｎ型拡散層141,142を形成する。拡散層141は前
述のように拡散層11とつながって一体としてMOSトラン
ジスタのソースまたはドレイン領域となる。この後図で
は示さないが、例えば周辺回路部でLDD構造とするため
にｎ+型拡散層の形成等を行なう。そして全面にCVD絶縁
膜15を堆積し、これにコンタクト孔17を開け、Al膜によ
り拡散層141に接続されるビット線16を形成する（第２
図（ｆ））。 こうして、ｐ+型Si基板１を全キャパシタの共通電極
とし、各溝６内に埋め込まれたキャパシタ電極８がそれ
ぞれキャパシタ毎に独立の記憶ノードとなる基板電極型
の溝掘り型メモリセル構造が得られる。ｐ+型Si基板１
にはプレート電位として例えば、−1Vが印加され、溝６
内のキャパシタ電極８に信号電荷を蓄えることにより、
情報記憶が行われる。 この実施例の構造では、キャパシタ電極８は溝６内部
に露出させた基板側面でMOSトランジスタの拡散層と電
気接続がとられる。従って、第３図で説明した従来例の
ようにキャパシタ溝の領域とゲート電極13の間の基板上
面にコンタクト孔を設けてキャパシタ電極をMOSトラン
ジスタの拡散層にコンタクトさせる構造と比べて、キャ
パシタ溝領域をゲート電極に近付けることができる。こ
の結果、従来と同じメモリセル面積とすればキャパシタ
面積を大きくすることができ、従来と同じキャパシタ面
積とすればメモリセル面積を小さくすることができる。
従って耐ソフトエラー，センスマージン特性に優れた高
集積化dRAMを得ることができる。 またこの実施例の方法によれば、キャパシタ電極を基
板に接続するためのコンタクト部形成，キャパシタ電極
のパターン形成のいずれもマスク工程を必要としない。
従って従来に比べて工程は簡単になり、それだけdRAMの
製造歩留りは向上する。 なお実施例では、ワード線方向に隣接する複数のメモ
リセルの相互関係は示していない。若し、メモリセル配
置をフォールデッド・ビット線構成とする場合には、図
のキャパシタ電極８の領域上をワード線方向に隣接する
メモリセルのゲート電極が通過することになる。上記実
施例の製造工程では、この場合ゲート電極とキャパシタ
電極の間はキャパシタ電極を熱酸化して得られる酸化膜
を介して容量結合される。この熱酸化膜は多結晶シリコ
ン膜の熱酸化膜であるため、単結晶Si上の熱酸化膜であ
るゲート絶縁膜12よりは厚くなるが、この電極間の結合
容量を低減させるために別途キャパシタ領域にCVD酸化
膜等を堆積することは有効である。勿論本発明はオープ
ン・ビット線構成のdRAMに適用することも可能である。 その他、本発明はその主旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、基板電極型の溝掘
り型メモリセル構造を持ち、キャパシタ電極を溝内の基
板側面でMOSトランジスタの拡散層と電気的に接続させ
ることにより、高集積化を図ったdRAMを得ることができ
る。 また本発明の方法によれば、マスク工程が低減され、
従ってdRAMの製造歩留りの向上が図られる。
タによりメモリセルを構成するダイナミック型の半導体
記憶装置（dRAM）およびその製造方法に関する。 （従来の技術） 近年、dRAMの高集積化は目覚ましいものがある。dRAM
の更なる高集積化を図るためのメモリセル構造として、
半導体基板に溝を掘りこの溝の内壁を利用してキャパシ
タを形成するものが各種提案されている。この種のメモ
リセルの中で、基板を共通電極とし、溝内に各キャパシ
タ毎に独立のキャパシタ電極を埋込み形成するものは、
記憶ノードが基板から分離されるために耐ソフトエラー
特性がすぐれたものとして注目される（例えば、IEDM8
5,p.710〜713）。 第３図（ａ），（ｂ）はその様なメモリセル構造を示
す平面図とそのＡ−Ａ′断面図であり、隣接する２ビッ
ト分を示している。ｐ+型Si基板21にｐ型層22をエピタ
キシャル成長させたウェーハが用いられ、フィールド絶
縁膜31で素子分離された各メモリセル領域にキャパシタ
とMOSトランジスタからなるメモリセルが形成されてい
る。即ち各メモリセル領域内に溝23が形成され、この溝
23内にキャパシタ絶縁膜24を介してキャパシタ電極25が
埋込み形成されている。キャパシタ領域に隣接する領域
に、ゲート絶縁膜26を介して第３層多結晶シリコン膜に
よるゲート電極27が形成され、これをマスクとして不純
物をドープしてソース，ドレイン拡散層281,282が形成
されて、MOSトランジスタが構成されている。ゲート電
極27は基板の一方向に複数のメモリセルに連続的に配設
されて、ワード線となる。ここでキャパシタ電極25は、
溝23の途中まで埋め込んだ第１層多結晶シリコン電極25
1とこの上に重ねた第２層多結晶シリコン電極252とから
なる。第２層多結晶シリコン膜電極252は、基板上面に
形成された孔を介して基板に接続されている。そして第
２層多結晶シリコン膜電極252の不純物が基板に拡散さ
れ、この拡散層はゲート電極27をマスクとして形成され
る拡散層281と一体のものとなる。こうしてキャパシタ
電極25は基板上面でMOSトランジスタの拡散層と電気的
に接続され、これが記憶ノードとなる。ｐ+型Si基板21
は従来のセルプレートに代わって全キャパシタの共通電
極となる。素子形成された基板上はCVD絶縁膜29で覆わ
れ、これにコンタクト孔が開けられて、MOSトランジス
タの一方の拡散層282と電気的に接続されるビット線30
が配設される。 ところがこの基板電極型のメモリセル構造は、キャパ
シタ電極をMOSトランジスタの拡散層に接続させるた
め、基板表面の酸化膜にコンタクト孔を開けるマスク工
程が必要であり、またそのためにキャパシタ電極を二層
多結晶シリコン膜により構成し、二層目の多結晶シリコ
ン膜のパターニングにもマスク工程を必要とする、など
工程が増えるという問題がある。このマスク工程の増加
はdRAMの歩留りの低下につながる。そしてキャパシタ電
極をMOSトランジスタの拡散層に接続する必要性および
そのためのマスク工程の増加の結果として、キャパシタ
の溝をMOSトランジスタのゲート電極近くまで広げるこ
とが制限され、従って小さい占有面積で大きい容量を得
たい、という要求を十分に満たすことができない。 （発明が解決しようとする問題点） 以上のように従来提案されている基板電極型の溝掘り
キャパシタ構造のメモリセルは、マスク工程が多く、ま
たキャパシタ面積を十分にとることができない、という
問題があった。 本発明の目的は、キャパシタ面積を大きく確保してし
かも、メモリセルの小型化を図った基板電極型の溝掘り
キャパシタ構造をもつ半導体記憶装置を提供することに
ある。 本発明の他の目的は、少ないマスク工程で高い歩留り
をもってその様な半導体記憶装置を製造する方法を提供
することにある。 ［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために本発明に係る半導体記憶装
置は、半導体基板に一個のMOSトランジスタと一個のキ
ャパシタからなるメモリセルを配列形成して構成される
半導体記憶装置において、半導体基板の素子分離された
各メモリセル領域内に溝が形成され、前記基板を複数の
前記キャパシタの共通電極として、前記溝内にキャパシ
タ絶縁膜を介してメモリセル毎に独立の第１の導電体
膜、第２の導電体膜が順次積層してなる積層構造のキャ
パシタ電極が埋め込まれ、前記キャパシタ絶縁膜は前記
溝の底面および側面に形成され、この側面に形成された
前記キャパシタ絶縁膜の上面は前記第１の導電体膜の上
面よりも低く、且つ前記キャパシタ電極は前記溝の上部
側面で選択的にMOSトランジスタの一方の拡散層と電気
的に接続されて構成されていることを特徴とする。 また、本発明に係る半導体記憶装置の製造方法は、半
導体基板に一個のMOSトランジスタと一個のキャパシタ
からなるメモリセルを配列形成して構成される半導体記
憶装置を製造する方法において、半導体基板の素子分離
された各メモリセル領域に溝を形成する工程と、前記溝
内にキャパシタ絶縁膜を介してキャパシタ電極の下部と
なる第１の導電体膜をその上面が基板表面より低くなる
ように埋込み形成する工程と、前記溝の上部のキャパシ
タ絶縁膜をエッチング除去して、前記溝の側面に形成さ
れた前記キャパシタ絶縁膜の上面が基板表面よりも低く
なるように、基板側面を露出させる工程と、前記溝の前
記第１の導電体膜上に露出させた基板側面に接続される
キャパシタ電極の上部となる第２の導電体膜を埋込み形
成する工程と、前記溝に隣接する位置の基板上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記溝に
隣接する位置の基板上にゲート絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極をマスクとして不
純物をドープしてソース，ドレインとなる拡散層を形成
する工程とを有することを特徴とする。 （作用） 本発明のdRAM構造では、キャパシタ電極を基板に電気
的に接続するためのコンタクト孔を基板上面に必要とし
ない。従ってキャパシタの溝領域をゲート電極に十分近
付けることができるから、小さい占有面積で大きいキャ
パシタ面積を確保することができる。 また本発明の方法では、キャパシタ電極を基板拡散層
に接続するためのマスク工程が不要である。更にキャパ
シタ電極を構成する第1,第２の導電体膜をいずれも溝内
に限定的に埋込むようにすれば、キャパシタ電極をパタ
ーン形成するためのマスク工程も要らなくなる。従って
工程が簡単になり、dRAMの製造歩留り向上が図られる。 （実施例） 以下、本発明の実施例を説明する。 第１図（ａ），（ｂ）は一実施例にかかるdRAMの隣接
する二つのメモリセル部分を示す平面図とそのＡ−Ａ′
断面図である。ｐ+型Si基板１にｐ型層２をエピタキシ
ャル成長させた基板を用い、フィールド絶縁膜３で素子
分離された領域がそれぞれメモリセル領域である。各メ
モリセル領域には、ｐ+型Si基板１内に所定深さ食込む
溝６が形成され、この溝６内にキャパシタ絶縁膜７を介
してキャパシタ電極８が埋め込まれている。キャパシタ
領域に隣接する領域に、ゲート絶縁膜12を介してワード
線となるゲート電極13が形成され、このゲート電極13に
自己整合的にソース，ドレインのｎ型拡散層141,142が
形成されて、MOSトランジスタが構成されている。キャ
パシタ電極８は、溝の途中まで埋め込まれた第１の多結
晶シリコン膜８1とこの上に重ねて埋め込まれた第２の
多結晶シリコン膜８2からなる。キャパシタ絶縁膜７の
うち第１の多結晶シリコン膜８1上の部分は除去されて
基板側面が露出され、ここから第２の多結晶シリコン膜
８2の不純物が拡散されて、ｎ型拡散層141と一体化され
るｎ型拡散層11が形成されている。即ちキャパシタ電極
８は、溝６の上部側面でMOSトランジスタの拡散層141,1
1と電気的に接続される。15はCVD絶縁膜であり、これに
コンタクト孔17が開けられてMOSトランジスタの拡散層1
42に接続されるビット線16が配設されている。 第２図（ａ）〜（ｆ）はこのdRAMの製造工程を示す第
１図（ｂ）に対応する断面図である。具体的にその製造
工程を説明すると、不純物濃度１×1019／cm3程度のｐ+
型Si基板１上に１μｍ程度のｐ型層２をエピタキシャル
成長させ、この基板にセル間分離のためのフィールド絶
縁膜３を0.8μｍ程度の深さをもって形成し、更に後の
工程でのキャパシタ電極とMOSトランジスタの拡散層の
電気的接続を良好にするためのｎ型拡散層４を形成する
（第２図（ａ））。次に全面にCVD酸化膜５を例えば500
0Å堆積しこれをパターン形成して、この酸化膜５をマ
スクとして反応性イオンエッチング（RIE）法等により
基板をエッチングしてキャパシタ用の溝６を約５μｍの
深さに形成する。この実施例ではこの溝形成のマスクと
してCVD酸化膜５を用いたが、溝６の一つの辺を決める
のにフィールド絶縁膜３をマスクとして用いることも可
能である。この後溝６に熱酸化により150Å程度のキャ
パシタ絶縁膜７を形成した後、全面にCVDによりリンを
ドープした第１の多結晶シリコン膜８1を堆積する（第
２図（ｂ））。そして次のこの多結晶シリコン膜８
1を、CF4とＯ2ガスを含むケミカル・ドライ・エッチン
グ（CDE）法によりエッチバックして、溝６の途中まで
埋込み形成する。即ち溝６内に残される第１の多結晶シ
リコン膜８1の表面が基板表面より低い位置になるよう
に、エッチングを行なう。そして第１の多結晶シリコン
膜８1上の溝側面のキャパシタ絶縁膜７をエッチング除
去して基板側面９を露出させる（第２図（ｃ））。この
後リンドープの第２の多結晶シリコン膜８2をCVD法によ
り全面に堆積し、例えば900℃,30分の熱処理を行なって
第２の多結晶シリコン膜８2のリンを基板側面９に拡散
させてｎ型層11を形成する（第２図（ｄ））。ｎ型層11
は先に形成されているｎ型層４と一体化される。この
後、第２の多結晶シリコン膜８2を例えば先の第１の多
結晶シリコン膜８の場合と同様のCDE法によりエッチバ
ックして溝６内に埋込む（第２図（ｅ））。こうしてこ
の実施例では図示のように、第１の多結晶シリコン膜８
1と第２の多結晶シリコン膜８2からなるキャパシタ電極
８は、マスク工程なしに溝６内に限定されてこの領域か
ら延在しないように埋込み形成され、またマスク工程な
しにMOSトランジスタの拡散層とつながるｎ型層11と電
気的に接続される。 この後、酸化膜５を除去して基板のｐ型層表面を露出
させ、200Å程度の熱酸化膜からなるゲート絶縁膜12を
形成してこの上に第３の多結晶シリコン膜によりワード
線となるゲート電極13を形成し、このゲート電極13をマ
スクとして例えばリンをイオン注入してソース，ドレイ
ンとなるｎ型拡散層141,142を形成する。拡散層141は前
述のように拡散層11とつながって一体としてMOSトラン
ジスタのソースまたはドレイン領域となる。この後図で
は示さないが、例えば周辺回路部でLDD構造とするため
にｎ+型拡散層の形成等を行なう。そして全面にCVD絶縁
膜15を堆積し、これにコンタクト孔17を開け、Al膜によ
り拡散層141に接続されるビット線16を形成する（第２
図（ｆ））。 こうして、ｐ+型Si基板１を全キャパシタの共通電極
とし、各溝６内に埋め込まれたキャパシタ電極８がそれ
ぞれキャパシタ毎に独立の記憶ノードとなる基板電極型
の溝掘り型メモリセル構造が得られる。ｐ+型Si基板１
にはプレート電位として例えば、−1Vが印加され、溝６
内のキャパシタ電極８に信号電荷を蓄えることにより、
情報記憶が行われる。 この実施例の構造では、キャパシタ電極８は溝６内部
に露出させた基板側面でMOSトランジスタの拡散層と電
気接続がとられる。従って、第３図で説明した従来例の
ようにキャパシタ溝の領域とゲート電極13の間の基板上
面にコンタクト孔を設けてキャパシタ電極をMOSトラン
ジスタの拡散層にコンタクトさせる構造と比べて、キャ
パシタ溝領域をゲート電極に近付けることができる。こ
の結果、従来と同じメモリセル面積とすればキャパシタ
面積を大きくすることができ、従来と同じキャパシタ面
積とすればメモリセル面積を小さくすることができる。
従って耐ソフトエラー，センスマージン特性に優れた高
集積化dRAMを得ることができる。 またこの実施例の方法によれば、キャパシタ電極を基
板に接続するためのコンタクト部形成，キャパシタ電極
のパターン形成のいずれもマスク工程を必要としない。
従って従来に比べて工程は簡単になり、それだけdRAMの
製造歩留りは向上する。 なお実施例では、ワード線方向に隣接する複数のメモ
リセルの相互関係は示していない。若し、メモリセル配
置をフォールデッド・ビット線構成とする場合には、図
のキャパシタ電極８の領域上をワード線方向に隣接する
メモリセルのゲート電極が通過することになる。上記実
施例の製造工程では、この場合ゲート電極とキャパシタ
電極の間はキャパシタ電極を熱酸化して得られる酸化膜
を介して容量結合される。この熱酸化膜は多結晶シリコ
ン膜の熱酸化膜であるため、単結晶Si上の熱酸化膜であ
るゲート絶縁膜12よりは厚くなるが、この電極間の結合
容量を低減させるために別途キャパシタ領域にCVD酸化
膜等を堆積することは有効である。勿論本発明はオープ
ン・ビット線構成のdRAMに適用することも可能である。 その他、本発明はその主旨を逸脱しない範囲で種々変
形して実施することができる。 ［発明の効果］ 以上述べたように本発明によれば、基板電極型の溝掘
り型メモリセル構造を持ち、キャパシタ電極を溝内の基
板側面でMOSトランジスタの拡散層と電気的に接続させ
ることにより、高集積化を図ったdRAMを得ることができ
る。 また本発明の方法によれば、マスク工程が低減され、
従ってdRAMの製造歩留りの向上が図られる。
【図面の簡単な説明】
第１図（ａ），（ｂ）は本発明の一実施例のdRAMを示す
平面図とそのＡ−Ａ′断面図、第２図（ａ）〜（ｆ）は
その製造工程を説明するための断面図、第３図（ａ），
（ｂ）は従来のdRAMを示す平面図とそのＡ−Ａ′断面図
である。 １……ｐ+型Si基板、２……ｐ型層、３……フィールド
絶縁膜、４……ｎ型層、５……CVD酸化膜、６……溝、
７……キャパシタ絶縁膜、８……キャパシタ電極、８1
……第１の多結晶シリコン膜、８2……第２の多結晶シ
リコン膜、９……基板露出面、11……ｎ型層、12……ゲ
ート絶縁膜、13……ゲート電極（第３の多結晶シリコン
膜）、141,142……ｎ型層、15……CVD絶縁膜、16……ビ
ット線。
平面図とそのＡ−Ａ′断面図、第２図（ａ）〜（ｆ）は
その製造工程を説明するための断面図、第３図（ａ），
（ｂ）は従来のdRAMを示す平面図とそのＡ−Ａ′断面図
である。 １……ｐ+型Si基板、２……ｐ型層、３……フィールド
絶縁膜、４……ｎ型層、５……CVD酸化膜、６……溝、
７……キャパシタ絶縁膜、８……キャパシタ電極、８1
……第１の多結晶シリコン膜、８2……第２の多結晶シ
リコン膜、９……基板露出面、11……ｎ型層、12……ゲ
ート絶縁膜、13……ゲート電極（第３の多結晶シリコン
膜）、141,142……ｎ型層、15……CVD絶縁膜、16……ビ
ット線。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−108163（ＪＰ，Ａ)
特開 昭61−174670（ＪＰ，Ａ)
特開 昭63−70559（ＪＰ，Ａ)
特開 昭63−13363（ＪＰ，Ａ)
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ 27
〔11〕 （Ａｐｒｉｌ 1985） ＰＰ.
6694−6697
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓ
ｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ 28
〔６〕 （Ｎｏｖｅｍｂｅｒ 1985）
ＰＰ．2578−2579
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板に一個のMOSトランジスタと一個のキャ
パシタからなるメモリセルを配列形成して構成される半
導体記憶装置において、半導体基板の各メモリセル領域
内に溝が形成され、この溝の領域外の前記基板表面に前
記MOSトランジスタが形成され、そのソース，ドレイン
の一部となる第１の拡散層が該基板表面に形成され、前
記基板を複数の前記キャパシタの共通電極として、前記
溝内に絶縁膜を介してメモリセル毎に第１の導電体膜、
第２の導電体膜が順次積層してなる積層構造のキャパシ
タ電極が埋め込まれ、前記絶縁膜は前記溝の底面及び側
面に形成され、この側面に形成された前記絶縁膜の上部
端面は、前記溝の内周面に沿って前記第１の導電体膜の
上面及び前記第１の拡散層の下面よりも低く、前記溝の
上部側面に接する基板側面には前記第１の拡散層の下面
よりも深く該拡散層と接するように第２の拡散層が形成
され、前記キャパシタ電極は前記第２の拡散層を介して
前記MOSトランジスタの第１の拡散層と電気的に接続さ
れて構成されていることを特徴とする半導体記憶装置。 ２．前記基板は第１の導電型の高濃度基板に第１導電型
の低濃度層がエピタキシャル成長されたものであり、前
記溝は前記低濃度層を貫通して前記高濃度基板内に所定
深さ食い込んで形成されていることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。 ３．前記キャパシタ電極は、前記溝の領域外に延在しな
いように埋設されていることを特徴とする特許請求の範
囲第１項記載の半導体記憶装置。 ４．前記第１の導電体膜の上面は概略平坦であることを
特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 ５．半導体基板に一個のMOSトランジスタと一個のキャ
パシタからなるメモリセルを配列形成して構成される半
導体記憶装置を製造する方法において、半導体基板の各
メモリセル領域に溝を形成する工程と、前記溝内に絶縁
膜を形成する工程と、全面にキャパシタ電極となる第１
の導電体膜を形成する工程と、前記第１の導電体膜の上
面全面を後退させて、該誘導体膜をその上面が前記基板
表面より低くなるように前記溝内に前記絶縁膜を介して
残置する工程と、残置した前記第１の導電体膜をマスク
として前記溝の上部の絶縁膜をエッチング除去して、前
記溝の側面に形成された前記絶縁膜の上部端面が前記溝
の内周面に沿って前記第１の導電体膜の上面よりも低く
なるように、前記基板側面を露出させる工程と、この露
出させた前記基板側面に接触するように、前記第１の導
電体膜上の前記溝内にキャパシタ電極となる第２の導電
体膜を埋め込み形成する工程と、前記溝に隣接する位置
の前記基板上にゲート絶縁膜を介してゲート電極を形成
する工程と、前記ゲート電極をマスクとして不純物をド
ープしてソース，ドレインの一部となる第１の拡散層を
形成する工程と、前記キャパシタ電極側からの不純物拡
散により、前記溝の上部側面に接する基板側面に前記第
１の拡散層の下面よりも深く該拡散層と電気的に接続す
るように第２の拡散層を形成する工程とを備えたことを
特徴とする半導体記憶装置の製造方法。 ６．前記第１の導電体膜及び第２の導電体膜は、それぞ
れ不純物を含む多結晶シリコン膜であることを特徴とす
る特許請求の範囲第５項記載の半導体記憶装置の製造方
法。 ７．前記半導体基板の表面に前記溝の形成領域と重なる
ように第３の拡散層を形成する工程をさらに具備し、こ
の第３の拡散層の下面の深さは前記第２の拡散層のそれ
よりも浅いことを特徴とする特許請求の範囲第５項記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224519A JP2760979B2 (ja) | 1986-09-22 | 1986-09-22 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61224519A JP2760979B2 (ja) | 1986-09-22 | 1986-09-22 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6379370A JPS6379370A (ja) | 1988-04-09 |
| JP2760979B2 true JP2760979B2 (ja) | 1998-06-04 |
Family
ID=16815067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61224519A Expired - Lifetime JP2760979B2 (ja) | 1986-09-22 | 1986-09-22 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760979B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234847B1 (en) * | 1996-12-18 | 1999-12-15 | Hyundai Electronics Ind | Dram device on soi substrate and the manufacturing method thereof |
| JP2005116952A (ja) * | 2003-10-10 | 2005-04-28 | Toshiba Corp | トレンチキャパシタ及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3585136D1 (de) * | 1984-10-31 | 1992-02-20 | Texas Instruments Inc | Dram-zelle und verfahren. |
| JPS61108163A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | 半導体記憶装置の製造方法 |
| JPS6313363A (ja) * | 1986-07-04 | 1988-01-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07120752B2 (ja) * | 1986-09-12 | 1995-12-20 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1986
- 1986-09-22 JP JP61224519A patent/JP2760979B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ ２７〔１１〕 （Ａｐｒｉｌ １９８５） ＰＰ．６６９４−６６９７ |
| ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ ２８〔６〕 （Ｎｏｖｅｍｂｅｒ １９８５） ＰＰ．２５７８−２５７９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6379370A (ja) | 1988-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |