JPH08274275A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08274275A JPH08274275A JP7076758A JP7675895A JPH08274275A JP H08274275 A JPH08274275 A JP H08274275A JP 7076758 A JP7076758 A JP 7076758A JP 7675895 A JP7675895 A JP 7675895A JP H08274275 A JPH08274275 A JP H08274275A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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-
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Abstract
(57)【要約】
【目的】この発明は、小さい占有面積で埋込配線層に電
位を与えることのできる接続用素子を有した、半導体装
置およびその製造方法を提供しようとするものである。 【構成】Ｐ型シリコン基板１に形成されたトレンチ３、
3Aと、トレンチ３の周囲に形成されたＮ型拡散層13と、
トレンチ3Aの周囲に形成された、Ｎ型拡散層13に接する
とともに基板１の表面に達するＮ型拡散層17と、トレン
チ３、3Aの一部までを埋め込む蓄積電極５と、蓄積電極
５とＮ型拡散層13、17との間に形成された誘電体膜９
と、トレンチ３、3Aを埋め込む導電性のポリシリコン膜
７と、ポリシリコン膜７と基板１およびＮ型拡散層17と
の間に形成された厚いシリコン酸化膜11と、ポリシリコ
ン膜７にドレインを接続したメモリセルトランジスタ
と、Ｎ型拡散層17に接続されたプレート電位電源線37と
を具備する。
位を与えることのできる接続用素子を有した、半導体装
置およびその製造方法を提供しようとするものである。 【構成】Ｐ型シリコン基板１に形成されたトレンチ３、
3Aと、トレンチ３の周囲に形成されたＮ型拡散層13と、
トレンチ3Aの周囲に形成された、Ｎ型拡散層13に接する
とともに基板１の表面に達するＮ型拡散層17と、トレン
チ３、3Aの一部までを埋め込む蓄積電極５と、蓄積電極
５とＮ型拡散層13、17との間に形成された誘電体膜９
と、トレンチ３、3Aを埋め込む導電性のポリシリコン膜
７と、ポリシリコン膜７と基板１およびＮ型拡散層17と
の間に形成された厚いシリコン酸化膜11と、ポリシリコ
ン膜７にドレインを接続したメモリセルトランジスタ
と、Ｎ型拡散層17に接続されたプレート電位電源線37と
を具備する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に半導体基板の内部領域中に配された埋込配線層
を具備する半導体装置に関する。
り、特に半導体基板の内部領域中に配された埋込配線層
を具備する半導体装置に関する。
【０００２】
【従来の技術】現在、半導体基板の内部領域中に配され
た埋込配線層を具備する半導体装置として、埋込プレ−
トトレンチ型メモリセル（以下ＢＰＴ型セルと称す）を
集積したダイナミック型ＲＡＭ（以下ＤＲＡＭと称す）
がある。
た埋込配線層を具備する半導体装置として、埋込プレ−
トトレンチ型メモリセル（以下ＢＰＴ型セルと称す）を
集積したダイナミック型ＲＡＭ（以下ＤＲＡＭと称す）
がある。
【０００３】ＢＰＴ型セルは、特開昭６３−１３６５５
８号公報や、“Half-Vcc Sheath-Plate Capacitor DRAM
Cell with Self-Aligned Buried Plate-Wiring., T.Ka
ga et al., IEEE TRANSACTIONS ON ELECTRON DEVICES V
OL.35,No.8,August 1988,p1257〜p1263 （以下、文献１
と称す）”などに、詳しく開示されている。
８号公報や、“Half-Vcc Sheath-Plate Capacitor DRAM
Cell with Self-Aligned Buried Plate-Wiring., T.Ka
ga et al., IEEE TRANSACTIONS ON ELECTRON DEVICES V
OL.35,No.8,August 1988,p1257〜p1263 （以下、文献１
と称す）”などに、詳しく開示されている。
【０００４】ＢＰＴ型セルについて簡単に説明する。Ｂ
ＰＴ型セルでは、プレ−ト電極が、Ｐ型基板中に形成さ
れたトレンチそれぞれの内部に形成される。これらプレ
−ト電極は、トレンチの底に接したＮ型拡散層によっ
て、互いに接続される。Ｎ型拡散層は埋込配線層として
機能し、プレ−ト電位ＶPLは、Ｎ型拡散層中を伝わるこ
とによって、各プレ−ト電極に供給される。
ＰＴ型セルでは、プレ−ト電極が、Ｐ型基板中に形成さ
れたトレンチそれぞれの内部に形成される。これらプレ
−ト電極は、トレンチの底に接したＮ型拡散層によっ
て、互いに接続される。Ｎ型拡散層は埋込配線層として
機能し、プレ−ト電位ＶPLは、Ｎ型拡散層中を伝わるこ
とによって、各プレ−ト電極に供給される。
【０００５】このようなＢＰＴ型セルでは、埋込配線層
にプレ−ト電位ＶPLを与えるために、埋込配線層を基板
の表面まで引き出す工夫が必要である。この工夫につい
ては、特開昭６３−１３６５５９号公報、特開平６−２
９４８５号公報、上記文献１に開示されている。
にプレ−ト電位ＶPLを与えるために、埋込配線層を基板
の表面まで引き出す工夫が必要である。この工夫につい
ては、特開昭６３−１３６５５９号公報、特開平６−２
９４８５号公報、上記文献１に開示されている。
【０００６】上記特開昭６３−１３６５５９号公報、お
よび上記文献１では、トレンチに構造的な工夫をして、
トレンチの側壁に沿ってＮ型拡散層を形成し、このＮ型
拡散層を使って埋込配線層を基板の表面に引き出してい
る。しかし、この引き出し用Ｎ型拡散層は、トレンチ外
の基板に形成されるため、集積度を向上させずらくなっ
ている。
よび上記文献１では、トレンチに構造的な工夫をして、
トレンチの側壁に沿ってＮ型拡散層を形成し、このＮ型
拡散層を使って埋込配線層を基板の表面に引き出してい
る。しかし、この引き出し用Ｎ型拡散層は、トレンチ外
の基板に形成されるため、集積度を向上させずらくなっ
ている。
【０００７】また、その製造方法では、トレンチの側壁
に形成されたシリコン酸化膜（ＳｉＯ2 を除去する工程
など、ＢＰＴ型セルの製造方法と共通化できない工程が
ある。これは、製造の困難さを招く。製造が困難である
と、製造歩留りが向上し難くなる。特に６４メガビッ
ト、２５６メガビットと記憶容量が大きく、集積素子数
が膨大なＤＲＡＭでは、製造歩留りの悪化は、大変な問
題である。
に形成されたシリコン酸化膜（ＳｉＯ2 を除去する工程
など、ＢＰＴ型セルの製造方法と共通化できない工程が
ある。これは、製造の困難さを招く。製造が困難である
と、製造歩留りが向上し難くなる。特に６４メガビッ
ト、２５６メガビットと記憶容量が大きく、集積素子数
が膨大なＤＲＡＭでは、製造歩留りの悪化は、大変な問
題である。
【０００８】これに対して、特開平６−２９４８５号公
報では、ウェルを使って埋込配線層を基板の表面に引き
出す。この構造では、トレンチに構造的な工夫が必要な
く、製造が容易である。このため、上記特開昭６３−１
３６５５９号公報、および上記文献１に比べて、製造歩
留りを向上させやすい。
報では、ウェルを使って埋込配線層を基板の表面に引き
出す。この構造では、トレンチに構造的な工夫が必要な
く、製造が容易である。このため、上記特開昭６３−１
３６５５９号公報、および上記文献１に比べて、製造歩
留りを向上させやすい。
【０００９】しかしながら、ウェルを使うために、集積
度は、上記特開昭６３−１３６５５９号公報、および上
記文献１に比べて、さらに悪化する。ＢＰＴ型セルで
は、プレ−ト電位ＶPLを、電源電圧ＶCCの半分、一般に
ハ−フＶCCと呼ばれる電位に設定することが多い。この
ため、上記ウェルの電位はハ−フＶCCとなり、ここには
ＭＯＳＦＥＴなど、他の電気素子は配置されない。よっ
て、上記ウェルは、プレ−ト電位ＶPLをＮ型拡散層に伝
えるだけの領域としてのみ機能するだけであり、集積度
の向上に寄与しない無効領域ともなっている。
度は、上記特開昭６３−１３６５５９号公報、および上
記文献１に比べて、さらに悪化する。ＢＰＴ型セルで
は、プレ−ト電位ＶPLを、電源電圧ＶCCの半分、一般に
ハ−フＶCCと呼ばれる電位に設定することが多い。この
ため、上記ウェルの電位はハ−フＶCCとなり、ここには
ＭＯＳＦＥＴなど、他の電気素子は配置されない。よっ
て、上記ウェルは、プレ−ト電位ＶPLをＮ型拡散層に伝
えるだけの領域としてのみ機能するだけであり、集積度
の向上に寄与しない無効領域ともなっている。
【００１０】
【発明が解決しようとする課題】この発明は、上記の点
に鑑み為されたもので、その目的は、小さい占有面積で
埋込配線層に電位を与えることのできる、接続用素子を
有した半導体装置およびその製造方法を提供することに
ある。
に鑑み為されたもので、その目的は、小さい占有面積で
埋込配線層に電位を与えることのできる、接続用素子を
有した半導体装置およびその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、第１導電型の半導体基板に埋め込ま
れた第２導電型の半導体領域と、第１導電型の半導体基
板に、前記半導体領域に達して形成された、前記半導体
領域と容量結合する電極で埋め込まれている第１のトレ
ンチと、前記半導体領域を前記基板の表面まで引き出す
第２導電型の配線層を周囲に持ち、内部が第１のトレン
チと同一の構造体で埋め込まれた第２のトレンチとを具
備することを特徴としている。
に、この発明では、第１導電型の半導体基板に埋め込ま
れた第２導電型の半導体領域と、第１導電型の半導体基
板に、前記半導体領域に達して形成された、前記半導体
領域と容量結合する電極で埋め込まれている第１のトレ
ンチと、前記半導体領域を前記基板の表面まで引き出す
第２導電型の配線層を周囲に持ち、内部が第１のトレン
チと同一の構造体で埋め込まれた第２のトレンチとを具
備することを特徴としている。
【００１２】
【作用】上記構成の半導体装置であると、第２のトレン
チの周囲に、半導体領域を基板の表面まで引き出す第２
導電型の配線層を持つ。この第２導電型の配線層に電位
を与えることで、引き出し用ウェルを形成した装置に比
べ、小さい占有面積で基板内に埋め込こまれた半導体領
域に電位が与えられる。
チの周囲に、半導体領域を基板の表面まで引き出す第２
導電型の配線層を持つ。この第２導電型の配線層に電位
を与えることで、引き出し用ウェルを形成した装置に比
べ、小さい占有面積で基板内に埋め込こまれた半導体領
域に電位が与えられる。
【００１３】また、第１のトレンチは、半導体領域と容
量結合する電極で埋め込まれている。しかも第２のトレ
ンチを埋め込む構造体が、第１のトレンチを埋め込む構
造体と同一である。したがって、第２のトレンチは、ト
レンチの内部に、プレート電極とストレージノード電極
とを形成した装置に比べ、その径を、より小さくするこ
とが可能である。
量結合する電極で埋め込まれている。しかも第２のトレ
ンチを埋め込む構造体が、第１のトレンチを埋め込む構
造体と同一である。したがって、第２のトレンチは、ト
レンチの内部に、プレート電極とストレージノード電極
とを形成した装置に比べ、その径を、より小さくするこ
とが可能である。
【００１４】
【実施例】以下、この発明を実施例により説明する。こ
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１はこの発明の第１の実施例に係るＤＲＡＭが有
するメモリセルアレイの平面図、図２は図１中に示され
た２−２線に沿う断面図である。
の説明に際し、全ての図面において、同一の部分には同
一の参照符号を付し、重複する説明は避けることにす
る。図１はこの発明の第１の実施例に係るＤＲＡＭが有
するメモリセルアレイの平面図、図２は図１中に示され
た２−２線に沿う断面図である。
【００１５】図１、図２に示すように、Ｐ型シリコン基
板１内には、複数のトレンチ３、３Ａが形成されてい
る。トレンチ３は、メモリセルのストレージノード電極
が形成されるトレンチで、トレンチ３Ａは、引き出し配
線層を得るためのトレンチである。トレンチ３Ａは、メ
モリセルアレーの縁の部分に形成される。
板１内には、複数のトレンチ３、３Ａが形成されてい
る。トレンチ３は、メモリセルのストレージノード電極
が形成されるトレンチで、トレンチ３Ａは、引き出し配
線層を得るためのトレンチである。トレンチ３Ａは、メ
モリセルアレーの縁の部分に形成される。
【００１６】トレンチ３、３Ａの内部には、導電性ポリ
シリコン膜５が形成されている。ポリシリコン膜５は、
トレンチ３、３Ａの一部を埋め込む。トレンチ３、３Ａ
の内部には、さらに導電性ポリシリコン膜５に接して、
導電性ポリシリコン膜７が形成されている。導電性ポリ
シリコン膜７は、トレンチ３、３Ａを埋め込む。導電性
ポリシリコン膜５に沿ったトレンチ３、３Ａの側壁に
は、キャパシタ誘電体膜９が形成されている。また、導
電性ポリシリコン膜７に沿ったトレンチ３、３Ａの側壁
には、キャパシタ誘電体膜９よりも厚いシリコン酸化膜
（ＳｉＯ2 ）１１が形成されている。
シリコン膜５が形成されている。ポリシリコン膜５は、
トレンチ３、３Ａの一部を埋め込む。トレンチ３、３Ａ
の内部には、さらに導電性ポリシリコン膜５に接して、
導電性ポリシリコン膜７が形成されている。導電性ポリ
シリコン膜７は、トレンチ３、３Ａを埋め込む。導電性
ポリシリコン膜５に沿ったトレンチ３、３Ａの側壁に
は、キャパシタ誘電体膜９が形成されている。また、導
電性ポリシリコン膜７に沿ったトレンチ３、３Ａの側壁
には、キャパシタ誘電体膜９よりも厚いシリコン酸化膜
（ＳｉＯ2 ）１１が形成されている。
【００１７】トレンチ３に接した基板１内には、キャパ
シタ誘電体膜９に沿ってＮ型拡散層１３が形成されてい
る。Ｎ型拡散層１３は、トレンチ３の途中まで形成さ
れ、シリコン基板１内に埋め込まれている。Ｎ型拡散層
１３どうしは、互いに接することで、電気的に接続され
ている。これにより、埋込配線層１５を構成する。ま
た、埋込配線層１５は、メモリセルのプレート電極とし
て機能する。
シタ誘電体膜９に沿ってＮ型拡散層１３が形成されてい
る。Ｎ型拡散層１３は、トレンチ３の途中まで形成さ
れ、シリコン基板１内に埋め込まれている。Ｎ型拡散層
１３どうしは、互いに接することで、電気的に接続され
ている。これにより、埋込配線層１５を構成する。ま
た、埋込配線層１５は、メモリセルのプレート電極とし
て機能する。
【００１８】トレンチ３Ａに接した基板１内には、Ｎ型
拡散層１３に接するとともに基板１の表面に達するＮ型
拡散層１７が形成されている。Ｎ型拡散層１７は、埋込
配線層１５を基板１の表面に引き出す、引き出し配線層
として機能する。
拡散層１３に接するとともに基板１の表面に達するＮ型
拡散層１７が形成されている。Ｎ型拡散層１７は、埋込
配線層１５を基板１の表面に引き出す、引き出し配線層
として機能する。
【００１９】ポリシリコン層７の表面上にはそれぞれ、
シリコン酸化膜（ＳｉＯ2 ）１９が形成されている。シ
リコン酸化膜１９は、ワード線２１とポリシリコン層７
とを絶縁する。
シリコン酸化膜（ＳｉＯ2 ）１９が形成されている。シ
リコン酸化膜１９は、ワード線２１とポリシリコン層７
とを絶縁する。
【００２０】基板１の表面領域内には、ＬＯＣＯＳ法に
より形成されたフィ−ルド酸化膜（ＳｉＯ2 ）２３が形
成されている。このフィ−ルド酸化膜２３は、特に図１
に示されるように、基板１の表面、即ちシリコン地肌が
露出された長方形状の複数の素子形成領域２５を画定す
る。この実施例に係るＤＲＡＭでは、２つのメモリセル
が占有するカラム方向に沿った長さを１ピッチとした
時、互いに１／２ピッチずつずれるように、素子形成領
域２５が配置されている。
より形成されたフィ−ルド酸化膜（ＳｉＯ2 ）２３が形
成されている。このフィ−ルド酸化膜２３は、特に図１
に示されるように、基板１の表面、即ちシリコン地肌が
露出された長方形状の複数の素子形成領域２５を画定す
る。この実施例に係るＤＲＡＭでは、２つのメモリセル
が占有するカラム方向に沿った長さを１ピッチとした
時、互いに１／２ピッチずつずれるように、素子形成領
域２５が配置されている。
【００２１】フィ−ルド酸化膜２３やトレンチ３、３Ａ
などが形成された基板１の表面上には、シリコン酸化膜
（ＳｉＯ2 ）２７が形成されている。この酸化膜２７に
は、ストレージノード電極形成用トレンチ３に対応し
て、複数のコンタクト孔２９が設けられている。これら
コンタクト孔２９は、基板１内に形成されたＮ型ソ−ス
拡散層３１とポリシリコン層７とに跨がって、形成され
ている。コンタクト孔２９各々の内部には、一つのソ−
ス拡散層３１と一つのストレ−ジノ−ド電極５とを互い
に接続するための配線層３３が形成されている。配線層
３５は、導電性ポリシリコン（通常はＮ型ド−プ）であ
る。
などが形成された基板１の表面上には、シリコン酸化膜
（ＳｉＯ2 ）２７が形成されている。この酸化膜２７に
は、ストレージノード電極形成用トレンチ３に対応し
て、複数のコンタクト孔２９が設けられている。これら
コンタクト孔２９は、基板１内に形成されたＮ型ソ−ス
拡散層３１とポリシリコン層７とに跨がって、形成され
ている。コンタクト孔２９各々の内部には、一つのソ−
ス拡散層３１と一つのストレ−ジノ−ド電極５とを互い
に接続するための配線層３３が形成されている。配線層
３５は、導電性ポリシリコン（通常はＮ型ド−プ）であ
る。
【００２２】また、酸化膜２７には、引き出し用のトレ
ンチ３Ａに隣接して、コンタクト孔３５が設けられてい
る。コンタクト孔３５はそれぞれ、少なくともＮ型拡散
層１７の表面を酸化膜２７から露出させる。これによ
り、埋込配線層１５を、基板１の表面に引き出す。酸化
膜２７上にはプレ−ト電位電源線３７が形成されてい
る。プレ−ト電位電源線３７は、コンタクト孔３５を介
してＮ型拡散層１７に電気的に接続されることで、トレ
ンチ３Ａの側壁に沿って形成された引き出し配線層を介
して、埋込配線層１５にプレ−ト電位ＶPLを伝える。プ
レ−ト電位電源線３７は、例えば配線層３３と同一の導
電性ポリシリコン（通常はＮ型ド−プ）である。
ンチ３Ａに隣接して、コンタクト孔３５が設けられてい
る。コンタクト孔３５はそれぞれ、少なくともＮ型拡散
層１７の表面を酸化膜２７から露出させる。これによ
り、埋込配線層１５を、基板１の表面に引き出す。酸化
膜２７上にはプレ−ト電位電源線３７が形成されてい
る。プレ−ト電位電源線３７は、コンタクト孔３５を介
してＮ型拡散層１７に電気的に接続されることで、トレ
ンチ３Ａの側壁に沿って形成された引き出し配線層を介
して、埋込配線層１５にプレ−ト電位ＶPLを伝える。プ
レ−ト電位電源線３７は、例えば配線層３３と同一の導
電性ポリシリコン（通常はＮ型ド−プ）である。
【００２３】酸化膜２７上には、シリコン酸化膜（Ｓｉ
Ｏ2 ）３９が形成されている。酸化膜３９上には所定の
本数のビット線４３が形成されている。ビット線４３
は、酸化膜３９に設けられたコンタクト孔４１を介して
メモリセルトランジスタのＮ型ドレイン拡散層４５に電
気的に接続されている。
Ｏ2 ）３９が形成されている。酸化膜３９上には所定の
本数のビット線４３が形成されている。ビット線４３
は、酸化膜３９に設けられたコンタクト孔４１を介して
メモリセルトランジスタのＮ型ドレイン拡散層４５に電
気的に接続されている。
【００２４】次に、この発明の第１の実施例に係るＤＲ
ＡＭの製造方法について説明する。図３乃至図１８はそ
れぞれ、図１、図２に示すメモリセルアレイを、主要な
工程毎に示した断面図である。
ＡＭの製造方法について説明する。図３乃至図１８はそ
れぞれ、図１、図２に示すメモリセルアレイを、主要な
工程毎に示した断面図である。
【００２５】まず、図３に示すようにＰ型シリコン基板
１を準備する。次いで、基板１の一つの主要な表面上
に、ＬＯＣＯＳ法を用いてフィ−ルド酸化膜２３を形成
し、基板１の表面に長方形状の素子形成領域２５を画定
する。
１を準備する。次いで、基板１の一つの主要な表面上
に、ＬＯＣＯＳ法を用いてフィ−ルド酸化膜２３を形成
し、基板１の表面に長方形状の素子形成領域２５を画定
する。
【００２６】次に、図４に示すように、基板１上を熱酸
化し、素子形成領域２５に露呈したシリコンの表面上
に、薄い酸化膜（ＳｉＯ2 ）５１を形成する。次いで、
基板１の主要な表面上に、ＣＶＤ法を用いて窒化シリコ
ン（Ｓｉ3 Ｎ4 ）を堆積させ、やや厚めの窒化膜５３を
形成する。次いで、窒化膜５３上にホトレジストを塗布
し、図示せぬレジスト層を得る。次いで、写真蝕刻法を
用いてレジスト層にトレンチ形成パタ−ンに対応した窓
を形成する。次いで、レジスト層をマスクに用いながら
窒化膜５３をエッチングし、窒化膜５３にトレンチ形成
パタ−ンに対応した孔を開ける。次いで、窒化シリコン
と、シリコン並びに二酸化シリコンとでエッチングレ−
トが異なる物質をエッチャントとしたＲＩＥ法を用い
て、酸化膜２３，５１および基板１をエッチングし、基
板１内にトレンチ３，３Ａを形成する。
化し、素子形成領域２５に露呈したシリコンの表面上
に、薄い酸化膜（ＳｉＯ2 ）５１を形成する。次いで、
基板１の主要な表面上に、ＣＶＤ法を用いて窒化シリコ
ン（Ｓｉ3 Ｎ4 ）を堆積させ、やや厚めの窒化膜５３を
形成する。次いで、窒化膜５３上にホトレジストを塗布
し、図示せぬレジスト層を得る。次いで、写真蝕刻法を
用いてレジスト層にトレンチ形成パタ−ンに対応した窓
を形成する。次いで、レジスト層をマスクに用いながら
窒化膜５３をエッチングし、窒化膜５３にトレンチ形成
パタ−ンに対応した孔を開ける。次いで、窒化シリコン
と、シリコン並びに二酸化シリコンとでエッチングレ−
トが異なる物質をエッチャントとしたＲＩＥ法を用い
て、酸化膜２３，５１および基板１をエッチングし、基
板１内にトレンチ３，３Ａを形成する。
【００２７】次に、図５に示すように、基板１の主要な
表面上に、ＬＰＣＶＤ法を用いてヒ素が含有された二酸
化シリコンを堆積し、ヒ素ガラス膜５５を形成する。次
に、図６に示すように、基板１の主要な表面上にポジ型
のホトレジストを塗布し、レジスト層５７を形成する。
次に、少なくとも引き出しトレンチ３Ａそれぞれの上に
対応して、遮光膜パタ−ン５９が設けられたガラスマス
ク６１を用いて、ホトレジストを露光する。この時、ホ
トレジストは、トレンチ３の途中の深さまで露光され
る。図中、参照符号６３に示される部分は、未露光の部
分である。
表面上に、ＬＰＣＶＤ法を用いてヒ素が含有された二酸
化シリコンを堆積し、ヒ素ガラス膜５５を形成する。次
に、図６に示すように、基板１の主要な表面上にポジ型
のホトレジストを塗布し、レジスト層５７を形成する。
次に、少なくとも引き出しトレンチ３Ａそれぞれの上に
対応して、遮光膜パタ−ン５９が設けられたガラスマス
ク６１を用いて、ホトレジストを露光する。この時、ホ
トレジストは、トレンチ３の途中の深さまで露光され
る。図中、参照符号６３に示される部分は、未露光の部
分である。
【００２８】次に、図７に示すように、ホトレジストを
現像する。これにより、レジスト層５７は、未露光の部
分６３が残る。これによりレジスト層５７は、トレンチ
３の中を、その途中まで埋め込むパタ−ン５７Ａと、引
き出しトレンチ３Ａの中を埋め込み、かつトレンチ３Ａ
上を覆うパタ−ン５７Ｂとに分割される。
現像する。これにより、レジスト層５７は、未露光の部
分６３が残る。これによりレジスト層５７は、トレンチ
３の中を、その途中まで埋め込むパタ−ン５７Ａと、引
き出しトレンチ３Ａの中を埋め込み、かつトレンチ３Ａ
上を覆うパタ−ン５７Ｂとに分割される。
【００２９】次に、図８に示すように、ヒ素ガラス膜５
５を、等方性エッチングの一つであるＣＤＥ法を用いて
エッチングする。これにより、ヒ素ガラス膜５５は、ト
レンチ３の途中まで形成された、固相拡散源パターン５
５Ａと、トレンチ３Ａを全て埋め込む、固相拡散源パタ
ーン５５Ｂに加工される。
５を、等方性エッチングの一つであるＣＤＥ法を用いて
エッチングする。これにより、ヒ素ガラス膜５５は、ト
レンチ３の途中まで形成された、固相拡散源パターン５
５Ａと、トレンチ３Ａを全て埋め込む、固相拡散源パタ
ーン５５Ｂに加工される。
【００３０】次に、図９に示すように、レジストパタ−
ン５９Ａ，５９Ｂを除去した後、熱処理することによ
り、固相拡散源パターン５５Ａ、５５Ｂから基板１の内
部へとヒ素を拡散させ、Ｎ型拡散層１３、１７を形成す
る。また、図９では図面が繁雑となるために図示してい
ないが、図１に示す平面パタ−ンのように、Ｎ型拡散層
１３、１７がそれぞれ、互いに接するまで、ヒ素は拡散
される。これにより、１０19ｃｍ-3程度の濃度を持つＮ
型拡散層１３、１７が得られる。
ン５９Ａ，５９Ｂを除去した後、熱処理することによ
り、固相拡散源パターン５５Ａ、５５Ｂから基板１の内
部へとヒ素を拡散させ、Ｎ型拡散層１３、１７を形成す
る。また、図９では図面が繁雑となるために図示してい
ないが、図１に示す平面パタ−ンのように、Ｎ型拡散層
１３、１７がそれぞれ、互いに接するまで、ヒ素は拡散
される。これにより、１０19ｃｍ-3程度の濃度を持つＮ
型拡散層１３、１７が得られる。
【００３１】次に、図１０に示すように、ＮＨ4 Ｆを用
いて、固相拡散源パターン５５Ａ、５５Ｂを除去した
後、基板１の主要な表面上に、ＬＰＣＶＤ法を用いて窒
化シリコンおよび二酸化シリコンをそれぞれ堆積し、将
来キャパシタの誘電体となる、絶縁膜６５を形成する。
絶縁膜６５は、窒化シリコン（ＳｉＮX ）と二酸化シリ
コン（ＳｉＯ2 ）との複合膜でなり、膜厚６ｎｍ程度の
二酸化シリコン膜と同等の能力の誘電体膜として機能す
る。次いで、ＬＰＣＶＤ法を用いて導電性のシリコンを
堆積し、導電性ポリシリコン層６７を形成する。この導
電性ポリシリコン層６７には、リンが含有されている。
いて、固相拡散源パターン５５Ａ、５５Ｂを除去した
後、基板１の主要な表面上に、ＬＰＣＶＤ法を用いて窒
化シリコンおよび二酸化シリコンをそれぞれ堆積し、将
来キャパシタの誘電体となる、絶縁膜６５を形成する。
絶縁膜６５は、窒化シリコン（ＳｉＮX ）と二酸化シリ
コン（ＳｉＯ2 ）との複合膜でなり、膜厚６ｎｍ程度の
二酸化シリコン膜と同等の能力の誘電体膜として機能す
る。次いで、ＬＰＣＶＤ法を用いて導電性のシリコンを
堆積し、導電性ポリシリコン層６７を形成する。この導
電性ポリシリコン層６７には、リンが含有されている。
【００３２】次に、図１１に示すように、ポリシリコン
層６７を、ＲＩＥ法を用いて、トレンチ３、３Ａの途中
までエッチバックする。これによって、トレンチ３、３
Ａの内部には、ストレ−ジノ−ド電極５が形成される。
なお、トレンチ３Ａのストレ−ジノ−ド電極５は、実際
にはストレ−ジノ−ド電極として機能せず、トレンチ３
Ａを埋め込む充填物となる。次に、露出した絶縁膜６５
を除去し、トレンチ３、３Ａの側壁に、基板１の表面を
露出させる。このとき、トレンチ３、３Ａの、ストレー
ジノード電極５の周囲の側壁には、絶縁膜６５が残る。
この残った絶縁膜６５は、キャパシタの誘電体膜９とな
る。
層６７を、ＲＩＥ法を用いて、トレンチ３、３Ａの途中
までエッチバックする。これによって、トレンチ３、３
Ａの内部には、ストレ−ジノ−ド電極５が形成される。
なお、トレンチ３Ａのストレ−ジノ−ド電極５は、実際
にはストレ−ジノ−ド電極として機能せず、トレンチ３
Ａを埋め込む充填物となる。次に、露出した絶縁膜６５
を除去し、トレンチ３、３Ａの側壁に、基板１の表面を
露出させる。このとき、トレンチ３、３Ａの、ストレー
ジノード電極５の周囲の側壁には、絶縁膜６５が残る。
この残った絶縁膜６５は、キャパシタの誘電体膜９とな
る。
【００３３】次に、図１２に示すように、トレンチ３、
３Ａの側壁に露出した基板１の表面を酸化し、酸化膜
（ＳｉＯ2 ）１１を形成する。次に、図１３に示すよう
に、酸化膜１１を、ＲＩＥ法を用いてエッチバックし、
ストレ−ジノ−ド電極５の表面を露出させる。
３Ａの側壁に露出した基板１の表面を酸化し、酸化膜
（ＳｉＯ2 ）１１を形成する。次に、図１３に示すよう
に、酸化膜１１を、ＲＩＥ法を用いてエッチバックし、
ストレ−ジノ−ド電極５の表面を露出させる。
【００３４】次に、図１４に示すように、基板１の主要
な表面上に、ＬＰＣＶＤ法を用いて導電性のシリコンを
堆積し、導電性ポリシリコン層６９を形成する。この導
電性ポリシリコン層６９には、リンが含有されている。
な表面上に、ＬＰＣＶＤ法を用いて導電性のシリコンを
堆積し、導電性ポリシリコン層６９を形成する。この導
電性ポリシリコン層６９には、リンが含有されている。
【００３５】次に、図１５に示すように、導電性ポリシ
リコン層６９をエッチバックする。これにより、トレン
チ３、３Ａにより生じている窪みが、導電性ポリシリコ
ン層７により埋め込まれる。
リコン層６９をエッチバックする。これにより、トレン
チ３、３Ａにより生じている窪みが、導電性ポリシリコ
ン層７により埋め込まれる。
【００３６】次に、図１６に示すように、窒化膜５３を
酸化障壁に用いて、基板１を熱酸化し、導電性ポリシリ
コン層７の表面上に、１００ｎｍ程度の酸化膜（ＳｉＯ
2 ）１９を形成する。
酸化障壁に用いて、基板１を熱酸化し、導電性ポリシリ
コン層７の表面上に、１００ｎｍ程度の酸化膜（ＳｉＯ
2 ）１９を形成する。
【００３７】次に、図１７に示すように、窒化膜５３、
酸化膜５１を除去した後、基板１を熱酸化し、素子形成
領域群それぞれに露呈したシリコンの表面上に、ゲ−ト
絶縁膜となる二酸化シリコン膜７１を形成する。次い
で、基板１の主要な表面上に、導電性のシリコンを堆積
し、導電性ポリシリコン層を形成する。次いで、この導
電性ポリシリコン層をパタ−ニングすることにより、ワ
−ド線２１を形成する。次いで、フィ−ルド酸化膜２
３、酸化膜１９、並びにワ−ド線２１をマスクに用い
て、ヒ素イオンを基板１内に注入する。これにより、基
板１中にはＮ型ソ−ス拡散層３１とＮ型ドレイン拡散層
４５とが得られる。また、この実施例では、引き出しト
レンチ３Ａ近傍にも素子形成領域が設けられており、こ
の素子形成領域に応じた基板１中にもＮ型拡散層７３が
形成されている。このＮ型拡散層７３は、Ｎ型拡散層１
７に電気的に接続される。
酸化膜５１を除去した後、基板１を熱酸化し、素子形成
領域群それぞれに露呈したシリコンの表面上に、ゲ−ト
絶縁膜となる二酸化シリコン膜７１を形成する。次い
で、基板１の主要な表面上に、導電性のシリコンを堆積
し、導電性ポリシリコン層を形成する。次いで、この導
電性ポリシリコン層をパタ−ニングすることにより、ワ
−ド線２１を形成する。次いで、フィ−ルド酸化膜２
３、酸化膜１９、並びにワ−ド線２１をマスクに用い
て、ヒ素イオンを基板１内に注入する。これにより、基
板１中にはＮ型ソ−ス拡散層３１とＮ型ドレイン拡散層
４５とが得られる。また、この実施例では、引き出しト
レンチ３Ａ近傍にも素子形成領域が設けられており、こ
の素子形成領域に応じた基板１中にもＮ型拡散層７３が
形成されている。このＮ型拡散層７３は、Ｎ型拡散層１
７に電気的に接続される。
【００３８】次に、図１８に示すように、基板１の表面
上に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、
酸化膜２７を形成する。次いで、写真蝕刻法を用いて、
酸化膜２７に、コンタクト孔２９、３５を形成する。次
いで、酸化膜２７上に、ＬＰＣＶＤ法を用いて導電性の
シリコンを堆積し、導電性ポリシリコン層を形成する。
次いで、この導電性ポリシリコン層をパタ−ニングし、
一つのソ−ス拡散層３１と一つのストレ−ジノ−ド電極
５とを互いに接続するための配線層３３、並びにプレ−
ト電位電源線３７を形成する。
上に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、
酸化膜２７を形成する。次いで、写真蝕刻法を用いて、
酸化膜２７に、コンタクト孔２９、３５を形成する。次
いで、酸化膜２７上に、ＬＰＣＶＤ法を用いて導電性の
シリコンを堆積し、導電性ポリシリコン層を形成する。
次いで、この導電性ポリシリコン層をパタ−ニングし、
一つのソ−ス拡散層３１と一つのストレ−ジノ−ド電極
５とを互いに接続するための配線層３３、並びにプレ−
ト電位電源線３７を形成する。
【００３９】次に、図２に示すように、酸化膜２７上
に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、酸
化膜３９を形成する。次いで、写真蝕刻法を用いて、酸
化膜３９に、コンタクト孔４１を形成する。次いで、酸
化膜３９上に、ポリシリコンとシリサイドとの積層（ポ
リサイド）膜を形成する。次いで、積層膜をパタ−ニン
グし、ビット線４３を形成する。
に、ＬＰＣＶＤ法を用いて二酸化シリコンを堆積し、酸
化膜３９を形成する。次いで、写真蝕刻法を用いて、酸
化膜３９に、コンタクト孔４１を形成する。次いで、酸
化膜３９上に、ポリシリコンとシリサイドとの積層（ポ
リサイド）膜を形成する。次いで、積層膜をパタ−ニン
グし、ビット線４３を形成する。
【００４０】以上のような製法により、この発明の第１
の実施例に係るＤＲＡＭを製造することができる。図１
９は、６４メガビットＤＲＡＭの１６メガビットメモリ
コアのブロック図である。
の実施例に係るＤＲＡＭを製造することができる。図１
９は、６４メガビットＤＲＡＭの１６メガビットメモリ
コアのブロック図である。
【００４１】図１９に示すように、１６メガビットメモ
リコア１００は、６４個の２５６キロビットのメモリセ
ルアレー１０２が集積される。メモリコア１００の、カ
ラム方向に沿ったセンターラインには、リードライトデ
ータ（ＲＷＤ）線バス１０４が設けられている。ＤＱ線
バス・センスアンプアレー１０６に含まれたＤＱ線対群
は、ＤＱバッファ１０８を介して、ＲＷＤ線バス１０４
に含まれたＲＷＤ線対群に接続される。ＤＱ線、および
ＲＷＤ線はそれぞれ、入出力データ線である。
リコア１００は、６４個の２５６キロビットのメモリセ
ルアレー１０２が集積される。メモリコア１００の、カ
ラム方向に沿ったセンターラインには、リードライトデ
ータ（ＲＷＤ）線バス１０４が設けられている。ＤＱ線
バス・センスアンプアレー１０６に含まれたＤＱ線対群
は、ＤＱバッファ１０８を介して、ＲＷＤ線バス１０４
に含まれたＲＷＤ線対群に接続される。ＤＱ線、および
ＲＷＤ線はそれぞれ、入出力データ線である。
【００４２】２５６キロビットの記憶容量を有したメモ
リセルアレー１０２は、ＲＷＤ線バス１０４を境に、３
２個ずつ、対象にメモリコア１００に配置されている。
プレート電位電源幹線１１０は、ＲＷＤ線バス１０２と
並行し、かつメモリコア１００の縁に沿って配置されて
いる。プレート電位配線１１０は、メモリセルアレーの
列毎に設けられる。
リセルアレー１０２は、ＲＷＤ線バス１０４を境に、３
２個ずつ、対象にメモリコア１００に配置されている。
プレート電位電源幹線１１０は、ＲＷＤ線バス１０２と
並行し、かつメモリコア１００の縁に沿って配置されて
いる。プレート電位配線１１０は、メモリセルアレーの
列毎に設けられる。
【００４３】なお、図１９に示すＲ／Ｄはロウデコー
ダ、ＢＬはビット線、ＷＬはワード線、ＣＳＬはカラム
選択線、ＤＱはＤＱ線である。このような１６メガビッ
トのメモリコアを四個、一つのチップ上に設けること
で、６４メガビットの容量を有するＤＲＡＭを得てい
る。
ダ、ＢＬはビット線、ＷＬはワード線、ＣＳＬはカラム
選択線、ＤＱはＤＱ線である。このような１６メガビッ
トのメモリコアを四個、一つのチップ上に設けること
で、６４メガビットの容量を有するＤＲＡＭを得てい
る。
【００４４】図２０は、図１９に示すメモリセルアレー
の近傍を拡大して示した斜視図である。図２０に示すよ
うに、トレンチ３Ａの側壁に沿って形成された引き出し
用Ｎ型拡散層１７に接続される、プレ−ト電位電源線３
７は、ロウデコーダの対面に形成される。プレート電位
ＶPLは、電源幹線１１０から、電源線３７、図２に示す
Ｎ型拡散層１７を介して、図２に示す埋込配線層１５に
供給される。
の近傍を拡大して示した斜視図である。図２０に示すよ
うに、トレンチ３Ａの側壁に沿って形成された引き出し
用Ｎ型拡散層１７に接続される、プレ−ト電位電源線３
７は、ロウデコーダの対面に形成される。プレート電位
ＶPLは、電源幹線１１０から、電源線３７、図２に示す
Ｎ型拡散層１７を介して、図２に示す埋込配線層１５に
供給される。
【００４５】なお、厳密に述べるならば、図２０に示す
構成では、図１、図２に示すビット線４３直下の、トレ
ンチ３Ａは存在しない。図２０に示す構成では、トレン
チ３Ａは、ロウデコーダの対面側に存在する、ワード線
２１の末端部近傍に形成される。しかし、その構造およ
びその製造方法は、図１、図２に示すトレンチ３Ａ、お
よびその側壁に沿って形成された引き出し用Ｎ型拡散層
１７と全く同一である。
構成では、図１、図２に示すビット線４３直下の、トレ
ンチ３Ａは存在しない。図２０に示す構成では、トレン
チ３Ａは、ロウデコーダの対面側に存在する、ワード線
２１の末端部近傍に形成される。しかし、その構造およ
びその製造方法は、図１、図２に示すトレンチ３Ａ、お
よびその側壁に沿って形成された引き出し用Ｎ型拡散層
１７と全く同一である。
【００４６】次に、この発明の第２、第３の実施例に係
るＤＲＡＭについて説明する。第２、第３の実施例は、
ＤＲＡＭチップ上の、プレート電位電源線３７の形成位
置に関している。
るＤＲＡＭについて説明する。第２、第３の実施例は、
ＤＲＡＭチップ上の、プレート電位電源線３７の形成位
置に関している。
【００４７】図２１は、第２の実施例に係るＤＲＡＭの
メモリセルアレーの近傍の拡大図で、図２２は、第３の
実施例に係るＤＲＡＭのメモリセルアレーの近傍の拡大
図である。
メモリセルアレーの近傍の拡大図で、図２２は、第３の
実施例に係るＤＲＡＭのメモリセルアレーの近傍の拡大
図である。
【００４８】まず、図２１に示すように、プレ−ト電位
電源線３７を、ロウデコーダの対面に沿って形成し、か
つＤＱ線バス・センスアンプアレー１０６に沿って形成
する。これによれば、図２０に示す電源線３７のパター
ンに比べ、メモリセルアレーの三方から、埋込配線層１
５にプレート電位ＶPLが供給されるようになり、埋込配
線層１５の電位が、さらに安定するようになる。
電源線３７を、ロウデコーダの対面に沿って形成し、か
つＤＱ線バス・センスアンプアレー１０６に沿って形成
する。これによれば、図２０に示す電源線３７のパター
ンに比べ、メモリセルアレーの三方から、埋込配線層１
５にプレート電位ＶPLが供給されるようになり、埋込配
線層１５の電位が、さらに安定するようになる。
【００４９】また、図２２に示すように、プレ−ト電位
電源線３７を、メモリセルアレー１０２の縁に沿って形
成する。これによれば、メモリセルアレーの四方から、
埋込配線層１５にプレート電位ＶPLが供給されるように
なり、埋込配線層１５の電位を、さらに安定させること
が可能となる。
電源線３７を、メモリセルアレー１０２の縁に沿って形
成する。これによれば、メモリセルアレーの四方から、
埋込配線層１５にプレート電位ＶPLが供給されるように
なり、埋込配線層１５の電位を、さらに安定させること
が可能となる。
【００５０】次に、この発明の第４の実施例に係るＤＲ
ＡＭについて説明する。第４の実施例は、ＤＲＡＭチッ
プ上における、センスアンプを構成するためのトランジ
スタの形成位置の改良に関している。
ＡＭについて説明する。第４の実施例は、ＤＲＡＭチッ
プ上における、センスアンプを構成するためのトランジ
スタの形成位置の改良に関している。
【００５１】センスアンプ群は各カラム毎に設けられて
いて、かつ２５６Ｋビットセルアレー１０２に隣接して
設けられる。これらのセンスアンプ群は各々、ＣＭＯＳ
型のセンス回路により構成されている。このＣＭＯＳ型
のセンス回路のうち、Ｎチャネル型ＭＯＳＦＥＴを、メ
モリセルトランジスタが形成されるＰ型ウェルに形成す
る。図２３には、このように形成した場合の、概略的な
断面図が示されている。
いて、かつ２５６Ｋビットセルアレー１０２に隣接して
設けられる。これらのセンスアンプ群は各々、ＣＭＯＳ
型のセンス回路により構成されている。このＣＭＯＳ型
のセンス回路のうち、Ｎチャネル型ＭＯＳＦＥＴを、メ
モリセルトランジスタが形成されるＰ型ウェルに形成す
る。図２３には、このように形成した場合の、概略的な
断面図が示されている。
【００５２】図２３は、メモリセルアレーとセンスアン
プアレーとの境界近傍を示す図で、（ａ）図は従来の技
術に基いたＤＲＡＭにおける断面図、（ｂ）はこの発明
の第４の実施例に係るＤＲＡＭにおける断面図である。
プアレーとの境界近傍を示す図で、（ａ）図は従来の技
術に基いたＤＲＡＭにおける断面図、（ｂ）はこの発明
の第４の実施例に係るＤＲＡＭにおける断面図である。
【００５３】図２３（ａ）に示すように、従来の技術に
基いたＤＲＡＭでは、深いウェル２００を、メモリセル
トランジスタを形成するためのＰ型ウェルと、センスア
ンプ用ＮＭＯＳを形成するためのＰ型ウェルとの間に配
置しなければならない。
基いたＤＲＡＭでは、深いウェル２００を、メモリセル
トランジスタを形成するためのＰ型ウェルと、センスア
ンプ用ＮＭＯＳを形成するためのＰ型ウェルとの間に配
置しなければならない。
【００５４】この点、この発明に係るＤＲＡＭでは深い
ウェル２００を必要とせず、しかも、図２３（ｂ）に示
すように、メモリセルトランジスタを形成するためのＰ
型ウェルと、センスアンプ用ＮＭＯＳを形成するための
Ｐ型ウェルとを共用することが可能である。
ウェル２００を必要とせず、しかも、図２３（ｂ）に示
すように、メモリセルトランジスタを形成するためのＰ
型ウェルと、センスアンプ用ＮＭＯＳを形成するための
Ｐ型ウェルとを共用することが可能である。
【００５５】上記第１の実施例に係るＤＲＡＭである
と、トレンチ３Ａの側壁に沿って形成されたＮ型拡散層
１７を有することにより、引き出し用ウェルを形成した
装置に比べ、小さい占有面積で埋込配線層に電位を与え
ることができる。
と、トレンチ３Ａの側壁に沿って形成されたＮ型拡散層
１７を有することにより、引き出し用ウェルを形成した
装置に比べ、小さい占有面積で埋込配線層に電位を与え
ることができる。
【００５６】また、トレンチ３Ａの内部に形成される構
造体が、ストレージノード電極５のみとされることによ
り、トレンチの内部に、プレート電極とストレージノー
ド電極とを形成した装置に比べ、トレンチ３Ａの径を、
より小さくすることが可能である。
造体が、ストレージノード電極５のみとされることによ
り、トレンチの内部に、プレート電極とストレージノー
ド電極とを形成した装置に比べ、トレンチ３Ａの径を、
より小さくすることが可能である。
【００５７】また、その製造方法では、トレンチ３Ａ
を、トレンチ３の製造工程と共通化しながら形成できる
ので、製造工程を簡略化できる。特に、トレンチ３、３
Ａの内部に固相拡散源パターンを形成する際、図６、図
７、図８に示されるように、１度の写真蝕刻工程で、固
相拡散源パターンを、トレンチ３の途中までだけでな
く、トレンチ３Ａの全てまで形成できる。
を、トレンチ３の製造工程と共通化しながら形成できる
ので、製造工程を簡略化できる。特に、トレンチ３、３
Ａの内部に固相拡散源パターンを形成する際、図６、図
７、図８に示されるように、１度の写真蝕刻工程で、固
相拡散源パターンを、トレンチ３の途中までだけでな
く、トレンチ３Ａの全てまで形成できる。
【００５８】このように、上記第１の実施例に係るＤＲ
ＡＭであると、製造が容易となる構造のトレンチ３Ａを
持つので、製造歩留りを向上させやすい。このようなト
レンチ３Ａを持つＤＲＡＭであると、記憶容量、集積素
子数が膨大であっても、歩留り良く製造できる。
ＡＭであると、製造が容易となる構造のトレンチ３Ａを
持つので、製造歩留りを向上させやすい。このようなト
レンチ３Ａを持つＤＲＡＭであると、記憶容量、集積素
子数が膨大であっても、歩留り良く製造できる。
【００５９】また、第２の実施例に係るＤＲＡＭである
と、プレ−ト電位電源線３７を、ロウデコーダの対面に
沿って形成し、かつＤＱ線バス・センスアンプアレーに
沿って形成することで、メモリセルアレーの三方から、
プレート電位ＶPLを供給することができる。よって、第
１の実施例による効果に加え、埋込配線層１５の電位
を、安定させることができる。
と、プレ−ト電位電源線３７を、ロウデコーダの対面に
沿って形成し、かつＤＱ線バス・センスアンプアレーに
沿って形成することで、メモリセルアレーの三方から、
プレート電位ＶPLを供給することができる。よって、第
１の実施例による効果に加え、埋込配線層１５の電位
を、安定させることができる。
【００６０】さらに、第３の実施例に係るＤＲＡＭであ
ると、プレ−ト電位電源線３７を、メモリセルアレーの
縁に沿って形成するので、メモリセルアレーの四方か
ら、プレート電位ＶPLが供給されるようになり、埋込配
線層１５の電位は、さらに安定する。
ると、プレ−ト電位電源線３７を、メモリセルアレーの
縁に沿って形成するので、メモリセルアレーの四方か
ら、プレート電位ＶPLが供給されるようになり、埋込配
線層１５の電位は、さらに安定する。
【００６１】また、第４の実施例に係るＤＲＡＭである
と、メモリセルアレーとセンスアンプアレーとの間に、
引き出しトレンチ３Ａを配置しつつ、メモリセルトラン
ジスタを形成するためのＰ型ウェルと、センスアンプ用
ＮＭＯＳを形成するためのＰ型ウェルとを共用する。こ
れにより、第２、第３の実施例による効果に加え、プレ
ート電位ＶPLの安定と、集積度の向上とを同時に達成す
ることができる。
と、メモリセルアレーとセンスアンプアレーとの間に、
引き出しトレンチ３Ａを配置しつつ、メモリセルトラン
ジスタを形成するためのＰ型ウェルと、センスアンプ用
ＮＭＯＳを形成するためのＰ型ウェルとを共用する。こ
れにより、第２、第３の実施例による効果に加え、プレ
ート電位ＶPLの安定と、集積度の向上とを同時に達成す
ることができる。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、小さい占有面積で埋込配線層に電位を与えることの
できる接続用素子を有した、半導体装置およびその製造
方法を提供できる。
ば、小さい占有面積で埋込配線層に電位を与えることの
できる接続用素子を有した、半導体装置およびその製造
方法を提供できる。
【図１】図１はこの発明の第１の実施例に係るＤＲＡＭ
の平面図。
の平面図。
【図２】図２は図１中の２−２線に沿う断面図。
【図３】図３はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図４】図４はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図５】図５はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図６】図６はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図７】図７はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図８】図８はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図９】図９はこの発明の第１の実施例に係るＤＲＡＭ
の製造中における断面図。
の製造中における断面図。
【図１０】図10はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１１】図11はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１２】図12はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１３】図13はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１４】図14はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１５】図15はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１６】図16はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１７】図17はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１８】図18はこの発明の第１の実施例に係るＤＲＡ
Ｍの製造中における断面図。
Ｍの製造中における断面図。
【図１９】図19は６４メガビットＤＲＡＭの１６メガビ
ットメモリコアのブロック図。
ットメモリコアのブロック図。
【図２０】図20は図19に示すメモリセルアレーの近傍を
拡大して示した斜視図。
拡大して示した斜視図。
【図２１】図21はこの発明の第２の実施例に係るＤＲＡ
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。
【図２２】図22はこの発明の第３の実施例に係るＤＲＡ
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。
Ｍのメモリセルアレーの近傍を拡大して示した斜視図。
【図２３】図23はメモリセルアレーとセンスアンプアレ
ーとの境界近傍を示す図で、（ａ）図は従来の技術に基
いたＤＲＡＭにおける断面図、（ｂ）はこの発明の第４
の実施例に係るＤＲＡＭにおける断面図。
ーとの境界近傍を示す図で、（ａ）図は従来の技術に基
いたＤＲＡＭにおける断面図、（ｂ）はこの発明の第４
の実施例に係るＤＲＡＭにおける断面図。
１…Ｐ型シリコン基板、３、３Ａ…トレンチ、５…導電
性ポリシリコン膜、７…導電性ポリシリコン膜、９…キ
ャパシタ誘電体膜、１１…シリコン酸化膜、１３…Ｎ型
拡散層、１５…埋込配線層、１７…引き出し用Ｎ型拡散
層、１９…シリコン酸化膜、２１…ワ−ド線、２３…フ
ィ−ルド酸化膜、２５…素子形成領域、２７…シリコン
酸化膜、２９…コンタクト孔、３１…Ｎ型ソ−ス拡散
層、３３…配線層、３５…コンタクト孔、３７…プレ−
ト電位電源線、３９…シリコン酸化膜、４１…コンタク
ト孔、４３…ビット線、４５…Ｎ型ドレイン拡散層、５
１…シリコン酸化膜、５３…シリコン窒化膜、５５…ヒ
素ガラス膜、５７…ホトレジスト層、６３…未感光領
域、１００…メモリコア、１０２…メモリセルアレー、
１０４…ＲＷＤ線バス、１０６…ＤＱ線バス・センスア
ンプアレー、１０８…ＤＱバッファ、１１０…プレート
電位電源幹線。
性ポリシリコン膜、７…導電性ポリシリコン膜、９…キ
ャパシタ誘電体膜、１１…シリコン酸化膜、１３…Ｎ型
拡散層、１５…埋込配線層、１７…引き出し用Ｎ型拡散
層、１９…シリコン酸化膜、２１…ワ−ド線、２３…フ
ィ−ルド酸化膜、２５…素子形成領域、２７…シリコン
酸化膜、２９…コンタクト孔、３１…Ｎ型ソ−ス拡散
層、３３…配線層、３５…コンタクト孔、３７…プレ−
ト電位電源線、３９…シリコン酸化膜、４１…コンタク
ト孔、４３…ビット線、４５…Ｎ型ドレイン拡散層、５
１…シリコン酸化膜、５３…シリコン窒化膜、５５…ヒ
素ガラス膜、５７…ホトレジスト層、６３…未感光領
域、１００…メモリコア、１０２…メモリセルアレー、
１０４…ＲＷＤ線バス、１０６…ＤＱ線バス・センスア
ンプアレー、１０８…ＤＱバッファ、１１０…プレート
電位電源幹線。
Claims (11)
- 【請求項１】 第１導電型の半導体基板に形成された、
第１、第２のトレンチと、 前記第１のトレンチの周囲に形成された、前記基板内に
埋め込まれる第２導電型の第１の拡散層と、 前記第２のトレンチの周囲に形成された、前記第１の拡
散層に接するとともに、前記基板の表面に達する第２導
電型の第２の拡散層と、 前記第１、第２のトレンチの一部を埋め込む第１の導電
物と、 前記第１、第２のトレンチの、前記第１の導電物と前記
第１、第２の拡散層との間に形成された誘電体膜と、 前記第１の導電物に接して前記第１、第２のトレンチを
埋め込む第２の導電物と、 前記第１、第２のトレンチの、前記第２の導電物と前記
基板、前記第２の拡散層との間に形成された、前記誘電
体膜よりも厚い絶縁物と、 前記基板に形成され、前記第１のトレンチの前記第２の
導電物にソースおよびドレインの一方を接続したメモリ
セルトランジスタと、 前記第２の拡散層に接続されたプレート電位電源線とを
具備することを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板に、第１、第２
のトレンチを形成する工程と、 前記第１、第２のトレンチの内部に、第２導電型の不純
物が含有された固相拡散源膜を形成する工程と、 前記第１のトレンチから、前記固相拡散源膜の一部を除
去する工程と、 前記固相拡散源膜から前記不純物を、前記第１、第２の
トレンチの側壁を介して基板内に拡散させ、前記第１の
トレンチの周囲に、前記基板内に埋め込まれた第２導電
型の第１の拡散層、およぶ前記第２のトレンチの周囲
に、前記第１の拡散層に接するとともに前記基板の表面
に達する第２導電型の第２の拡散層を形成する工程と、 前記第１、第２のトレンチから、前記固相拡散源膜を除
去する工程と、 前記第１、第２のトレンチの内面に沿って、誘電体膜を
形成する工程と、 前記第１、第２のトレンチの内部を、第１の導電物で埋
め込む工程と、 前記第１、第２のトレンチから、第１の導電物の一部を
除去する工程と、 第１の導電物の一部を除去することによって得られた前
記第１、第２のトレンチの内面に沿って、前記誘電体膜
よりも厚い絶縁物を形成する工程と、 前記第１、第２のトレンチの内部を第２の導電物で埋め
込む工程と、 前記基板にメモリセルトランジスタを形成する工程と、 前記第１のトレンチの前記第２の導電物に、前記メモリ
セルトランジスタのソースおよびドレインの一方を接続
させる工程と、 前記第２の拡散層に、前記第１の拡散層にプレート電位
を与えるための、プレート電位電源線を接続させる工程
とを具備することを特徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板に形成された、
第２導電型の埋込配線層と、前記埋込配線層に達して形
成された第１のトレンチと、前記第１のトレンチ内を埋
め込むストレージノード電極とを有し、前記埋込配線層
をプレート電極とするメモリセルと、 前記埋込配線層に達して形成され、内部が前記第１のト
レンチと同一の構造体で埋め込まれた第２のトレンチ
と、 前記第２のトレンチの側壁に沿って形成された、前記埋
込配線層を前記基板の表面まで引き出す第２導電型の配
線層とを具備することを特徴とする半導体装置。 - 【請求項４】 第１導電型の半導体基板に形成された第
１のトレンチと、前記第１のトレンチ内を埋め込むスト
レージノード電極と、前記第１のトレンチ外に形成され
た第２導電型のプレート電極とを有するメモリセルと、 前記第１導電型の半導体基板に形成され、内部が第１の
トレンチと同一の構造体で埋め込まれた第２のトレンチ
と、前記第２のトレンチ外に形成され、前記プレート電
極を前記基板の表面まで引き出す第２導電型の配線層と
を具備することを特徴とする半導体装置。 - 【請求項５】 第１導電型の半導体基板に埋め込まれた
第２導電型の半導体領域と、 第１導電型の半導体基板に、前記半導体領域に達して形
成された、前記半導体領域と容量結合する電極で埋め込
まれている第１のトレンチと、 前記半導体領域を、前記基板の表面まで引き出す第２導
電型の配線層を周囲に持ち、内部が前記第１のトレンチ
と同一の構造体で埋め込まれた第２のトレンチとを具備
することを特徴とする半導体装置。 - 【請求項６】 第１導電型の半導体基板と、 前記基板に設定されるメモリセルアレーに応じて前記基
板内に形成された第２導電型の埋込半導体領域と、 前記埋込半導体領域の上方に配置されたプレート電位電
源線と、 前記プレート電位電源線の近傍下の前記基板内に、前記
埋込半導体領域に達して形成された第１のトレンチ群
と、 前記基板の、前記第１のトレンチ群に隣接する部分に、
前記埋込半導体領域に達して形成された第２のトレンチ
群と、 前記第２のトレンチ群のトレンチの内部を埋め込み、前
記埋込半導体領域と容量結合するストレージノード電極
と、 前記第１のトレンチ群のトレンチの内部を埋め込む、前
記第２のトレンチ群のトレンチの内部を埋め込む構造体
と同一の構造体と、 前記第１のトレンチ群のトレンチの側壁それぞれに沿っ
て形成された、前記埋込半導体領域に接するとともに、
前記プレート電位電源線に接する第２導電型の配線層と
を具備することを特徴とする半導体装置。 - 【請求項７】 前記プレート電位電源線が、メモリセル
アレーの、ロウデコーダに相対する部分の上方に配置さ
れていることを特徴とする請求項６に記載の半導体装
置。 - 【請求項８】 前記プレート電位電源線が、メモリセル
アレーの、ロウデコーダに相対する部分の上方と、セン
スアンプアレーに隣接する部分の上方とに配置されてい
ることを特徴とする請求項６に記載の半導体装置。 - 【請求項９】 前記プレート電位電源線が、メモリセル
アレーの縁の上方に配置されていることを特徴とする請
求項６に記載の半導体装置。 - 【請求項１０】 前記プレート電位電源線に電位を与え
るための、電源幹線をさらに有し、前記プレート電位電
源線が、前記電源幹線と異なる導電層で構成されている
ことを特徴とする請求項６乃至請求項１０いずれか一項
に記載の半導体装置。 - 【請求項１１】 第１導電型の半導体基板内に複数のト
レンチを形成する工程と、 前記基板上に、第２導電型の不純物が含有された不純物
含有膜を形成する工程と、 前記基板上に、感光性レジスト膜を形成する工程と、 前記トレンチ中の前記感光性レジスト膜を、一部のトレ
ンチを除いて前記トレンチの途中まで感光させる工程
と、 前記感光性レジスト膜の感光した部分を除去する工程
と、 残存した前記感光性レジスト膜をマスクに用いて、前記
不純物含有膜を除去する工程と、 残存した不純物含有膜から、前記基板に、前記トレンチ
の側壁を介して不純物を拡散させ、トレンチの側壁に沿
って基板の表面に達した第２導電型の第１の拡散層と、
トレンチの側壁に沿って基板内部に埋め込まれ、かつ前
記第１の拡散層に接する第２導電型の第２の拡散層を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07675895A JP3268158B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
| US08/620,086 US5698878A (en) | 1995-03-31 | 1996-03-21 | Plate potential applying structure of trench capacitor cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07675895A JP3268158B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274275A true JPH08274275A (ja) | 1996-10-18 |
| JP3268158B2 JP3268158B2 (ja) | 2002-03-25 |
Family
ID=13614497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07675895A Expired - Fee Related JP3268158B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5698878A (ja) |
| JP (1) | JP3268158B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051859A (en) * | 1997-01-20 | 2000-04-18 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5937288A (en) * | 1997-06-30 | 1999-08-10 | Siemens Aktiengesellschaft | CMOS integrated circuits with reduced substrate defects |
| JPH11145414A (ja) * | 1997-09-04 | 1999-05-28 | Toshiba Corp | 半導体装置 |
| US6236079B1 (en) * | 1997-12-02 | 2001-05-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having a trench capacitor |
| US6249016B1 (en) * | 1999-01-13 | 2001-06-19 | Agere Systems Guardian Corp. | Integrated circuit capacitor including tapered plug |
| US6380575B1 (en) * | 1999-08-31 | 2002-04-30 | International Business Machines Corporation | DRAM trench cell |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918502A (en) * | 1986-11-28 | 1990-04-17 | Hitachi, Ltd. | Semiconductor memory having trench capacitor formed with sheath electrode |
| KR910000246B1 (ko) * | 1988-02-15 | 1991-01-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| EP0479170B1 (en) * | 1990-09-29 | 1996-08-21 | Nec Corporation | Semiconductor memory device having low-noise sense structure |
| JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
-
1995
- 1995-03-31 JP JP07675895A patent/JP3268158B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-21 US US08/620,086 patent/US5698878A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051859A (en) * | 1997-01-20 | 2000-04-18 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
| US6175130B1 (en) | 1997-01-20 | 2001-01-16 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within a semiconductor substrate |
| US6362042B1 (en) | 1997-01-20 | 2002-03-26 | Kabushiki Kaisha Toshiba | DRAM having a cup-shaped storage node electrode recessed within an insulating layer |
Also Published As
| Publication number | Publication date |
|---|---|
| US5698878A (en) | 1997-12-16 |
| JP3268158B2 (ja) | 2002-03-25 |
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