JPH0821689B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JPH0821689B2
JPH0821689B2 JP2042431A JP4243190A JPH0821689B2 JP H0821689 B2 JPH0821689 B2 JP H0821689B2 JP 2042431 A JP2042431 A JP 2042431A JP 4243190 A JP4243190 A JP 4243190A JP H0821689 B2 JPH0821689 B2 JP H0821689B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体記憶装置に係わり、特に、ダイナ
ミック・ランダム・アクセス・メモリ（以下、DRAMと称
す）の構造およびその製造方法に関する。
（従来の技術） １トランジスタと１キャパシタによってメモリセルが
構成されるDRAMは、微細加工技術の進歩により、高集積
化、大容量化が急速に進められている。このDRAMにおい
て、キャパシタの容量を増加する方法として、積層型キ
ャパシタセル構造が知られている。
第８図は、従来の積層型キャパシタセルのビット線方
向の断面を示すものである。
この積層型キャパシタセルは、Ｐ型シリコン基板501
に選択酸化によって素子分離領域としてのフィールド酸
化膜502を形成する。この後、ゲート酸化膜503、ゲート
電極504、ソース・ドレイン拡散領域505を形成してトラ
ンスファ・トランジスタを形成する。さらに、これらの
上に層間絶縁膜506を堆積し、この層間絶縁膜506に形成
したコンタクト孔507に、リンドープポリSiによって例
えば膜厚3000Åのストレージ・ノード508を形成する。
このストレージ・ノード508とソース・ドレイン拡散領
域505とを導通させるため、通常はリンを基板501とスト
レージ・ノード508に例えば１×1016cm-2程度イオン注
入する。
続いて、ストレージ・ノード508等の上にキャパシタ
絶縁膜509を介在して、リンドープポリSiにより例えば
膜厚3000Åのキャパシタ電極510を形成し、積層型キャ
パシタを形成する。この後、これらの上に層間絶縁膜51
1を堆積し、この層間絶縁膜511および層間絶縁膜506を
貫通するコンタクト孔512を形成する。このコンタクト
孔512を介してソース・ドレイン拡散領域505に接続され
るビット線を、例えばモリブデンシリサイド膜513によ
って形成する。
このような製造工程によって、DRAMセルが構成され
る。
（発明が解決しようとする課題） 上記積層型キャパシタを有するDRAMは、高集積化する
に際して次の問題点を有している。
すなわち、トランスファ・トランジスタを形成し、積
層型キャパシタを形成した後にコンタクト孔を形成して
ビット線をトランスファ・トランジスタのソース・ドレ
イン拡散領域505に接続しているため、深いコンタクト
孔が必要となり、ビット線の段差が大きくなるものであ
った。
この発明は、上記従来の半導体装置が有する課題を解
決するものであり、平坦で一層の高集積化に適したメモ
リ・セルを有する半導体装置を提供しようとするもので
ある。
［発明の構成］ （課題を解決するための手段） この発明は上記課題を解決するため、互いに並行する
第１、第２の溝を少なくとも有し、これら第１、第２の
溝により規定された凸部を有する第１導電型の半導体基
板と、前記凸部上に形成された、前記第１、第２の溝に
接する第１の素子分離絶縁膜と、前記凸部上に、前記第
１の素子分離絶縁膜から離隔して形成された、前記第
１、第２の溝に接する第２の素子分離絶縁膜と、前記第
１、第２の溝に直交する方向に互いに並行して形成さ
れ、前記第１の素子分離絶縁膜と前記第２の素子分離絶
縁膜との間の前記凸部上方を横断する部分を持つ、前記
第１の素子分離領域側に形成された第１のワード線およ
び前記第２の素子分離領域側に形成された第２のワード
線と、前記凸部の、前記第１の素子分離絶縁膜と前記第
１のワード線とによって挟まれている第１の領域に形成
された、第１のメモリキャパシタに接続されて第１のメ
モリ・セルのソースおよびドレインの一方として機能す
る第２導電型の第１の半導体領域と、前記凸部の、前記
第２の素子分離絶縁膜と前記第２のワード線とによって
挟まれている第２の領域に形成された、第２のメモリキ
ャパシタに接続されて第２のメモリ・セルのソースおよ
びドレインの一方として機能する第２導電型の第２の半
導体領域と、前記凸部の、前記第１のワード線と前記第
２のワード線とによって挟まれている第３の領域に形成
された、前記第１、第２のメモリ・セルで共通のソース
およびドレインの他方として機能する第２導電型の第３
の半導体領域と、前記第１の溝の内面に形成された、前
記第３の半導体領域に達する開孔部を有する第１の絶縁
膜と、前記第２の溝の内面に形成された第２の絶縁膜
と、前記第１の溝に、前記第１の絶縁膜により前記基板
と絶縁されて形成された、前記開孔部を介して前記第３
の半導体領域に接続されるビット線と、前記第２の溝
に、前記第２の絶縁膜により前記基板と絶縁されて形成
された他のビット線と、前記ビット線上に形成された、
前記ビット線を前記第１の溝の中に埋め込む第３の絶縁
膜と、前記他のビット線上に形成された、前記他のビッ
ト線を前記第２の溝の中に埋め込む第４の絶縁膜とを具
備する。そして、前記第１のメモリ・セルの第１の半導
体領域の、前記ビット線に沿った方向の素子分離に、前
記第１の素子分離絶縁膜を用い、前記第２のメモリ・セ
ルの第３の半導体領域の、前記ビット線に沿った方向の
素子分離に、前記第２の素子分離絶縁膜を用い、前記第
１のメモリ・セルの、第１の半導体領域、前記第１のワ
ード線下のチャネル領域、および前記第２のメモリ・セ
ルと共有される第３の半導体領域それぞれの、前記ビッ
ト線に直交した方向の素子分離に、前記ビット線および
前記他のビット線がそれぞれ埋め込まれている前記第
１、第２の溝を用い、前記第２のメモリ・セルの、第２
の半導体領域、前記第２のワード線下のチャネル領域、
および前記第１のメモリ・セルと共有される第３の半導
体領域それぞれの、前記ビット線に直交した方向の素子
分離に、前記ビット線および前記他のビット線がそれぞ
れ埋め込まれている前記第１、第２の溝を用いる。
また、その製造方法は、第１導電型の半導体基板に、
互いに離隔して第１、第２の素子分離絶縁膜を形成し、
前記基板に、前記第１、第２の素子分離絶縁膜にそれぞ
れ接する第１の溝、および前記第１、第２の素子分離絶
縁膜にそれぞれ接して前記第１の溝に並行する第２の溝
を形成し、前記基板に、前記第１、第２の溝により規定
された凸部を得て、前記第１、第２の溝の内面上に、第
１、第２の絶縁膜をそれぞれ形成し、前記第１の絶縁膜
に、前記第１の素子分離絶縁膜と前記第２の素子分離絶
縁膜との間の前記凸部に達する開孔部を形成し、前記第
１の溝内に、前記第１の絶縁膜により前記基板と絶縁さ
れた、前記開孔部を介して前記凸部に接するビット線、
および前記第２の溝内に、前記第２の絶縁膜により前記
基板と絶縁された、他のビット線をそれぞれ形成し、前
記ビット線上に、前記ビット線を前記第１の溝の中に埋
め込む第３の絶縁膜、および前記他のビット線上に、前
記他のビット線を前記第２の溝の中に埋め込む第４の絶
縁膜をそれぞれ形成し、少なくとも前記第１の素子分離
絶縁膜と前記第２の素子分離絶縁膜との間の前記凸部上
方に、前記第１、第２の溝に直交する方向に、前記開孔
部を間に挟んで互いに並行され、前記第１の素子分離領
域側に配置されて前記凸部上方を横断する部分を持つ第
１のワード線および前記第２の素子分離領域側に配置さ
れて前記凸部上方を横断する部分を持つ第２のワード線
をそれぞれ形成し、前記凸部の、前記第１の素子分離絶
縁膜と前記第１のワード線とによって挟まれている第１
の領域、前記第２の素子分離絶縁膜と前記第２のワード
線とによって挟まれている第２の領域、および前記第１
のワード線と前記第２のワード線とによって挟まれ、前
記開孔部に接する第３の領域に、第２導電型の第１の半
導体領域、第２導電型の第２の半導体領域、および前記
開孔部を介して前記ビット線に接続される第２導電型の
第３の半導体領域をそれぞれ形成し、前記第１の半導体
領域に接続される第１のメモリキャパシタ、および前記
第３の半導体領域に接続される第２のメモリキャパシタ
をそれぞれ形成する。
（作用） すなわち、この発明は、ビット線を半導体基板の内部
に埋設することによって、セル構造を平坦化することが
できるため、従来に比べてビット線のコンタクトが容易
となるものである。
また、第１のメモリ・セルの、第１の半導体領域、第
１のワード線下のチャネル領域、および第２のメモリ・
セルと共有される第３の半導体領域それぞれの、ビット
線に直交した方向の素子分離に、ビット線および他のビ
ット線がそれぞれ埋め込まれている第１、第２の溝を用
い、第２のメモリ・セルの、第２の半導体領域、第２の
ワード線下のチャネル領域、および第１のメモリ・セル
と共有される第３の半導体領域それぞれの、ビット線に
直交した方向の素子分離に、ビット線および他のビット
線がそれぞれ埋め込まれている第１、第２の溝を用い
る。これにより、ビット線を埋め込むための第１、第２
の溝を基板に形成しても、これら第１、第２の溝を素子
分離に用いることで、半導体基板の素子形成面が、効率
良く使用される。このため、半導体基板から、トランジ
スタや配線などとして機能しない、無効な領域が削減さ
れる。
さらに、第１、第２のメモリ・セルそれぞれの、第１
のワード線下のチャネル領域、および第２のワード線下
のチャネル領域の、ビット線に直交した方向の素子分離
に、上記第１、第２の溝を用いることで、バーズビーク
などによる素子領域の減少、特にチャネル幅の減少がな
くなり、高集積化のために、第１、第２のメモリ・セル
を微細化したとしても、微細化に伴ったトランスファ・
トランジスタの駆動能力の劣化が抑制される。
以上の点から、平坦で、一層の高集積化に適したメモ
リ・セルが得られる。
また、その製造方法では、第１、第２の溝が形成され
ていない基板に、第１、第２の素子分離絶縁膜をそれぞ
れ形成するために、平坦な基板に第１、第２の素子分離
絶縁膜を形成できる。これは、第１、第２の溝が形成さ
れて凸部が規定された基板の、凸部だけに第１、第２の
素子分離絶縁膜を形成する場合に比べ、第１、第２の素
子分離絶縁膜を作りやすい。しかも、第１、第２の溝
は、第１、第２の素子分離絶縁膜にそれぞれ接させるた
めに、第１、第２の溝には自ずと、これら第１、第２の
素子分離絶縁膜の縁の上にかかって形成する必要が発生
する。このため、第１、第２の溝を形成するための合わ
せ余裕が、第１、第２の素子分離絶縁膜の縁の上に取り
込まれる。通常、合わせ余裕は微細化を妨げるものであ
るが、上記その製造方法では、合わせ余裕が第１、第２
の素子分離絶縁膜の縁の上に取り込まれるために、微細
化を妨げない。
また、第１、第２の素子分離絶縁膜をそれぞれ形成し
た後、第１、第２の溝を形成するために、第１、第２の
溝に形成されるビット線、他のビット線にストレスが加
わり難くなり、ビット線、他のビット線に、電気伝導性
等の特性変動が発生し難くなる。ビット線、他のビット
線を形成した後に、長時間の熱工程がなくなるためであ
る。
これらの点から、上記その製造方法では、上記半導体
記憶装置を、一層の高集積化に有利なまま、形成するこ
とができる。
（実施例） 以下、この発明の実施例について図面を参照して説明
する。
第１図は、この発明の第１の実施例を示すものであ
り、同図（ａ）乃至（ｄ）は、１トランジスタと１キャ
パシタによって構成されたメモリセルの構造を示すもの
であり、第２図（ａ）乃至（ｄ）はその製造工程を示す
ものである。
先ず、例えばＰ型の半導体基板101の表面に素子分離
用のフィールド酸化膜102を所定間隔あけて形成する
（第２図（ａ））。
次に、半導体基板101に溝103を形成し、この後、熱酸
化によって溝103の内面に、例えば500Å程度の酸化膜10
4を形成する（第１図（ｃ）（ｄ））。
次に、フォトレジストをマスクとして、前記溝103の
内面に酸化膜104をエッチングして、開口部105を形成す
る。この開口部105を介して斜めにイオンを注入するこ
とにより、開口部105から露出した半導体基板101に、ヒ
素を例えば１×1015cm-2程度打ち込み、ｎ型拡散層101a
を形成する（第１図（ｃ））。
次に、半導体基板101の全面に導電体膜、例えばリン
ドープポリSiを堆積し、溝103が埋まるように例えばRIE
によってエッチバックして、ビット線106を形成する
（第２図（ｂ））。
次に、露出したビット線106の上面に熱酸化によって
酸化膜107を形成する。このとき同時に前記開口部105は
ビット線106によって埋められ、ビット線106は前記ｎ型
拡散層101aと接続される。
次に、隣合うフィールド酸化膜102、102と溝103で囲
まれた素子領域上に熱酸化によって、例えば100Å程度
のゲート酸化膜108を形成し、続いて導電体膜、例えば
リンドープポリSiを2000Å程度堆積し、パターニングし
てトランスファ・トランジスタのゲート電極109を形成
する（第１図（ｂ）、第２図（ｃ））。
この後、ゲート電極109の両側に位置する半導体基板1
01に、例えばヒ素イオンを１×1015cm-2程度打込み、こ
のトランジスタのソース、ドレインとしてのｎ型拡散層
116を形成する。
次に、これらの上にCVD法により、絶縁膜、例えばSiO
2110を堆積し、続いてフォトマスクを使用して、前記ゲ
ート電極109の外側に位置するｎ型拡散層116上に、例え
ばRIEにより、コントクト孔111を形成する。
次に、前記SiO2110、コントクト孔111上に導電体膜、
例えばリンドープポリSiを堆積し、パターニングしてス
トレージ・ノード112を形成する（第２図（ｄ））。
次に、前記ストレージ・ノード112等の上にキャパシ
タ誘電膜として、例えばSiNxあるいはSiO2の複合膜113
を、SiO2換算で50Å程度形成し、続いてプレート電極11
4として例えばリンドープポリSiを堆積する。
この後、プレート電極114上に図示せぬ層間絶縁膜を
形成し、フォトレジストをマスクとしてコンタクト孔を
形成した後、Al配線を形成して完成する。
上記実施例によれば、ビット線106をトランジスタや
キャパシタより先に形成しているため、ビット線とトラ
ンジスタの一方のｎ型拡散層116とのコンタクトが容易
となるものである。
また、ビット線が半導体基板101内に埋設されている
ため、セルを容易に平坦化することができ、高集積化が
可能なものである。
第３図は、この発明の第２の実施例を示すものであ
り、第１図と同一部分には同一符号を付し、異なる部分
についてのみ説明する。
第１の実施例においては、ビット線106とトランジス
タの一方のｎ型拡散層116とを溝103に形成された開口部
105を介して接続したが、この実施例では、溝103に開口
部105を形成せずにこれらを接続する。
すなわち、この実施例では、ビット線106とトランジ
スタの一方のｎ型拡散層116とを、酸化膜104を跨いで形
成される例えばリンドープポリSi115によって接続す
る。
このような構成としても、上記実施例と同様の効果を
得ることができる。
次に、この発明の第３の実施例について第４図を用い
て説明する。
上記両実施例においては、半導体基板内にトランジス
タおよびビット線を形成したが、この実施例において
は、半導体基板内にビット線に加えてキャパシタも形成
する。
すなわち、第４図において、Ｐ型半導体基板201の表
面に素子分離用のフィールド酸化膜202を所定間隔あけ
て形成する（同図（ａ））。
次に、半導体基板201に溝203を形成し、この後、溝20
3の内面に熱酸化によって、例えば500Å程度の酸化膜20
4を形成する（同図（ｃ）（ｄ））。
次に、フォトレジストをマスクとして、前記溝203の
内面に酸化膜204をエッチングして、開口部205を形成す
る。この開口部205を介して斜めにイオンを注入するこ
とにより、開口部205から露出した半導体基板201に、ヒ
素を例えば１×1015cm-2程度打ち込み、ｎ型拡散層201a
を形成する。
次に、半導体基板201の全面に誘電体膜、例えばリン
ドープポリSiを堆積し、溝203が埋まるように例えばRIE
によってエッチバックして、ビット線206を形成する。
次に、露出したビット線206の上面に、熱酸化によっ
て酸化膜207を形成する。このとき同時に前記開口部205
はビット線206によって埋められ、ビット線206は前記ｎ
型拡散層201aと接続される。
次に、隣合うフィールド酸化膜202、202と溝203で囲
まれた素子領域上にフォトレジストをマスクとして例え
ば10μｍ程度の孔208をRIEによって形成し、例えばヒ素
イオンを１×1015cm-2程度打込むことにより、孔208の
内面にｎ型拡散層208aを形成する（同図（ｂ））。
次に、キャパシタ誘電膜として、例えばSiO2とSiNxお
よびSiO2とからなる複合膜209を、例えばSiO2換算で90
Å程度形成し、続いて例えばリンドープポリSiを堆積し
た後、フォトレジストをマスクとしてパターニングして
プレート電極210を形成する。この後、熱酸化を行うこ
とにより、プレート電極210上に層間絶縁膜211を形成す
る。
さらに、溝203とプレート電極210によって囲まれた素
子領域上に熱酸化により、例えば100Å程度のゲート酸
化膜212を形成し、続いて導電体膜、例えばリンドープ
ポリSiを2000Å程度堆積した後パターニングしてトラン
スファ・トランジスタのゲート電極213を形成する。こ
の後、例えばヒ素イオンを半導体基板201に例えば１×1
015cm-2程度打込むことによって、このトランジスタの
ソース、ドレインとしてのｎ型拡散層214を形成する。
この後、層間絶縁膜を形成し、フォトレジストをマス
クとしてコンタクト孔を形成した後、Al配線を形成して
完成する。
上記第３の実施例によっても、ビット線を半導体基板
内に形成しているため、ビット線とトランジスタの一方
のｎ型拡散層214のコンタクトが容易となるものであ
る。しかも、セル内を平坦化することが可能であるた
め、容易に高集積化することができる。
次に、この発明の第４の実施例について、第５図を参
照して説明する。
上記第３の実施例においては、半導体基板内にビット
線206とキャパシタを構成するｎ型拡散層208a、複合膜2
09、プレート電極210を形成したが、この実施例におい
ては、半導体基板内にビット線およびキャパシタを構成
するノードと絶縁膜を形成する。
すなわち、第５図において、Ｐ型の半導体基板301の
表面に素子分離用のフィールド酸化膜302を所定間隔あ
けて形成する。
次に、フィールド酸化膜302と素子領域上の任意の位
置にフォトレジストをマスクとして例えば10μｍ程度の
孔303をRIEにより形成し、熱酸化により孔303の側面
に、キャパシタ誘電膜として例えば100Åの酸化膜304を
形成する（同図（ｂ））。
続いて、フォトレジストをマスクとしてこの酸化膜30
4の一部を選択的にエッチングして、開口部305を形成
し、フォトレジストを除去した後、開口部305を介して
斜めにイオンを注入することにより、開口部305から露
出した半導体基板301に、ヒ素を例えば１×1015cm-2程
度打ち込み、ｎ型拡散層301aを形成する。この後、孔30
3内に導電体膜、例えばリンドープポリSiを堆積し、例
えばRIEによりエッチバックして、ストレージ・ノード3
06を形成する。
次に、熱酸化によって、露出した前記ストレージ・ノ
ード306の上面に酸化膜307を形成する。このとき、開口
部305を介して、ストレージ・ノード306はｎ型拡散層30
1aに接続される。
次に、半導体基板301に所定間隔あけて溝308を形成し
た後、熱酸化によって溝308の内面に例えば500Å程度の
酸化膜309を形成する（同図（ｃ））。
次に、フォトレジストをマスクとして、前記酸化膜30
9の一部をエッチングしてビット線を接続するための開
口部310を形成する。この開口部310を介して斜めにイオ
ンを注入することにより、開口部310から露出した半導
体基板301に、ヒ素を例えば１×1015cm-2程度打ち込
み、ｎ型拡散層301bを形成する。
この後、半導体基板301の全面に導電体膜、例えばリ
ンドープポリSiを堆積し、溝308が埋まるように、例え
ばRIEによりエッチバックして、ビット線311を形成す
る。
さらに、熱酸化することによって露出したビット線31
1の上面に酸化膜312を形成する。このとき、ビット線31
1は開口部310を介してｎ型拡散層301bと接続される。
次に、フィールド酸化膜302と溝308によって囲まれた
素子領域上に、熱酸化によって、例えば100Å程度のゲ
ート酸化膜313を形成し、この上に導電体膜、例えばリ
ンドープポリSiを2000Å程度堆積し、これをパターニン
グしてトランスファ・トランジスタのゲート電極314を
形成する。この後、例えばヒ素イオンを基板301に、例
えば１×1015cm-2程度打込むことにより、トランジスタ
のソース、ドレインとしてのｎ型拡散層315を形成す
る。
この後、図示せぬ層間絶縁膜を形成し、フォトレジス
トをマスクとしてコンタクト孔を形成した後、Al配線を
形成して完成する。
次に、この発明の第５の実施例について、第６図を参
照して説明する。この実施例は第１の実施例とDRAMのセ
ル配列が相違するのみであり、セル内の構成は、第１の
実施例と同一である。したがって、第１図と同一部分に
は、同一符号を付す。
すなわち、この実施例においては、隣接するビット線
のそれぞれのビット線コンタクトがビット線の長手方向
にほぼ1/2n（例えば1/4）ピッチずれているのみであ
り、素子領域のパターンは同一の向きとされている。
第７図は、所謂フォールデッド・ビット線方式のセル
配列パターンの一部を示すものである。
すなわち、平行に配列された複数のビット線406の、
両端にはビット線センスアンプ407、408が接続されてい
る。すなわち、これらセンスアンプ407、408は、それぞ
れ偶数番目あるいは奇数番目の１本のビット線を介し
て、隣り合う２本のビット線が相補的な一対となって１
個のビット線センスアンプ407、408に接続されている。
各ビット線406は、それぞれの長さ方向に一定ピッチ
でトランスファ・トランジスタのドレイン（あるいはソ
ース）とのコンタクト405を有している。この場合、任
意のビット線コンタクトの位置に対して、隣のビット線
コンタクトの位置は、ビット線の長手方向に1/4ピッチ
ずれている。
第６図（ａ）は、第７図のセル配列パターンの一部を
詳細に示している。ビット線群とワード線群とは、交差
する向きで形成され、任意の２本のビット線および隣り
合う任意の２本のワード線をそれぞれ横切るようにトラ
ンスファ・トランジスタ２個分の素子領域が形成されて
いる。また、各ビット線は、それぞれの長手方向に一定
ピッチＰ毎に素子領域と交差する部分で２個のトランス
ファ・トランジスタにそれぞれ対応してキャパシタが接
続され、１トランジスタ、１キャパシタ構成のDRAMが１
素子領域当たり２個構成されている。
ここで、順次隣り合う複数本のビット線に注目する
と、あるビット線コンタクトの位置に対して、このビッ
ト線に順次隣り合うビット線のそれぞれのビット線コン
タクトの位置は、ビット線の長手方向に順次ほぼ1/4ピ
ッチづつずれている。
尚、この発明は上記実施例に限定されるものではな
く、要旨を変えない範囲において種々変形実施可能なこ
とは勿論である。
［発明の効果］ 以上、詳述したようにこの発明によれば、ビット線を
半導体基板の内部に埋設することにより、セル構造を平
坦化することができるため、従来に比べてビット線のコ
ンタクトを容易とすることが可能な半導体記憶装置およ
びその製造方法を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例を示すものであり、同
図（ａ）は一部切除した平面図、同図（ｂ）は同図
（ａ）のA-A線に沿った断面図、同図（ｃ）は同図
（ａ）のB-B線に沿った断面図、同図（ｄ）は同図
（ａ）のC-C線に沿った断面図、第２図は第１図の製造
工程を示す斜視図、第３図はこの発明の第２の実施例を
示すものであり要部の断面図、第４図はこの発明の第３
の実施例を示すものであり、同図（ａ）は一部切除した
平面図、同図（ｂ）は同図（ａ）のD-D線に沿った断面
図、同図（ｃ）は同図（ａ）のE-E線に沿った断面図、
同図（ｄ）は同図（ａ）のF-F線に沿った断面図、第５
図はこの発明の第４の実施例を示すものであり、同図
（ａ）は一部切除した平面図、同図（ｂ）は同図（ａ）
のG-G線に沿った断面図、同図（ｃ）は同図（ａ）のH-H
線に沿った断面図、同図（ｄ）は同図（ａ）のI-I線に
沿った断面図、第６図はこの発明の第５の実施例を示す
ものであり、同図（ａ）は一部切除した平面図、同図
（ｂ）は同図（ａ）のJ-J線に沿った断面図、同図
（ｃ）は同図（ａ）のK-K線に沿った断面図、第７図は
第６図のセルの配列を説明するために示す図、第８図は
従来のDRAMの構成を示す断面図である。 101、201、301……半導体基板、102、202、302……フィ
ールド酸化膜、103、203、308、……溝、105、205、310
……開口部、104、107、204、207、307、309、312……
酸化膜、106、206、311……ビット線、108、212、313…
…ゲート酸化膜、109、213、314……ゲート電極、116、
214、315……ソース、ドレイン、110……絶縁膜、112、
306……ストレージ・ノード、113、209、304……キャパ
シタ誘電膜、114、210……プレート電極。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｊ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】互いに並行する第１、第２の溝を少なくと
    も有し、これら第１、第２の溝により規定された凸部を
    有する第１導電型の半導体基板と、 前記凸部上に形成された、前記第１、第２の溝に接する
    第１の素子分離絶縁膜と、 前記凸部上に、前記第１の素子分離絶縁膜から離隔して
    形成された、前記第１、第２の溝に接する第２の素子分
    離絶縁膜と、 前記第１、第２の溝に直交する方向に互いに並行して形
    成され、前記第１の素子分離絶縁膜と前記第２の素子分
    離絶縁膜との間の前記凸部上方を横断する部分を持つ、
    前記第１の素子分離領域側に形成された第１のワード線
    および前記第２の素子分離領域側に形成された第２のワ
    ード線と、 前記凸部の、前記第１の素子分離絶縁膜と前記第１のワ
    ード線とによって挟まれている第１の領域に形成され
    た、第１のメモリキャパシタに接続されて第１のメモリ
    ・セルのソースおよびドレインの一方として機能する第
    ２導電型の第１の半導体領域と、 前記凸部の、前記第２の素子分離絶縁膜と前記第２のワ
    ード線とによって挟まれている第２の領域に形成され
    た、第２のメモリキャパシタに接続されて第２のメモリ
    ・セルのソースおよびドレインの一方として機能する第
    ２導電型の第２の半導体領域と、 前記凸部の、前記第１のワード線と前記第２のワード線
    とによって挟まれている第３の領域に形成された、前記
    第１、第２のメモリ・セルで共通のソースおよびドレイ
    ンの他方として機能する第２導電型の第３の半導体領域
    と、 前記第１の溝の内面に形成された、前記第３の半導体領
    域に達する開孔部を有する第１の絶縁膜と、 前記第２の溝の内面に形成された第２の絶縁膜と、 前記第１の溝に、前記第１の絶縁膜により前記基板と絶
    縁されて形成された、前記開孔部を介して前記第３の半
    導体領域に接続されるビット線と、 前記第２の溝に、前記第２の絶縁膜により前記基板と絶
    縁されて形成された他のビット線と、 前記ビット線上に形成された、前記ビット線を前記第１
    の溝の中に埋め込む第３の絶縁膜と、 前記他のビット線上に形成された、前記他のビット線を
    前記第２の溝の中に埋め込む第４の絶縁膜とを具備し、 前記第１のメモリ・セルの第１の半導体領域の、前記ビ
    ット線に沿った方向の素子分離に、前記第１の素子分離
    絶縁膜を用い、 前記第２のメモリ・セルの第３の半導体領域の、前記ビ
    ット線に沿った方向の素子分離に、前記第２の素子分離
    絶縁膜を用い、 前記第１のメモリ・セルの、第１の半導体領域、前記第
    １のワード線下のチャネル領域、および前記第２のメモ
    リ・セルと共有される第３の半導体領域それぞれの、前
    記ビット線に直交した方向の素子分離に、前記ビット線
    および前記他のビット線がそれぞれ埋め込まれている前
    記第１、第２の溝を用い、 前記第２のメモリ・セルの、第２の半導体領域、前記第
    ２のワード線下のチャネル領域、および前記第１のメモ
    リ・セルと共有される第３の半導体領域それぞれの、前
    記ビット線に直交した方向の素子分離に、前記ビット線
    および前記他のビット線がそれぞれ埋め込まれている前
    記第１、第２の溝を用いたことを特徴とする半導体記憶
    装置。
  2. 【請求項２】前記第１の半導体領域に接続された、前記
    第１のメモリキャパシタのストレージノード電極と、 前記第２の半導体領域に接続された、前記第２のメモリ
    キャパシタのストレージノード電極と、 前記第１、第２のメモリキャパシタのストレージノード
    電極に容量結合するプレート電極と、をさらに具備し、 前記プレート電極が、前記第１、第２のワード線上を覆
    って前記基板の全面上に形成されていることを特徴とす
    る請求項（１）に記載の半導体記憶装置。
  3. 【請求項３】前記第１、第２のメモリキャパシタは、ス
    タック型であることを特徴とする請求項（２）に記載の
    半導体記憶装置。
  4. 【請求項４】前記第１、第２のメモリキャパシタのスト
    レージノード電極はそれぞれ、前記第１、第２の溝の上
    方にオーバーラップされていることを特徴とする請求項
    （２）および請求項（３）いずれかに記載の半導体記憶
    装置。
  5. 【請求項５】前記第１の素子分離絶縁膜と前記第１の半
    導体領域との境界から、前記凸部に、前記第１、第２の
    溝に接することなく形成された第１の孔と、 前記第２の素子分離絶縁膜と前記第２の半導体領域との
    境界から、前記凸部に、前記第１、第２の溝に接するこ
    となく形成された第２の孔と、 前記第１の孔の周囲の前記凸部内に、前記第１の孔に沿
    って形成され、前記第１の半導体領域に接続された、前
    記第１のメモリキャパシタのストレージノード電極と、 前記第２の孔の周囲の前記凸部内に、前記第２の孔に沿
    って形成され、前記第２の半導体領域に接続された、前
    記第２のメモリキャパシタのストレージノード電極と、 前記第１、第２の孔内に形成された、前記第１、第２の
    メモリキャパシタのストレージノード電極に容量結合す
    るプレート電極と、をさらに具備し、 前記プレート電極の、前記第１の孔内に形成された部分
    と前記第２の孔内に形成された部分とが、前記第１、第
    ２の溝上を介して、互いに接続されていることを特徴と
    する請求項（１）に記載の半導体記憶装置。
  6. 【請求項６】前記第１、第２のメモリキャパシタは、ト
    レンチ型であることを特徴とする請求項（５）に記載の
    半導体記憶装置。
  7. 【請求項７】前記第１、第２の孔はそれぞれ、前記第
    １、第２の溝よりも深く形成されていることを特徴とす
    る請求項（５）および請求項（６）いずれか一項に記載
    の半導体記憶装置。
  8. 【請求項８】第１導電型の半導体基板に、互いに離隔し
    て第１、第２の素子分離絶縁膜を形成する工程と、 前記基板に、前記第１、第２の素子分離絶縁膜にそれぞ
    れ接する第１の溝、および前記第１、第２の素子分離絶
    縁膜にそれぞれ接して前記第１の溝に並行する第２の溝
    を形成し、前記基板に、前記第１、第２の溝により規定
    された凸部を得る工程と、 前記第１、第２の溝の内面上に、第１、第２の絶縁膜を
    それぞれ形成する工程と、 前記第１の絶縁膜に、前記第１の素子分離絶縁膜と前記
    第２の素子分離絶縁膜との間の前記凸部に達する開孔部
    を形成する工程と、 前記第１の溝内に、前記第１の絶縁膜により前記基板と
    絶縁された、前記開孔部を介して前記凸部に接するビッ
    ト線、および前記第２の溝内に、前記第２の絶縁膜によ
    り前記基板と絶縁された、他のビット線をそれぞれ形成
    する工程と、 前記ビット線上に、前記ビット線を前記第１の溝の中に
    埋め込む第３の絶縁膜、および前記他のビット線上に、
    前記他のビット線を前記第２の溝の中に埋め込む第４の
    絶縁膜をそれぞれ形成する工程と、 少なくとも前記第１の素子分離絶縁膜と前記第２の素子
    分離絶縁膜との間の前記凸部上方に、前記第１、第２の
    溝に直交する方向に、前記開孔部を間に挟んで互いに並
    行され、前記第１の素子分離領域側に配置されて前記凸
    部上方を横断する部分を持つ第１のワード線および前記
    第２の素子分離領域側に配置されて前記凸部上方を横断
    する部分を持つ第２のワード線をそれぞれ形成する工程
    と、 前記凸部の、前記第１の素子分離絶縁膜と前記第１のワ
    ード線とによって挟まれている第１の領域、前記第２の
    素子分離絶縁膜と前記第２のワード線とによって挟まれ
    ている第２の領域、および前記第１のワード線と前記第
    ２のワード線とによって挟まれ、前記開孔部に接する第
    ３の領域に、第２導電型の第１の半導体領域、第２導電
    型の第２の半導体領域、および前記開孔部を介して前記
    ビット線に接続される第２導電型の第３の半導体領域を
    それぞれ形成する工程と、 前記第１の半導体領域に接続される第１のメモリキャパ
    シタ、および前記第３の半導体領域に接続される第２の
    メモリキャパシタをそれぞれ形成する工程と を具備したことを特徴とする半導体記憶装置の製造方
    法。
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