JPS63263758A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特に微細なセルで、安定
な動作を行うのに好適なダイナミックランダムアクセス
メモリ（ＤＲＡＭと略す）に関する。

〔従来の技術〕

従来の半導体メモリは、例えば、昭和６１年出願公開第
１７４６７０号に記載しであるように、半導体基板表面
に形成した深孔の下半部にキャパシタを形成し、該深孔
の上半部にスイッチングトランジス夕を形成し、かつ、
ビット線に接続する該トランジスタのドレイン部を覆っ
てワード線を形成する構成である。

〔発明が解決しようとする問題点〕

したがって、上記従来の装置では、ワード線をドレイン
形成後に形成するので、ワード線とドレインが自己整合
によって形成できず、高密度化の点に配慮がされていな
かった。

また、複数個のメモリセルを高密度に配列すると、ワー
ド線とビット線との交差する部分にメモリセルが配列さ
れる、いわゆる「クロスポイントスイッチ」状になるた
め、ワード線をオンすると、すべてのビット線にキャパ
シタの信号が加わってオンするので、開放ビット線構成
となり、低雑音を特長とする折り返しビット線構成が実
現できず、回路の安定動作上の配慮が不足していた。

また１本発明者らが、先に出願した半導体メモリは、半
導体基板に形成した深溝内にワード線と、キャパシタを
埋め込む構成である。この半導体メモリでは、ワード線
とドレインとを自己整合によす形成できるので、メモリ
の高密度化に有利である。また、折り返しビット線構成
が可能なので、高密度で安定な回路動作が得られる。

しかし、上記の半導体メモリでは、いずれも、以下のよ
うな問題を有する。すなわち、■キャパシタを深溝内に
埋め込むので、キャパシタの容量が小さい。また、■複
数のビット線を、半導体基板上にそれぞれ絶縁膜を介在
させて形成するので。

ビット線を高密度に設けた場合、誘導雑音が増加し、メ
モリセルを高密度に形成できない。さらに、■基板表面
上に設ける構成要素が多いので、基板表面の平坦化が困
難で、製造プロセスが複雑になる。

本発明の目的は、このような従来の問題点を解決し、キ
ャパシタの容量を増大させ、誘導雑音を低減でき、高密
度化が実現でき、製造プロセスが容易であると共に、ワ
ード線とドレインとの自己整合、および折り返しビット
線構成が容易に実現できる半導体メモリを提供すること
にある。

〔問題点を解決するための手段〕

上記目的を達成するために１本発明の半導体メモリは、
スイッチングトランジスタとキャパシタから成る複数個
のメモリセルにより構成される半導体メモリにおいて、
半導体基板表面に設けた深溝内の下部で、上記キャパシ
タおよび上記スイッチングトランジスタの下部にビット
線を埋め込み、かつ、該ビット線の上部に該ビットと交
差するワード線を設けたことを要旨とする。

好適な実施態様では、上記キャパシタが、上記半導体基
板表面上に形成され、上記ワード線が、上記半導体基板
の上記深溝の上部で、該深溝と交差して形成された浅溝
内に形成されている。

また、他の実施態様では、上記深溝内に１間に絶縁膜を
介在させてビット線が２本埋め込まれ、あるいは、上記
浅溝内に間に絶縁膜を介在させてワード線が２本埋め込
まれている。

〔作用〕

上記のような構成により、本発明の半導体メモリは、■
スイッチングトランジスタ、ビット線、ワード線を深溝
および浅溝内に埋め込むことができるので、キャパシタ
のみを半導体基板表面上に形成することができる。した
がって、キャパシタの容量を従来に比べて格段に増加さ
せることができる。また、■各ビット線を、半導体基板
に設けた深溝内に埋め込むので、絶縁膜のみならず、基
板によるシールドがなされ、従来に比べて誘導雑音を大
幅に低減でき、したがって、メモリの高密度化が達成で
きる。さらに、■基板表面上に設ける構成要素が少ない
ので、基板表面を平坦化でき。

製造プロセスを容易にできる。

さらに、１条の浅溝内に設けた、あるいは２条の浅溝内
に１本ずつ設けた２本のワード線の一方を、スイッチン
グトランジスタがオンする電圧（通常Ｖｃｃ）に上昇さ
せたときには、上記キャパシタ列の１つおきのキャパシ
タに接続したスイッチングトランジスタがオンする。こ
の２本のワード線の他方をオンしたときには、残りの１
つおきのキャパシタに接続したスイッチングトランジス
タがオンする。これによって折り返しビット線構成を実
現でき、折り返しビット線構成の特長である、低雑音で
安定な回路動作が可能となる。

〔実施例〕

実施例　１ 本発明の第１の実施例を、第１図〜第１０図を用いて説
明する。

第２図は、本発明の第１の実施例の１トランジスタ１キ
ヤパシタメモリセルを示す回路図である。

図において、１００はスイッチングトランジスタ、２０
０はキャパシタ、６はビット線、１７はワード線、２０
はストレージノード、２２はプレートである。

第１図は、第２図に回路を示した本発明の第１の実施例
の半導体メモリを構成する１個のメモリセル近傍の断面
図である。第１図において、１はＳｉ基板、２５はＳｉ
基板１に形成された深溝（第１の溝）、５は深溝２５の
底部および側壁に形成されたビット絶縁膜、６は深溝２
５内に埋め込まれたビット線、７はビット線６とスイッ
チングトランジスタのドレインとを接続するための接続
膜、８は第２のビット絶縁膜、１０はスイッチングトラ
ンジスタのドレイン、１４はフィールド絶縁膜、１２は
深溝２５の上部に、該深溝２５と直交して形成された浅
溝（第２の溝）、１７は浅溝１２内に埋め込まれたワー
ド線、１８は浅溝１２内に埋め込まれた埋め込み絶縁膜
、１５はゲーｌ〜絶縁膜、・１６はスイッチング１−ラ
ンジスタのソース、２００はキャパシタ、２０はストレ
ージノード、２１はキャパシタ絶縁膜、２２はプレート
である。

本実施例の半導体メモリは、■スイッチング１〜ランジ
スタ、ビット線６．ワード線１７が深溝２５および浅溝
１２内に埋め込まれているので、キャパシタのみを半導
体基板表面上に形成することができる。したがって、キ
ャパシタの容量を従来に比べて格段に増加させることが
できる。また、■各ビット線６を、半導体基板に設けた
深溝２５内に埋め込むので、ビット絶縁膜５のみならず
、基板によるシールドがなされ、従来に比べて誘導雑音
を大幅に低減でき、メモリセルを高密度に形成できる。

さらに、■基板表面上に設ける構成要素が少ないので、
基板表面を平坦化でき、製造プロセスが容易になる。

次に、第１図に示した半導体メモリの製造プロセスを第
３図〜第１０図を用いて説明する。

まず、第３図に示すように、抵抗率１０Ω・】のＰ型（
１００）面のＳｉ基板１に、幅１．ｃａ、深さ２−の深
溝２５をＣＣＬガスを用いたドライエツチングにより形
成する。このときのマスクは、Ｓｉ基板１の表面上に被
着した１０ｎｍ厚のＳｉｎ、膜２．２００ｎｍ厚のＣＶ
Ｄ法によるＳＬ、Ｎ、膜３、および３００ｎｍ厚のＣＶ
Ｄ法によるＳ　ｉｏ２膜４である。なお、この３層のパ
ターニングは通常のホトエツチング法による。

この後、　１１００℃の湿式酸化により、第４図に示す
ように、２００ｎｍ厚のＳｉＯ２膜のビット絶縁膜５を
深溝２５の底部と側壁に形成し、次いで、多結晶ＳＬ膜
を深溝２５を埋めるように厚さ５００ｎｎ＋全体に被着
し、かつ多結晶Ｓｉ膜を全面エツチングして、深溝２５
の底部から１／７１１の厚さにビット線６を残存させる
。この多結晶Ｓｉ膜にはＡｓ（ヒ素）を１×１０”ｄｌ
ｌ−’程度添加する。これで、５〜１０Ω／口のシート
抵抗のビット線６が形成できるが、さらに低抵抗のビッ
ト線が必要な場合には、ＷＳｉ２やＭｏＳｉ２あるいは
ＴｉＳｉ２などのシリサイドを用いてビット線６を形成
する。この場合０．５〜１Ω／口のシート抵抗が実現で
きる。

この後、ビット線６をマスクとして、ビット絶縁膜５に
ＨＦ系の溶液エツチングを施せば、ビット線６の上端部
から下がった位置にビット絶縁膜６の上端部が形成され
る。このとき、ＣＶＤ・ＳｉＯ□膜４もいっしょに除去
される。この後、第５図に示すように多結晶Ｓｉ膜を２
００ｎｍ厚に被着すると、これがビット線６とスイッチ
ングトランジスタのドレインとの接続膜７となる。

この後、２００ｎｍ厚だけ、ドレイン接続膜７の多結晶
Ｓｉ膜を等方的にエツチングすれば、第６図に示すよう
に、ビット線６の上端部のみにドレイン接続膜７が残存
する。

次に、Ｓｉ、Ｎ、膜３をエツチング除去した後。

全体に１０００℃の湿式酸化を施して、２００ｎｍ厚の
Ｓｉｎ、の第２のビット絶縁膜８を形成する。このとき
、第６図に示すようにドレイン接続膜７の部分を通って
ピッ１〜ｎ６に含まれていたＡｓが拡散し、深溝２５の
側壁のＳｉ表面にｎ＋型のドレイン１０が形成される。

この後、深溝２５の残った部分に不純物を添加しない多
結晶Ｓｉ膜９を、全面被着とその後の全面エツチングに
よって残存させる。

その後、ＣＣａ、を用いたドライエツチングにより、第
７図に示すように、Ｓｉ基板の深溝２５の上部で、該深
溝２５と直交する浅溝１２を形成する。その深さは１丁
度ビット線６の上端部にあるドレイン１０が露出される
ように形成する。このとき、Ｓｉ基板１の表面には２０
ｎａ＋厚の５１０２膜１１を形成しておく。

この後、第８図に示すように、後にスイッチングトラン
ジスタのチャネルとすべき部分に１１００ｎ厚のＳｉ、
Ｎ４マスク１３を選択的に被着し、１０００℃で２００
ｎｍ厚のＳｉｎ、を形成するように湿式酸化を行った後
、Ｓｉ、Ｎ、マスク１３を除去すると、第９図に示すよ
うにＳｉ３Ｎ、マスク１３の被着されていない部分にフ
ィールド５ｉｎｔ膜１４が形成される。

その後、Ｓｉ３Ｎ、マスク１３の被着されていた浅溝１
２の側面部に２０ｎｍ厚のゲートＳｉｎ、膜１５を形成
する。

この後、全体にＷシリサイド膜を３００ｎｍ厚に被着し
、ＣＦ、ガスを用いて全面に異方性ドライエツチングを
行うと、第１０図に示すように、浅溝１２の側壁にのみ
Ｗシリサイド膜が残存し、ワード線１７となる。その後
、ＣＶＤ−５ｉ○２膜を残った浅溝１２の部分を埋める
ように埋め込み絶縁膜１８を形成する。

その後、Ａｓのイオンを１００ｋｅＶでｌＸｌ０１６■
−２打込み、９００℃、２０分の熱処理を行うと、かっ
てＳｉ、Ｎ４マスク１３の被着されていたＳｉＭ板１の
表面部に、第１図に示すように、ｎ＋型のソース１６が
形成される。次いで、このソース１６上の絶縁膜（第８
図の１１）を選択的にエツチング除去してコンタクト孔
２３を設けた後、ソース１６上に、コンタクト孔２３を
介して多結晶Ｓｉのストレージノード２０を選択的に形
成する。この後、Ｓ　ｉ　Ｏｚ　／８１３Ｎ４の２層膜
で構成される膜厚１０ｎｎ＋のＳ　ｉ０２等価のキャパ
シタ絶縁膜２１を被着し、さらにその上にリンを添加し
た３００ｎｍ厚の多結晶Ｓｉから成るプレート２２を形
成する。

これによって、深溝２５に埋め込まれたビット線６、ビ
ット線６に接続されたドレイン１０．この上部に、深溝
２５と直交する浅溝１２内にワード線１７、ストレージ
ノード２０．キャパシタ絶縁膜２１、プレート２２など
で構成される１トランジスタ１キャパシタ型ＤＲＡＭセ
ルが実現できる。

このとき、浅溝１２の深さは約１ｔ１ｍであるから。

ソース１６の厚さ約０．２．、上部に盛り上がったドレ
イン１０の厚さ約０．２．を差し引けば、約０．６−の
チャネル長をもつ、ワード線１７をゲートとするスイッ
チングトランジスタが形成される。

実施例　２ また、第１１図に本発明の第２の実施例を示すように、
第５図に示した工程において、ビット線６の一方の上端
部をＳｉ、Ｎ４膜などを用いて覆っておいて、この部分
のビット絶縁膜５を残存させれば、ドレイン１０は他方
の上端部にのみ形成される。

また、必要に応じてこのビット線６の上端部を覆う５１
３Ｎ４膜をビット線６の上端部に被着すれば、必要な部
分にのみドレイン１０を形成することができる。

実施例　３ 第１２図に本発明の第３の実施例を示す。これまで説明
してきた本発明の実施例では、ストレージノード２０は
１層であり、キャパシタもこのストレージノード２０の
上面と側面にしか形成されなかったが、第１２図に示す
ように、第１のストレージノード２０−１を形成し、こ
の上に絶縁膜スペーサを被着し、このスペーサにコンタ
クト孔を形成してから、第２のストレジノード２０−２
を形成して第１のストレージノード２０−１に接続し、
この後絶縁膜スペーサを除去してからキャパシタ絶縁膜
２１を被着し、最後にプレート２２を被着すれば、図示
のごとく、ストレージノードが２段となったキャパシタ
を形成できる。この場合、第１のストレージノード２０
−１の上面の一部および側面、第２のストレージノード
２０−２の下面の一部、側面および上面をキャパシタ面
とすることができるため、飛躍的にキャパシタ面積を拡
大でき、それに応じて大きなキャパシタ容量を得ること
ができる。

この方式では原理的に２段以上何段までもストレージノ
ードを形成できるので、必要に応じた段数を積めばよい
。

実施例　４ 第１３図に本発明の第４の実施例の平面図を示す。

深溝に埋め込んだビット線６、これと直交した１条の浅
溝１２に埋め込んだ２本のワード線１７−１と１７−２
は、それぞれ、交互にストレージノード２０にアクセス
して充放電させる。１本のワード線１７−１をオンすれ
ば、対になったビット線６−１と６−２のうち６−１の
方のみオンされる。１７−１をオンすれば６−２がオン
される。この対のビット線６−１と６−２はセンスアン
プ２４の差動入力に接続されるので、いわゆる「折り返
しビット線構成」が実現できる。

実施例　５ 上記第４の実施例では、１条の浅溝に２本のワード線を
埋め込んだが、第１３図に示した実施例４で、２本のワ
ード線間にＳｉ基板１を残しておけば、第１４図に示す
ように１条の浅溝に１本のワード線とすることもできる
。

また、上記各実施例の説明では、折り返しビット線の例
を示したが、ビット線６とワード線１７の交差する部分
にすべてスイッチングトランジスタを形成すれば、いわ
ゆる「開放ビット線構成」が実現できる。この場合も１
条の浅溝に１本あるいは２本のワード線を形成できる。

実施例　５ また、本発明の第５の実施例を第１５図に示す。

第４図に示した工程において、ビット線６とする多結晶
Ｓｉあるいはシリサイド膜を深溝２５を埋めないように
厚さ２００ｎ＋＋＋に被着し、全面エツチングを行って
、深溝２５の側壁にビット線６を残し、ホトレジストを
深溝２５の下半分に残存させてから再びビット線６を等
方的にエツチングすると、第１５図に示すごとく、１条
の深溝内に２本のビット線６−１と６−２を形成できる
。これらの２本のビット線間にはＣＶＤ−８ｉｎ２膜の
ビット線分離膜２６を埋め込めばよい。この２本のビッ
ト線６−１と６−２に対応して、２つのドレイン接続部
７−１と７−２．２つのドレイン１０−１とｔｏ−２，
２つのストレージノード２０−１と２０−２を形成する
ことができ、集積密度は向上する。

なお、上記各実施例の説明においては、ビット線６やワ
ード線１７は、溝内に埋め込んだ構造を用いたが、これ
らの線にはそれぞれ給電する必要があるので、溝の端部
あるいは中間部においてホトレジスト膜を選択的に被着
し、全面エツチングの際にＳＬ基板表面上にワード線や
ビット線を残存させれば、この部分に電極を接続するこ
とは容易である。ビット線の場合には、接続されている
スイッチングトランジスタの１つをメモリセルとして用
いずにトランスファースイッチとしてビット線に給電す
ることもできる。

また、上記各実施例では、縦型のスイッチングトランジ
スタのみ図示したが、ワードＩｗ１１７を選択的にＳｉ
基板１の表面上にゲートＳｉｎ、膜１５を介して残せば
そのまま、平面型のトランジスタを形成できる。さらに
、ＣＭＯ５用にＰチャネル、ｎチャネルトランジスタ、
Ｐウェルやｒ１ウェルなどを、本発明のメモリセルと共
存してＳｉ基板１に形成することも容易である。

〔発明の効果〕

本発明によれば、ビット線とワード線を基板に埋め込む
ことができるので、基板上面をすべて。

８Ｍキャパシタとして用いることができ、小さな面積に
大きなキャパシタを形成でき、キャパシタ容量を増大で
きると共に、メモリの高密度化に効果がある。また、基
板上にキャパシタのみを設ければよいので、基板表面を
平坦化でき、製造プロセスを容易にできる。

さらに、ビット線が基板内に埋め込まれているので、従
来、高密度化すると指数関数的に増大した、ビット線間
の誘導雑音の障害を防止でき、高い安定性を持つ回路が
構成できると共に、メモリの高密度化に効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す縦断面図、第２図は第
１図のメモリセルの回路図、第３図〜第１Ｏ図はそれぞ
れ第１図の半導体メモリの製造工程を示す図、第１１図
、第１２図、第１４図、第１５図はそれぞれ本発明の別
の実施例を示す縦断面図、第１３図は本発明の別の実施
例の平面図である。 １・・・ＳＬ基板 ２・・・Ｓｉｏ２膜 ３・・・Ｓｉ３Ｎ４膜 ４−ＣＶＤ−５ｉｎ２膜 ５・・・ビット絶縁膜 ６・・・ビット線 ７・・・ドレイン接続膜 ８・・・第２のビット絶縁膜 ９・・・埋め込み多結晶Ｓｉ膜 １０・・ドレイン １１＝・ＳｉＯ，膜 １２・・・浅溝 １３・・・５ｊ３Ｎ４マスク １４・・・フィールドＳｉｏ２膜 １５・・・ゲートＳｉｏ２膜 １６・・・ソース １７・・・ワード線 １８・・・埋め込み絶縁膜 ２０・・・ストレージノード ２１・・・キャパシタ絶縁膜 ２２・・・プレート ２３・・・コンタクト孔 ２４・・・センスアンプ ２５・・・深溝 ２６・・・ビット線分離膜 １００・・・スイッチングトランジスタ２００・・・キ
ャパシタ 代理人弁理士　　中　村　純之助 １　Ｓｉ厚す々　　　　　１６　ソース　　　　　　２
０　ストし−ジノード６　乙Ｊ＃　　　　　１７　　ワ
ードマ！Ｌ　　　　２１　キャ心りＪ々躊順＋０　１−
”ｔイ〉　　　　　１５１°二［１Ｓ、“θ□〃＃　　
２２　ブレート５　ビート／静１ヒｇグ　　　　　８　
財２ビ、７滉（表れ賂　ＩＩ　　　Ｓイ゛θ導傘

Claims (1)

1. 【特許請求の範囲】 １、スイッチングトランジスタとキャパシタから成る複
   数個のメモリセルにより構成されたダイナミックランダ
   ムアクセス半導体メモリにおいて、上記キャパシタおよ
   び上記スイッチングトランジスタの下部で、半導体基板
   に形成された第１の溝内の下部にビット線が埋め込まれ
   、かつ、ワード線が上記ビット線の上部で、該ビット線
   と交差するように形成されていることを特徴とする半導
   体メモリ。 ２、上記キャパシタが、上記ワード線の上部の、上記半
   導体基板表面上に形成されていることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ。 ３、上記ワード線が、上記半導体基板の上記第１の溝の
   上部に、該第１の溝と交差して形成された第２の溝内に
   形成されていることを特徴とする特許請求の範囲第１項
   記載の半導体メモリ。 ４、１条の上記第１の溝内に２本のビット線が間に絶縁
   膜を介在させて埋め込まれていることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ。 ５、１条の上記第２の溝内に２本のワード線が間に絶縁
   膜を介在させて埋め込まれていることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ。