JP3420522B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、ＤＲＡＭ（Dy
namic Random Access Memory）の構造およびその製造方
法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体装置の需要が急速に拡大
している。また、機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に従って、半導体装置の高集積化および高応答性あるい
は高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてＤＲＡＭが一般的に知られてい
る。このＤＲＡＭは、多数の記憶情報を蓄積する記憶領
域であるメモリセルアレイと、外部との入出力に必要な
周辺回路とから構成されている。

【０００４】次に、従来のＤＲＡＭの構造について説明
する。図２３は従来のＤＲＡＭの構造を示す平面図であ
る。

【０００５】図２３を参照して、従来のＤＲＡＭでは、
シリコン基板の上に能動領域３６１が形成されている。
能動領域３６１の平面形状は「凸」状であり、ソース・
ドレイン領域とチャネルドープ領域とを含む。隣り合う
能動領域３６１を分離するための分離領域として分離酸
化膜３０３が形成されている。シリコン基板上に複数本
のゲート電極（ワード線）３０９が形成されている。ゲ
ート電極３０９と直交する方向にビット線３１３が延び
ている。

【０００６】能動領域３６１内のソース・ドレイン領域
の一方とビット線３１３とはコンタクトホール３３０に
より電気的に接続される。能動領域３６１の一部分を覆
うようにキャパシタの下部電極であるストレージノード
３１８が形成されている。ストレージノード３１８はコ
ンタクトホール３１５により能動領域３６１内のソース
・ドレイン領域の他方と電気的に接続されている。

【０００７】次に、従来のＤＲＡＭの断面の構造につい
て説明する。図２４は、図２３中のＸＸＩＶ−ＸＸＩＶ
線に沿って見た断面を示す図である。図２５は、図２３
中のＸＸＶ−ＸＸＶ線に沿って見た断面を示す図であ
る。

【０００８】まず、図２４を参照して、シリコン基板３
０１にトレンチ３０２が形成されている。トレンチ３０
２を充填するように分離酸化膜３０３が形成されてい
る。隣り合う分離酸化膜３０３の間にｐ型のウェル領域
３０５が形成されている。また、能動領域３６１内には
ｎ型のソース・ドレイン領域としての不純物領域３０４
が形成されている。

【０００９】不純物領域３０４の間のシリコン基板３０
１上にはゲート酸化膜３０６を介在させてゲート電極３
０９が形成されている。ゲート電極３０９は、ドープト
ポリシリコン層３０７とタングステンシリサイド層３０
８により構成される。ゲート電極３０９を覆うように層
間絶縁膜３１０および３１４が形成されている。層間絶
縁膜３１０および３１４には不純物領域３０４に達する
コンタクトホール３１５が形成されている。コンタクト
ホール３１５にはプラグ３１６が充填されている。プラ
グ３１６を介して不純物領域３０４と電気的に接続する
ようにストレージノード３１８と誘電体膜３１９と上部
電極３２０からなるキャパシタが形成されている。下部
電極３１８はバリア層３１７を介してプラグ３１６と電
気的に接続されている。キャパシタを覆うように層間絶
縁膜３２１が形成されている。

【００１０】図２５を参照して、シリコン基板３０１に
トレンチ３０２が形成されている。トレンチ３０２を埋
込むように分離酸化膜３０３が形成されている。分離酸
化膜３０３が形成されないシリコン基板３０１の部分に
はｐ型のウェル領域３０５とｎ型の不純物領域３０４が
形成されている。

【００１１】シリコン基板３０１の表面にゲート酸化膜
３０６を介在させてゲート電極３０９が形成されてい
る。ゲート電極３０９を覆うように層間絶縁膜３１０が
形成されている。層間絶縁膜３１０には不純物領域３０
４に達するコンタクトホール３３０が形成されている。
コンタクトホール３３０には、ドープトポリシリコン層
とタングステンシリサイド層の２層構造のビット線３１
３が形成されている。ビット線３１３を覆うように層間
絶縁膜３１４、誘電体膜３１９、セルプレート３２０お
よび層間絶縁膜３２１が形成されている。

【００１２】次に、図２３〜図２５で示す半導体装置の
製造工程について説明する。図２６は、図２３〜図２５
で示す半導体装置の製造工程を示す図である。なお、図
２６は、図２４で示す断面に対応した図である。図２６
を参照して、シリコン基板３０１の表面にトレンチ３０
２を形成し、トレンチ３０２を埋込む分離酸化膜３０３
を形成する。シリコン基板３０１の表面にｐ型の不純物
を注入することによりウェル領域３０５を形成する。シ
リコン基板３０１の表面にシリコン酸化膜、ドープトポ
リシリコン膜およびタングステンシリサイド膜を形成す
る。タングステンシリサイド膜上にレジストパターンを
形成し、このレジストパターンに従ってタングステンシ
リサイド膜、ドープトポリシリコン膜およびシリコン酸
化膜をエッチングすることによりゲート酸化膜３０６と
ゲート電極３０９を形成する。ゲート電極３０９をマス
クとしてシリコン基板３０１の表面にｎ型の不純物イオ
ンを注入することにより不純物領域３０４を形成する。
シリコン基板３０１の表面を覆うように層間絶縁膜３１
０を形成する。層間絶縁膜３１０上にホールパターンを
有するレジストパターン３２９を形成する。レジストパ
ターン３２９をマスクとして層間絶縁膜３１０をエッチ
ングすることにより不純物領域３０４に達するコンタク
トホール３３０を形成する。

【００１３】図２３〜図２５を参照して、コンタクトホ
ール３３０を充填するように層間絶縁膜３１０の表面に
ビット線３１３を形成する。ビット線３１３上に層間絶
縁膜３１４を形成する。層間絶縁膜３１４上にレジスト
パターンを形成し、このレジストパターンにしたがって
層間絶縁膜３１４および３１０をエッチングすることに
より、不純物領域３０４に達するコンタクトホール３１
５を形成する。コンタクトホール３１５をプラグ３１６
で充填する。プラグ３１６上にバリア層３１７、ストレ
ージノード３１８、誘電体膜３１９およびセルプレート
３２０を形成することにより、キャパシタを形成する。
キャパシタを覆うように層間絶縁膜３２１を形成して図
２３〜図２５で示す半導体装置が完成する。

【００１４】

【発明が解決しようとする課題】上述のような従来の製
造方法で生じる問題について以下に説明する。図２６で
示す工程では、コンタクトホール３３０を形成するため
のレジストパターン３２９を層間絶縁膜３１０上に形成
する。このとき、レジストパターンの位置がずれると不
純物領域３０４にコンタクトホール３３０が達すること
なく、いわゆるコンタクト不良が生じる場合がある。ま
た、コンタクトホール３３０がゲート電極３０９に達す
ると、コンタクトホール３３０を埋込むビット線３１３
とゲート電極３０９がショートしてしまうという問題が
ある。

【００１５】また、１９９７ Symposium on VLSI Techn
ology Digest of Technical Paperspp.１７〜１８に
は、ゲート電極の側面と上面にシリコン窒化膜からなる
エッチングストッパを設けた半導体装置が開示されてい
る。

【００１６】このような半導体装置では、シリコン窒化
膜がエッチングされにくいために、コンタクトホールが
ゲート電極に達することはない。そのため、ビット線と
ゲート電極とのショートを防止することができる。しか
しながら、コンタクトホールを形成するためのレジスト
パターンの位置がずれた場合には、コンタクトホールが
不純物領域に達することなくコンタクト不良が生じると
いう問題があった。

【００１７】そこで、この発明は、上述のような問題を
解決するためになされたものであり、コンタクト不良の
発生を防止し、信頼性の高い半導体装置を提供すること
を目的とするものである。

【００１８】

【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板と、半導体基板上で絶縁膜を介在さ
せて、互いに距離を隔てて形成された第１と第２の導電
層と、第１と第２の導電層の間で半導体基板の表面に形
成された不純物領域と、第１と第２の導電層の間で半導
体基板上に形成された絶縁層とを備える。絶縁層は、第
１と第２の導電層間で不純物領域に達する孔を有する。
第１と第２の導電層間の距離は、孔の位置で相対的に小
さく、孔以外の位置で相対的に大きい。半導体装置は、
孔を充填して不純物領域と電気的に接続される第３の導
電層とをさらに備える。第３の導電層はキャパシタの下
部電極である。

【００１９】このように構成された半導体装置において
は、孔が達する不純物領域の位置で第１と第２の導電層
間の距離が小さい領域を形成することができる。この第
１と第２の導電層を覆うように絶縁層を形成すれば、こ
の距離が小さい部分では、絶縁層に空洞部分が生じる。
したがって、絶縁層をエッチングすることにより空洞部
分が大きくなり、その空洞部分を利用して不純物領域に
達する孔を自己整合的に形成することができる。そのた
め、この孔を形成する際にはレジストパターンを用いる
必要がないため、レジストパターンの位置ずれによるコ
ンタクト不良が発生しない。その結果、信頼性の高い半
導体装置を提供することができる。

【００２０】

【００２１】

【００２２】この発明の１つの局面に従った半導体装置
の製造方法は、半導体基板上で絶縁膜を介在させて互い
に距離を隔てて第１と第２の導電層を形成する工程を備
える。第１と第２の導電層間の距離は第１部分で相対的
に小さくなり、第２部分で相対的に大きくなるように第
１と第２の導電層は形成される。半導体装置の製造方法
は、さらに、第１と第２の導電層の間で半導体基板の表
面に不純物領域を形成する工程と、第１部分で第１と第
２の導電層の間に空洞部分を有するように第１と第２の
導電層を覆う絶縁層を半導体基板上に形成する工程と、
絶縁層の最上面が空洞部分の近傍に達するまで絶縁層を
除去した後、空洞部分を大きくするように絶縁層をエッ
チングして第１部分で不純物領域に達する孔を絶縁層に
形成する工程と、孔を充填して不純物領域と電気的に接
続される第３の導電層を形成する工程とを備える。

【００２３】このような半導体装置の製造方法に従え
ば、第１部分で絶縁層に空洞部分を形成し、空洞部分が
形成された絶縁層をエッチングすることにより、空洞部
分を大きくする。これにより、空洞部分が下方に延び、
不純物領域に達する孔を自己整合的に形成することがで
きる。そのため、孔を形成する際には、レジストパター
ンを用いないので、レジストパターンの位置ずれによる
コンタクト不良を防止することができる。その結果、信
頼性の高い半導体装置を提供することができる。

【００２４】また、第１と第２の導電層上に第２の絶縁
層を形成する工程をさらに備え、第２の絶縁層を形成す
る工程は、半導体基板の表面から第２の絶縁層の頂面ま
での高さＣと第１部分での第１と第２の導電層間の距離
Ａとの比（Ｃ／Ａ）が２．５以上３．５以下となるよう
に第２の絶縁層を形成することが好ましい。この場合、
上述の空洞部分が確実に発生するため、より信頼性の高
い半導体装置を提供することができる。

【００２５】また、第１と第２の導電層はワード線であ
り、第３の導電層はビット線であることが好ましい。

【００２６】この発明の別の局面に従った半導体装置の
製造方法は、半導体基板上で絶縁膜を介在させて互いに
距離を隔てて第１と第２の導電層を形成する工程を備え
る。第１と第２の導電層間の距離は第１部分で相対的に
小さくなり、第２部分で相対的に大きくなるように第１
と第２の導電層は形成される。半導体装置の製造方法
は、さらに、第１と第２の導電層の間で半導体基板の表
面に不純物領域を形成する工程と、第１部分で第１と第
２の導電層の間に空洞部分を有するように第１と第２の
導電層を覆う第１の絶縁層を半導体基板上に形成する工
程と、第１の絶縁層を異方性エッチングすることによ
り、第１部分で第１と第２の導電層の間に第１の絶縁層
を残存させ、かつ第２部分で不純物領域の表面を露出さ
せる工程と、露出した不純物領域の表面に接触するよう
に金属層を形成する工程と、熱処理を施すことにより、
金属層と接触した不純物領域の部分に金属化合物を形成
する工程と、第１部分で第１と第２の導電層の間に空洞
部分を有するように第１と第２の導電層を覆う第２の絶
縁層を半導体基板上に形成する工程と、第２の絶縁層の
最上面が空洞部分の近傍に達するまで第２の絶縁層を除
去した後、空洞部分を大きくするように第２の絶縁層を
エッチングして第１部分で不純物領域に達する孔を第２
の絶縁層に形成する工程と、孔を充填して不純物領域と
電気的に接続される第３の導電層を形成する工程とを備
える。

【００２７】このような工程に従えば、第１部分で第２
の絶縁層に空洞部分を形成し、その第２の絶縁層をエッ
チングすることにより空洞部分を大きくする。これによ
り、空洞部分が下方に延び、不純物領域に達する孔を自
己整合的に形成することができる。そのため、この孔を
形成する際にレジストパターンを用いないので、レジス
トパターンの位置ずれによるコンタクト不良を防止する
ことができる。その結果、信頼性の高い半導体装置を提
供することができる。

【００２８】また、第１と第２の導電層上に第３の絶縁
層を形成する工程をさらに備え、第３の絶縁層を形成す
る工程は、半導体基板の表面から第３の絶縁層の頂面ま
での高さＣと第１部分での第１と第２の導電層の距離Ａ
との比（Ｃ／Ａ）が２．５以上３．５以下となるように
第３の絶縁層を形成することを含むことが好ましい。

【００２９】この場合、上述の空洞部分が確実に発生す
るため、より信頼性の高い半導体装置を提供することが
できる。

【００３０】また、第１と第２の導電層はワード線であ
り、第３の導電層はキャパシタの下部電極であることが
好ましい。

【００３１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面に基づいて説明する。

【００３２】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の平面図である。図１を参
照して、シリコン基板上に分離酸化膜３が形成されてい
る。分離酸化膜３が形成されない部分には、能動領域６
１が形成されている。能動領域６１には、トランジスタ
が形成されている。能動領域６１の平面形状は「凸」型
であり、規則的に並んでいる。

【００３３】シリコン基板上には、蛇行するように、複
数本のゲート電極（ワード線）９ａおよび９ｂが形成さ
れている。ゲート電極９ａが第１の導電層に対応し、ゲ
ート電極９ｂが第２の導電層に対応する。ゲート電極９
ａとゲート電極９ｂとの間の距離は、連続的に変化して
おり、ゲート電極９ａとゲート電極９ｂとの間の距離が
相対的に狭い第１部分２８では、ゲート電極９ａとゲー
ト電極９ｂとの間の距離はＡ（０．１μｍ）であり、ゲ
ート電極９ａとゲート電極９ｂの間の距離が相対的に大
きい第２部分２９では、ゲート電極９ａとゲート電極９
ｂとの間の距離はＦ（＝０．２μｍ）である。ゲート電
極９ａおよび９ｂは、能動領域６１と、分離酸化膜３と
の上に形成される。能動領域６１は不純物領域を含む。

【００３４】ゲート電極９ａおよび９ｂを覆うように層
間絶縁膜が形成され、この層間絶縁膜上には、ゲート電
極９ａおよび９ｂが延びる方向とほぼ直交する方向に一
直線状に延びる複数本のビット線１３が形成されてい
る。ビット線１３は、「凸」状の能動領域６１の先端部
分の上を通過する。能動領域６１とビット線１３とは、
コンタクトホール３０により電気的に接続されている。
コンタクトホール３０が形成される部分では、ゲート電
極９ａとゲート電極９ｂとの間の距離は小さい。コンタ
クトホール３０が形成される部分以外の部分では、ゲー
ト電極９ａとゲート電極９ｂとの間の距離は大きい。つ
まり、ゲート電極９ａとゲート電極９ｂとの間の距離
は、コンタクトホール３０に近づくにつれて小さくな
り、コンタクトホール３０から遠ざかるにつれて大きく
なる。コンタクトホール３０の内径は約０．０６μｍで
ある。

【００３５】ビット線１３を覆うように層間絶縁膜が形
成され、この層間絶縁膜上にキャパシタの下部電極とし
てのストレージノード１８が形成されている。ストレー
ジノード１８は、主に、能動領域６１上に形成されてい
る。ストレージノード１８は、シリコン基板上でマトリ
ックス状に配置されている。ストレージノード１８は、
コンタクトホール１５により能動領域６１に電気的に接
続されている。

【００３６】図２は、図１中のＩＩ−ＩＩ線に沿って見
た断面を示す図である。図２を参照して、シリコン基板
１の表面にトレンチ２が形成されている。トレンチ２の
深さＢは０．３μｍである。トレンチ２には、シリコン
酸化膜からなる分離酸化膜３が埋込まれて形成されてい
る。

【００３７】隣り合う分離酸化膜３の間に能動領域６１
が形成されている。能動領域６１は、ｐ型の不純物が拡
散したウェル領域５と、ｎ型の不純物が拡散した不純物
領域４とにより構成される。

【００３８】シリコン基板１の表面にシリコン酸化膜か
らなるゲート酸化膜６ａおよび６ｂを介在させてゲート
電極９ａおよび９ｂが形成されている。ゲート電極９ａ
および９ｂはドープトポリシリコン層７ａおよび７ｂと
タングシリサイド層８ａおよび８ｂからなる。ゲート電
極９ａとゲート電極９ｂとの間の距離Ａは０．１μｍで
あり、分離酸化膜３上でのゲート電極９ａと９ｂとの間
の距離Ｅは０．２μｍである。不純物領域４の位置でゲ
ート電極９ａおよび９ｂ間の距離は小さくなり、不純物
領域４以外の位置でゲート電極９ａおよび９ｂ間の距離
は大きくなる。

【００３９】タングステンシリサイド層８ａおよび８ｂ
上にはシリコン窒化膜１１ａおよび１１ｂが形成されて
いる。シリコン基板１の表面からシリコン窒化膜１１の
頂面までの高さＣは０．３μｍであり、ゲート電極９ａ
および９ｂの幅Ｄは０．１５μｍである。隣り合うゲー
ト電極間に形成される凹みのアスペクト比（Ｃ／Ａ）は
３である。

【００４０】ゲート電極９ａおよび９ｂを覆うようにシ
リコン酸化膜からなる層間絶縁膜１０がシリコン基板１
上に形成されている。層間絶縁膜１０には能動領域６１
の不純物領域４に達する孔としてのコンタクトホール３
０が形成されている。層間絶縁膜１０の表面の高さは、
シリコン窒化膜１１ａおよび１１ｂに近づくにつれて高
くなり、シリコン窒化膜１１ａおよび１１ｂから遠ざか
るにつれて低くなっている。

【００４１】コンタクトホール３０を充填しかつ不純物
領域４に接触するようにビット線１３が形成されてい
る。ビット線１３は、ドープトポリシリコンとタングス
テンシリサイドの２層構造である。ビット線１３の底
部、すなわち、コンタクトホール３０を充填する部分
や、層間絶縁膜１０およびシリコン窒化膜１１ａおよび
１１ｂに接する部分は、ドープトポリシリコンにより構
成され、その上の部分はタングステンシリサイドにより
構成される。

【００４２】ビット線１３を覆うようにシリコン酸化膜
からなる層間絶縁膜１４が形成される。層間絶縁膜１４
上には、酸化タンタル等からなる誘電体膜１９、チタン
ナイトライド等からなるキャパシタのセルプレート２０
およびシリコン酸化膜からなる層間絶縁膜２１が形成さ
れている。

【００４３】図３は図１中のＩＩＩ−ＩＩＩ線に沿って
見た断面を示す図である。図３を参照して、シリコン基
板１の表面にトレンチ２が形成されており、トレンチ２
を埋込むように分離酸化膜３が形成されている。分離酸
化膜３が形成されないシリコン基板１の表面には能動領
域６１が形成されており、能動領域６１には、ｐ型の不
純物が拡散したウェル領域５と、ソース・ドレイン領域
としてのｎ型の不純物領域４が形成されている。

【００４４】シリコン基板１の表面にはゲート酸化膜６
ａおよび６ｂを介在させてゲート電極９ａおよび９ｂが
形成されている。ゲート電極９ａおよび９ｂは、ドープ
トポリシリコン層７ａおよび７ｂと、タングステンシリ
サイド層８ａおよび８ｂにより形成される。ゲート電極
９ａおよび９ｂの上には、シリコン窒化膜１１ａおよび
１１ｂが形成されている。ゲート電極９ａおよび９ｂを
覆うように層間絶縁膜１０が形成されている。層間絶縁
膜１０上には層間絶縁膜１４が形成されている。層間絶
縁膜１４と層間絶縁膜１０には、不純物領域４に達する
コンタクトホール１５が形成されている。コンタクトホ
ール１５を充填するようにドープトポリシリコンからな
るプラグ１６が形成されている。層間絶縁膜１４の表面
にはチタンナイトライドからなるバリア層１７が形成さ
れている。バリア層１７上には、ストレージノード１
８、誘電体膜１９およびセルプレート２０からなるキャ
パシタが形成されている。キャパシタを覆うように層間
絶縁膜２１が形成されている。

【００４５】次に、図１〜３で示す半導体装置の製造方
法について説明する。図４〜図１１は、図１〜３で示す
半導体装置の製造工程を説明するための図である。な
お、図４および図９は平面図であり、図５は図４中のＶ
−Ｖ線に沿って見た断面を示す図であり、図１０は図９
中のＸ−Ｘ線に沿って見た断面を示す図である。また、
図６，７，８，１１で示す断面は、図２で示す断面に対
応する。

【００４６】図４および図５を参照して、シリコン基板
１の表面にレジストパターンを形成し、このレジストパ
ターンに従ってシリコン基板１をエッチングしてトレン
チ２を形成する。トレンチ２を埋込むように分離酸化膜
３を形成する。シリコン基板１の表面にｐ型の不純物イ
オンを注入することによりウェル領域５を形成する。シ
リコン基板１の表面にシリコン酸化膜を形成する。この
シリコン酸化膜上にドープトポリシリコン膜、タングス
テンシリサイド膜およびシリコン窒化膜を形成し、シリ
コン窒化膜上にレジストパターンを形成する。このレジ
ストパターンに従ってシリコン窒化膜、タングステンシ
リサイド膜、ドープトポリシリコン膜およびシリコン酸
化膜をエッチングすることにより、シリコン窒化膜１１
ａおよび１１ｂ、タングステンシリサイド層８ａおよび
８ｂ、ドープトポリシリコン層７ａおよび７ｂ、ゲート
酸化膜６ａおよび６ｂを形成する。

【００４７】シリコン窒化膜１１ａおよび１１ｂをマス
クとしてシリコン基板１の表面にｎ型の不純物イオンを
注入することによりソース・ドレイン領域としての不純
物領域４ａおよび４ｂを形成する。

【００４８】図６を参照して、シリコン基板１の表面に
ＴＥＯＳ（Tetra Etyle Ortho Silicate）を原料として
層間絶縁膜１０を堆積する。このとき、ゲート電極９ａ
および９ｂの間の距離が狭い第１部分２８では、ゲート
電極９ａとゲート電極９ｂとの間の距離が他の部分に比
べて小さいため、層間絶縁膜１０が存在しない空洞部分
１０ａを形成する。

【００４９】図７を参照して、引続き層間絶縁膜１０を
堆積させる。これにより、層間絶縁膜１０がゲート電極
９ａおよび９ｂ全体を覆うようになる。

【００５０】図８を参照して、ＣＭＰ（Chemical Mecha
nical Polishing）法により層間絶縁膜１０を除去す
る。これにより、シリコン窒化膜１１ａおよび１１ｂの
表面を露出させる。同時に層間絶縁膜１０の最上面１０
ｂが空洞部分１０ａの近傍に達する。

【００５１】図１０を参照して、まず、等方性エッチン
グ（ウエットエッチング）により、層間絶縁膜１０を全
面的にエッチングする。このとき、空洞部分１０ａにエ
ッチャントが入り込み、空洞部分１０ａが等方的にエッ
チングされるため、空洞部分１０ａが大きくなる。その
後、異方性エッチング（ドライエッチング）により、空
洞部分１０ａの底部がエッチングされ、不純物領域４に
達するコンタクトホール３０を層間絶縁膜１０に形成す
る。また、このエッチングにより、層間絶縁膜１０の表
面の高さは、シリコン窒化膜１１ａおよび１１ｂに近い
部分で高く、その他の部分ではわずかに低くなる。

【００５２】図１１を参照して、層間絶縁膜１０全体を
覆うようにドープトポリシリコンを堆積する。このドー
プトポリシリコンはコンタクトホール３０を充填する。
ドープトポリシリコン上にタングステンシリサイドを形
成する。タングステンシリサイドとドープトポリシリコ
ンとを所定の形状にエッチングすることにより、ビット
線１３を形成する。

【００５３】図１〜３を参照して、ビット線１３上に層
間絶縁膜１４を形成する。層間絶縁膜にコンタクトホー
ル１５を形成しコンタクトホール１５を充填するプラグ
１６を形成する。プラグ１６上にバリア層１７、ストレ
ージノード１８、誘電体膜１９、セルプレート２０およ
び層間絶縁膜２１を形成することにより図１〜３で示す
半導体装置が完成する。

【００５４】このような半導体装置においては、図６で
示す工程において明らかなように、ゲート電極９ａとゲ
ート電極９ｂとの間の距離が小さい部分で層間絶縁膜１
０に空洞部分１０ａ、すなわち層間絶縁膜１０が形成さ
れない「巣」となる部分を形成する。この空洞部分１０
ａを用いて図９および図１０で示すように自己整合的に
コンタクトホール３０を形成するため、レジストパター
ンを用いてコンタクトホールを形成する場合に比べて、
コンタクトホールの位置ずれといった問題が発生しな
い。その結果、ゲート電極９ａとゲート電極９ｂの間に
所定のコンタクトホールを位置ずれがなく形成すること
ができ、信頼性の高い半導体装置を提供できる。また、
ゲート電極９ａおよび９ｂとコンタクトホール３０との
間には、層間絶縁膜１０が存在するため、ビット線１３
が直接ゲート電極９ａおよび９ｂに触れることがない。
その結果、ショートなどの問題は発生しない。

【００５５】（実施の形態２）図１２は、この発明の実
施の形態２に従った半導体装置の平面図である。図１２
を参照して、シリコン基板上に分離酸化膜３が形成され
ている。分離酸化膜３が形成されない部分には能動領域
１６１が形成されている。

【００５６】能動領域１６１と分離酸化膜３の上には１
方向に延びるように互いに距離を隔てて複数本のゲート
電極（ワード線）１０９ａおよび１０９ｂが形成されて
いる。ゲート電極１０９ａが第１の導電層に対応し、ゲ
ート電極１０９ｂが第２の導電層に対応する。ゲート電
極１０９ａおよび１０９ｂ間の距離は連続的に変化して
いる。シリコン基板１上にはゲート電極１０９ａとゲー
ト電極１０９ｂとの間の距離が小さい第１部分１４８
と、距離が大きい第２部分１４９とがある。ゲート電極
１０９ａおよび１０９ｂの一方の辺はほぼ直線状に形成
され、他方の辺は蛇行するように形成されている。

【００５７】ゲート電極１０９ａおよび１０９ｂ上には
層間絶縁膜が形成されており、この層間絶縁膜上にキャ
パシタのストレージノード１１８が形成されている。ス
トレージノード１１８と能動領域１６１とはコンタクト
ホール１１５中のプラグにより電気的に接続されてい
る。コンタクトホール１１５の近傍の第１部分１４８で
は、ゲート電極１０９ａとゲート電極１０９ｂとの間の
距離が小さい。一方、第２部分１４９では、ゲート電極
１０９ａとゲート電極１０９ｂとの間の距離が大きい。
能動領域１６１は不純物領域を含み、不純物領域の位置
でゲート電極１０９ａおよび１０９ｂ間の距離は小さく
なり、不純物領域以外の位置でゲート電極１０９ａおよ
び１０９ｂ間の距離は大きくなる。

【００５８】ストレージノード１１８上に層間絶縁膜が
設けられており、この層間絶縁膜上には、ゲート電極１
０９ａおよび１０９ｂが延びる方向とほぼ直交するよう
に延びるように複数本のビット線１１３が形成されてい
る。ビット線１１３は層間絶縁膜に設けられたコンタク
トホール１３０内のプラグにより能動領域１６１のソー
ス・ドレイン領域に電気的に接続されている。

【００５９】この図１２で示す半導体装置では、キャパ
シタ用のコンタクトホール１１５の両側でゲート電極１
０９ａとゲート電極１０９ｂとの間の距離が小さくなっ
ている点で図１に示すビット線用のコンタクトホール３
０の両側でゲート電極９ａおよび９ｂの幅が狭くなって
いる半導体装置と異なる。

【００６０】図１３は図１２中のＸＩＩＩ−ＸＩＩＩ線
に沿って見た断面を示す図である。図１３を参照して、
シリコン基板１にトレンチ２が形成されている。トレン
チ２を埋込むようにシリコン酸化膜からなる分離酸化膜
３が形成されている。分離酸化膜３が形成されないシリ
コン基板１の領域には、能動領域１６１が形成されてい
る。能動領域１６１は、ソース・ドレイン領域としての
不純物領域１０４ａおよび１０４ｂと、コバルトシリサ
イドにより形成されたシリサイド領域１０４ｃと、ウェ
ル領域１０５とにより構成される。

【００６１】シリコン基板１の表面にゲート絶縁膜１０
６ａおよび１０６ｂを介在させてゲート電極１０９ａお
よび１０９ｂが形成されている。ゲート電極１０９ａお
よび１０９ｂは、ドープトポリシリコン層１０７ａおよ
び１０７ｂと、タングステンシリサイド層１０８ａおよ
び１０８ｂとにより構成される。タングステンシリサイ
ド層１０８ａおよび１０８ｂ上にはシリコン窒化膜１１
１ａおよび１１１ｂが形成されている。

【００６２】ゲート電極１０９ａおよび１０９ｂを覆う
ようにシリコン酸化膜からなる層間絶縁膜１１０が形成
されている。層間絶縁膜１１０には、不純物領域１０４
ａに達するコンタクトホール１１５が形成されている。
コンタクトホール１１５を充填するようにドープトポリ
シリコンからなるプラグ１１６が形成されている。

【００６３】層間絶縁膜１１０上には、チタンナイトラ
イドからなるバリア層１１７が形成されている。バリア
層１１７はプラグ１１６を介して不純物領域１１４ａに
電気的に接続されている。バリア層１１７上にはキャパ
シタのストレージノード１１８、誘電体膜１１９および
セルプレート１２０が形成されている。

【００６４】ゲート電極１０９ａとゲート電極１０９ｂ
間の距離Ａと、トレンチ２の深さＢと、シリコン基板１
の表面からシリコン窒化膜１１１ａおよび１１１ｂまで
の高さＣと、ゲート電極１０９ａおよび１０９ｂの幅Ｄ
とは、図２で示すＡ〜Ｄと同一である。ゲート電極１０
９ａと１０９ｂとの間の距離Ｅは約０．１５μｍであ
る。そのため、アスペクト比（Ｃ／Ａ）は３．０であ
る。

【００６５】キャパシタを覆うように層間絶縁膜１１４
が形成されている。層間絶縁膜１１４上にはエッチング
ストッパとしてのシリコン窒化膜１２５が形成されてお
り、シリコン窒化膜１２５上には層間絶縁膜１２１が形
成されている。

【００６６】図１３で示す半導体装置では、キャパシタ
と能動領域１６１のソース・ドレイン領域とを接続する
ためのコンタクトホールの両側のゲート電極１０９ａお
よび１０９ｂ間の距離が相対的に小さい点で、ビット線
１３と能動領域６１のソース・ドレイン領域とを接続す
るためのコンタクトホール３０の両側のゲート電極９ａ
および９ｂ間の距離が相対的に小さい図２で示す半導体
装置と異なる。

【００６７】図１４は、図１２中のＸＩＶ−ＸＩＶ線に
沿って見た断面を示す図である。図１４を参照して、シ
リコン基板１上の表面にトレンチ２が形成されている。
トレンチ２には分離酸化膜３が埋込まれて形成されてい
る。シリコン基板１の表面にはゲート酸化膜１０６ａお
よび１０６ｂを介在させてゲート電極１０９ａおよび１
０９ｂが形成されている。ゲート電極１０９ａおよび１
０９ｂは、ドープトポリシリコン層１０７ａおよび１０
７ｂとタングステンシリサイド層１０８ａおよび１０８
ｂにより構成される。タングステンシリサイド層１０８
ａおよび１０８ｂ上にはシリコン窒化膜１１１ａおよび
１１１ｂが形成される。ゲート電極１０９ａおよび１０
９ｂを覆うようにシリコン酸化膜からなる層間絶縁膜１
１０が形成されている。層間絶縁膜１１０にはシリサイ
ド領域１０４ｃに達するコンタクトホール１３０が形成
されている。

【００６８】層間絶縁膜１１０上にはキャパシタの誘電
体膜１１９とセルプレート１２０が形成されている。セ
ルプレート１２０上には層間絶縁膜１２１が形成されて
おり、層間絶縁膜１２１上にはシリコン窒化膜１２５が
形成されている。層間絶縁膜１２１にはコンタクトホー
ル１３０に通ずる孔が形成されており、この孔を規定す
る側壁にはシリコン窒化膜からなるサイドウォール絶縁
層１２６が形成されている。コンタクトホール１３０を
充填してシリサイド領域１０４ｃと電気的に接続するよ
うに、ドープトポリシリコンチタンナイトライドとタン
グステンからなるビット線１１３が形成されている。ビ
ット線１１３上には層間絶縁膜１２１が形成されてい
る。

【００６９】次に、図１２〜図１４で示す半導体装置の
製造方法について説明する。図１５〜図２２は、図１２
〜図１４で示す半導体装置の製造工程を示す図であっ
て、図１３で示す断面に対応したものである。

【００７０】図１５を参照して、シリコン基板１の表面
にレジストパターンを形成し、このレジストパターンに
従ってトレンチ２を形成する。トレンチ２を埋込むよう
に分離酸化膜３を形成する。シリコン基板１にｐ型の不
純物イオンを注入することによりｐ型のウェル領域１０
５を形成する。

【００７１】シリコン基板１の表面にシリコン酸化膜、
ドープトポリシリコン膜、タングステンシリサイド膜お
よびシリコン窒化膜を形成する。シリコン窒化膜上にレ
ジストパターンを形成し、このレジストパターンに従っ
てシリコン窒化膜、タングステンシリサイド膜、ドープ
トポリシリコン膜およびシリコン酸化膜をエッチングす
る。これにより、シリコン窒化膜１１１ａおよび１１１
ｂ、タングステンシリサイド層１０８ａおよび１０８
ｂ、ドープトポリシリコン層１０７ａおよび１０７ｂ、
ゲート酸化膜１０６ａおよび１０６ｂを形成する。

【００７２】シリコン窒化膜１１１ａおよび１１１ｂを
マスクとしてシリコン基板１の表面にｎ型の不純物イオ
ンを注入することによりソース・ドレイン領域としての
不純物領域１０４ａおよび１０４ｂを形成する。

【００７３】図１６を参照して、ゲート電極１０９ａお
よび１０９ｂを覆うようにシリコン基板１上に第１の絶
縁層としてのシリコン酸化膜１２２を形成する。このと
き、ゲート電極１０９ａとゲート電極１０９ｂとの間の
狭い領域、すなわち、不純物領域１０４ａ上の第１部分
１４８では、隣り合うゲート電極１０９ａおよび１０９
ｂの間にシリコン酸化膜が形成されない空洞部分１２２
ａが形成される。

【００７４】図１７を参照して、シリコン酸化膜１２２
を異方性エッチング（ドライエッチング）する。これに
より、シリコン酸化膜１２２はエッチングされる。しか
し、不純物領域１０４ａ上では、シリコン酸化膜１２２
の厚さが厚いためすべてのシリコン酸化膜１２２がエッ
チングされることなく、不純物領域１０４ａの表面がシ
リコン酸化膜１２２により覆われる。また、ゲート電極
１０９ａおよび１０９ｂの側壁にサイドウォールスペー
サ状にシリコン酸化膜１２２が残存する。それ以外の部
分では、シリコン基板１の表面が露出する。

【００７５】図１８を参照して、シリコン基板１の表面
に接触するようにコバルトからなる金属膜１２３を形成
する。これにより、不純物領域１０４ｂの一部分が金属
膜１２３と直接接触する。それ以外の部分では、シリコ
ン基板１と金属膜１２３が直接接触しない。

【００７６】図１９を参照して、シリコン基板１をラン
プアニールにより加熱して熱処理を施す。これにより、
金属膜１２３中のコバルトが不純物領域１０４ｂ中のシ
リコンと反応し、金属化合物としてのコバルトシリサイ
ドからなるシリサイド領域１０４ｃを形成する。なお、
このシリサイド領域１０４ｃは、主に、他の導電層との
接触抵抗を低減する働きをする。不純物領域１０４ａは
金属膜１２３と直接接触しないので、不純物領域１０４
ａには金属膜１２３中のコバルトが拡散せずシリサイド
領域は形成されない。

【００７７】図２０を参照して、シリコン基板１の表面
全体を覆うようにＴＥＯＳを原料としてシリコン酸化膜
１１０を形成する。このとき、不純物領域１０４ａ上で
はゲート電極１０９ａとゲート電極１０９ｂの間の距離
が小さいので、層間絶縁膜１１０が形成されない空洞部
分１１０ａが生じる。

【００７８】図２１を参照して、ＣＭＰ法により層間絶
縁膜１１０を除去することにより、層間絶縁膜１１０の
最上面１１０ｂが空洞部分１１０ａの近傍に達する。ま
た、シリコン窒化膜１１１ａおよび１１１ｂの表面が露
出する。

【００７９】図２２を参照して、層間絶縁膜１１０を等
方性エッチング（ウエットエッチング）する。これによ
り、空洞部分１１０ａ内にエッチャントが入り込み、空
洞部分１１０ａが大きくなる。次に、層間絶縁膜１１０
を異方性エッチングすることにより、空洞部分１１０ａ
が不純物領域１０４ａに達することにより、層間絶縁膜
１１０にコンタクトホール１１５を形成する。なお、こ
のエッチングにより、層間絶縁膜１１０の表面の高さは
シリコン窒化膜１１１ａおよび１１１ｂに近づくにつれ
て高く、その他の部分では低くなる。

【００８０】図１２〜図１４を参照して、コンタクトホ
ール１１５を充填するプラグ１１６を形成し、その上に
バリア層１１７、ストレージノード１１８、誘電体膜１
１９およびセルプレート１２０を形成する。セルプレー
ト１２０上に層間絶縁膜１１４およびシリコン窒化膜１
２５を形成する。シリコン窒化膜１２５および層間絶縁
膜１１４に孔を形成し、この孔を覆うようにシリコン窒
化膜を形成する。シリコン窒化膜を全面エッチバックす
ることにより、孔の側壁部分にサイドウォール絶縁膜１
２６を形成する。サイドウォール絶縁膜１２６とシリコ
ン窒化膜１２５とをマスクとして層間絶縁膜１１０をエ
ッチングすることによりシリサイド領域１０４ｃに達す
るコンタクトホール１３０を形成する。コンタクトホー
ル１３０を充填するようにチタンナイトライドとタング
ステンを形成する。これらをエッチングすることによ
り、ビット線１１３を形成する。ビット線１１３を覆う
ように層間絶縁膜１２１を形成して図１２〜図１４で示
す半導体装置が完成する。

【００８１】このような半導体装置では、ゲート電極間
の距離が相対的に狭い部分が存在し、図２０〜図２２で
示すように、そのゲート電極間の距離が小さい部分に層
間絶縁膜１１０が形成されない空洞部分１１０ａを形成
する。この空洞部分１１０ａを利用して図２２で示すよ
うに自己整合的にコンタクトホール１１５を形成するた
め、レジストパターンをマスクとしてコンタクトホール
を形成する場合に比べてコンタクトホールの位置ずれが
生じることがない。その結果、信頼性の高い半導体装置
を提供することができる。

【００８２】また、図１８および図１９で示すように、
ゲート電極間の距離が相対的に広い部分にだけシリサイ
ド層を形成することができるため、このシリサイド層と
プラグとの接触抵抗を低減させることができる。

【００８３】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまなに変形す
ることが可能である。まず、この発明では、ゲート電極
（ワード線）間で相対的に距離の小さい部分と距離の大
きい部分とを形成したが、これに限るものではなく、た
とえば、通常のアルミニウム配線において、配線間の距
離が小さい部分と配線間の距離の大きい部分とを形成
し、この距離の小さい部分の間に本発明のような空洞部
分を利用したコンタクトホールを設けてもよい。

【００８４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００８５】

【発明の効果】この発明に従えば、コンタクト不良の発
生を防止し、信頼性の高い半導体装置を提供することが
できる。この発明に従えば、ビット線と不純物領域との
コンタクト不良の発生を防止し、信頼性の高い半導体装
置を提供することができる。 この発明に従えば、キャパ
シタの下部電極と不純物領域とのコンタクト不良を防止
し、信頼性の高い半導体装置を提供することができる。
この発明に従えば、コンタクト不良の発生を防止でき、
さらに、他の部分での接触抵抗を低減させることができ
る、信頼性の高い半導体装置を提供することができる。

【００８６】

【００８７】

【００８８】

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従った半導体装置
の平面図である。

【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。

【図３】 図１中のＩＩＩ−ＩＩＩ線に沿って見た断面
を示す図である。

【図４】 図１〜図３で示す半導体装置の製造方法の第
１工程を示す平面図である。

【図５】 図４中のＶ−Ｖ線に沿って見た断面を示す図
である。

【図６】 図１〜図３で示す半導体装置の製造方法の第
２工程を示す断面図である。

【図７】 図１〜図３で示す半導体装置の製造方法の第
３工程を示す断面図である。

【図８】 図１〜図３で示す半導体装置の製造方法の第
４工程を示す断面図である。

【図９】 図１〜図３で示す半導体装置の製造方法の第
５工程を示す平面図である。

【図１０】 図９中のＸ−Ｘ線に沿って見た断面を示す
図である。

【図１１】 図１〜図３で示す半導体装置の製造方法の
第６工程を示す断面図である。

【図１２】 この発明の実施の形態２に従った半導体装
置の平面図である。

【図１３】 図１２中のＸＩＩＩ−ＸＩＩＩ線に沿って
見た断面を示す図である。

【図１４】 図１２中のＸＩＶ−ＸＩＶ線に沿って見た
断面を示す図である。

【図１５】 図１２〜図１４で示す半導体装置の製造方
法の第１工程を示す断面図である。

【図１６】 図１２〜図１４で示す半導体装置の製造方
法の第２工程を示す断面図である。

【図１７】 図１２〜図１４で示す半導体装置の製造方
法の第３工程を示す断面図である。

【図１８】 図１２〜図１４で示す半導体装置の製造方
法の第４工程を示す断面図である。

【図１９】 図１２〜図１４で示す半導体装置の製造方
法の第５工程を示す断面図である。

【図２０】 図１２〜図１４で示す半導体装置の製造方
法の第６工程を示す断面図である。

【図２１】 図１２〜図１４で示す半導体装置の製造方
法の第７工程を示す断面図である。

【図２２】 図１２〜図１４で示す半導体装置の製造方
法の第８工程を示す断面図である。

【図２３】 従来の半導体装置の平面図である。

【図２４】 図２３中のＸＸＩＶ−ＸＸＩＶ線に沿って
見た断面を示す図である。

【図２５】 図２３中のＸＸＶ−ＸＸＶ線に沿って見た
断面を示す図である。

【図２６】 図２３〜図２５で示す半導体装置の製造工
程を示す断面図である。

【符号の説明】

１ シリコン基板、４，１０４ａ，１０４ｂ 不純物領
域、６ａ，６ｂ，１０６ａ，１０６ｂ ゲート酸化膜、
７ａ，７ｂ，１０７ａ，１０７ｂ ポリシリコン層、９
ａ，９ｂ，１０９ａ，１０９ｂ ゲート電極、１０，１
１０ 層間絶縁膜、１０ａ，１１０ａ 空洞部分、１
１，１１１ シリコン窒化膜、１３，１１３ ビット
線、１４，１１４ 層間絶縁膜、１５，１１５，３０，
１３０ コンタクトホール。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上で絶縁膜を介在させて、互いに距離を
   隔てて形成された第１と第２の導電層と、 前記第１と第２の導電層の間で前記半導体基板の表面に
   形成された不純物領域と、 前記第１と第２の導電層の間で前記半導体基板上に形成
   された絶縁層とを備え、 前記絶縁層は、前記第１と第２の導電層間で前記不純物
   領域に達する孔を有し前記第１と第２の導電層間の距離
   は、前記孔の位置で相対的に小さく、前記孔以外の位置
   で相対的に大きく、さらに、 前記孔を充填して前記不純物領域と電気的に接続される
   第３の導電層とを備え、 前記第３の導電層はキャパシタの下部電極である、 半導
   体装置。
2. 【請求項２】 半導体基板上で絶縁膜を介在させて互い
   に距離を隔てて第１と第２の導電層を形成する工程を備
   え、 前記第１と第２の導電層間の距離は第１部分で相対的に
   小さくなり、第２部分で相対的に大きくなるように前記
   第１と第２の導電層は形成され、さらに、 前記第１と第２の導電層の間で前記半導体基板の表面に
   不純物領域を形成する工程と、 前記第１部分で前記第１と第２の導電層の間に空洞部分
   を有するように前記第１と第２の導電層を覆う絶縁層を
   前記半導体基板上に形成する工程と、 前記絶縁層の最上面が前記空洞部分の近傍に達するまで
   前記絶縁層を除去した後、前記空洞部分を大きくするよ
   うに前記絶縁層をエッチングして前記第１部分で前記不
   純物領域に達する孔を前記絶縁層に形成する工程と、 前記孔を充填して前記不純物領域と電気的に接続される
   第３の導電層を形成する工程とを備えた、半導体装置の
   製造方法。
3. 【請求項３】 前記第１と第２の導電層上に第２の絶縁
   層を形成する工程をさらに備え、前記第２の絶縁層を形
   成する工程は、前記半導体基板の表面から前記第２の絶
   縁層の頂面までの高さＣと前記第１部分での前記第１と
   第２の導電層間の距離Ａとの比（Ｃ／Ａ）が２．５以上
   ３．５以下となるように第２の絶縁層を形成することを
   含む、請求項２に記載の半導体装置の製造方法。
4. 【請求項４】 前記第１と第２の導電層はワード線であ
   り、前記第３の導電層はビット線である、請求項２また
   は３に記載の半導体装置の製造方法。
5. 【請求項５】 半導体基板上で絶縁膜を介在させて互い
   に距離を隔てて第１と第２の導電層を形成する工程を備
   え、 前記第１と第２の導電層間の距離は第１部分で相対的に
   小さくなり、第２部分で相対的に大きくなるように前記
   第１と第２の導電層は形成され、さらに、 前記第１と第２の導電層の間で前記半導体基板の表面に
   不純物領域を形成する工程と、前記第１部分で前記第１
   と第２の導電層の間に空洞部分を有するように前記第１
   と第２の導電層を覆う第１の絶縁層を前記半導体基板上
   に形成する工程と、 前記第１の絶縁層を異方性エッチングすることにより、
   前記第１部分で前記第１と第２の導電層の間に前記第１
   の絶縁層を残存させ、かつ前記第２部分で前記不純物領
   域の表面を露出させる工程と、 露出した前記不純物領域の表面に接触するように金属層
   を形成する工程と、熱処理を施すことにより、前記金属
   層と接触した前記不純物領域の部分に金属化合物を形成
   する工程と、 前記第１部分で前記第１と第２の導電層の間に空洞部分
   を有するように前記第１と第２の導電層を覆う第２の絶
   縁層を前記半導体基板上に形成する工程と、 前記第２の絶縁層の最上面が前記空洞部分の近傍に達す
   るまで前記第２の絶縁層を除去した後、前記空洞部分を
   大きくするように前記第２の絶縁層をエッチングして前
   記第１部分で前記不純物領域に達する孔を前記第２の絶
   縁層に形成する工程と、 前記孔を充填して前記不純物領域と電気的に接続される
   第３の導電層を形成する工程とを備えた、半導体装置の
   製造方法。
6. 【請求項６】 前記第１と第２の導電層上に第３の絶縁
   層を形成する工程をさらに備え、 前記第３の絶縁層を形成する工程は、前記半導体基板の
   表面から前記第３の絶縁層の頂面までの高さＣと前記第
   １部分での前記第１と第２の導電層の距離Ａとの比（Ｃ
   ／Ａ）が２．５以上３．５以下となるように前記第３の
   絶縁層を形成することを含む、請求項５に記載の半導体
   装置の製造方法。
7. 【請求項７】 前記第１と第２の導電層はワード線であ
   り、前記第３の導電層はキャパシタの下部電極である、
   請求項５または６に記載の半導体装置の製造方法。