JP3660821B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3660821B2 JP3660821B2 JP01101899A JP1101899A JP3660821B2 JP 3660821 B2 JP3660821 B2 JP 3660821B2 JP 01101899 A JP01101899 A JP 01101899A JP 1101899 A JP1101899 A JP 1101899A JP 3660821 B2 JP3660821 B2 JP 3660821B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- region
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、高集積化に適した記憶保持動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ：Dynamic Random Access Memory）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
一般にＤＲＡＭの基本構造としてトレンチ型とスタックド型が知られている。トレンチ型は、情報蓄積用容量素子（以下単にキャパシタという）を基板に掘ったトレンチの内部に形成するものであり、スタックド型は、キャパシタを基板表面の転送用トランジスタ（以下選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）という）の上部に形成するものである。スタックド型は、さらにキャパシタをビット線の下部に配置するＣＵＢ（Capacitor Under Bit-line）型および上部に配置するＣＯＢ（Capacitor Over Bit-line ）型に分類される。量産が開始された６４Ｍビット以降の製品では、セル面積の縮小性に優れたスタックド型でＣＯＢ型が主流となりつつある。
【０００３】
ＣＯＢ型のメモリセルを有するＤＲＡＭの構造を例示すれば、以下の通りである。すなわち、ＣＯＢ型のメモリセルを有するＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個の選択ＭＩＳＦＥＴとこれに直列に接続された１個のキャパシタとで構成されている。選択ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、選択ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個の選択ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。キャパシタは、同じく選択ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。メモリセルの微細化に伴うキャパシタの蓄積電荷量（Ｃs)の減少を補うために、ビット線の上部に配置したキャパシタの下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。ＣＯＢ型のメモリセルの構造は、たとえば、特開平７−７０８４号公報、特願昭６２−１９８０４３号公報、特願昭６３−１０６３５号公報または特開平８−１６７７０２号公報等に記載されている。
【０００４】
このようなＣＯＢ型メモリセルの構造では、ビット線と選択ＭＩＳＦＥＴのソース・ドレイン領域とは多結晶シリコン膜等からなるプラグで接続される。そして一般にビット線接続用のプラグと同時にキャパシタ接続用のプラグも同時に形成されるため、ビット線とキャパシタ接続用のプラグとを絶縁するためにプラグとビット線との間に少なくとも一層の絶縁膜が形成される。従って、ビット線とプラグとの接続は、ビット線接続孔を介して接続されることとなる。また、ＤＲＡＭの動作速度の向上および蓄積電荷の検出感度の向上の観点からビット線容量の低減が要求され、さらに、微細化を実現する観点からもビット線等の部材の微細化が要求される。これらの要求を満足するために、たとえば、国際公開ＷＯ９８／２８７９５号公報に記載されているように、ビット線をダマシン法で形成し、内側壁にシリコン窒化膜からなるサイドウォールスペーサが形成する技術が知られている。これによりビット線の細線化を図り、ビット線間の距離を長くしてビット線間容量を低減し、ＤＲＡＭの高速化および蓄積容量検出の感度を向上している。
【０００５】
【発明が解決しようとする課題】
しかし、ビット線をビット線接続孔を介して接続プラグに接続する場合には、ビット線パターンとビット線接続孔パターンの形成を別々のマスクで行う必要がある。通常、半導体基板の主面に分離領域を形成後、ＭＩＳＦＥＴのゲート電極としても機能するワード線を形成し、その後接続プラグを形成する。さらに、ビット線をダマシン法で形成する場合にはビット線パターンの溝を形成した後、ビット線接続孔を形成し、いわゆるデュアルダマシン法で接続プラグに接続するビット線を形成する。ここで、接続プラグ形成の際のリソグラフィはＭＩＳＦＥＴのゲート電極であるワード線パターンを基準に行われる。ところが、一般に、ビット線接続用の接続プラグとキャパシタ接続用の接続プラグとは共通に形成されるため、次に形成されるビット線パターンおよびビット線接続孔パターンは、接続プラグを基準にフォトリソグラフィが行われず、接続プラグと同様にワード線パターンを基準にフォトリソグラフィが行われる。すなわち、ビット線パターンとビット線接続孔パターンとは３層間合わせとなり、パターンの合わせずれが発生しやすくなる。特に、ビット線とビット線接続孔間の合わせずれは、ビット線がワード線の垂直方向に延在して形成されることからワード線垂直方向にはあまり問題を生じないが、ワード線と平行な方向には、合わせずれの大きさがそのまま接続面積に影響し、問題が生じる恐れが大きい。
【０００６】
また、従来技術では、ビット線の細線化の方法としてビット線パターンに形成された溝の内側壁にシリコン窒化膜からなるサイドウォールスペーサを形成しているが、シリコン窒化膜の誘電率が大きく、ビット線間の容量を増加させる要因となる。ビット線容量の増加は、蓄積容量検出感度の低下およびＤＲＡＭの動作速度の低下を来たし好ましくない。
【０００７】
本発明の目的は、微細化されたＤＲＡＭのメモリセルにおいて、ビット線と接続プラグとの電気的接続をワード線方向に自己整合で実現できる技術を提供し、ビット線と接続プラグとの電気的接続を簡便にかつ高い信頼性で実現できる技術を提供することにある。
【０００８】
また、本発明の他の目的は、ビット線と接続プラグとの接続部形成プロセスを簡略化することにある。
【０００９】
また、本発明の他の目的は、ビット線間の容量を低減することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明の半導体装置の製造方法は、半導体基板上にゲート、ソースおよびドレインからなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパ膜として第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）第２方向に延在する開口を有する第２レジスト膜をパターニングし、第２レジスト膜および第１被膜の存在下で第２絶縁膜をエッチングし、エッチングされた第１被膜間で第２レジスト膜が存在しない領域の第２絶縁膜をエッチングして接続部材上に第２溝を形成する工程、（ｊ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１３】
（２）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパとして第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）半導体基板の全面に、第１溝の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１溝の内側壁に第２導電膜からなるサイドウォールを形成する工程、（ｊ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｋ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｌ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１４】
（３）本発明の半導体装置の製造方法は、（２）記載の半導体装置の製造方法であって、第２絶縁膜のエッチング前に、第２方向に延在する開口を有する第２レジスト膜をパターニングし、第２レジスト膜、第１被膜およびサイドウォールの存在下で、第２絶縁膜をエッチングし、第２溝を形成するものである。
【００１５】
（４）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜を堆積し、第２絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）半導体基板の全面に、パターニングされた第１被膜の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１被膜の側壁に第２導電膜からなるサイドウォールを形成する工程、（ｉ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｊ）半導体基板の全面に、第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第２溝内以外の第１導電膜を除去し、第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１６】
（５）本発明の半導体装置の製造方法は、（４）記載の半導体装置の製造方法であって、第１被膜のエッチング工程において、第１被膜の下地である第２絶縁膜を過剰にエッチングし、サイドウォールの底部を第１被膜の底部よりも深く形成するものである。
【００１７】
（６）本発明の半導体装置の製造方法は、（１）〜（５）の何れか一項に記載の半導体装置の製造方法であって、第１被膜と第１導電膜とは同一の材料からなり、第１導電膜の除去工程において、第１導電膜とともに、第１被膜、または、第１被膜およびサイドウォールを除去するものである。
【００１８】
（７）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第１絶縁膜および接続部材の上面に、第２絶縁膜に対してエッチング選択比を有する第５絶縁膜を形成し、第２溝の形成工程において、第５絶縁膜をストッパとして第２絶縁膜をエッチングした後、第５絶縁膜をエッチングして接続部材上面に達する第２溝を形成するものである。
【００１９】
（８）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第２配線上に第６絶縁膜を形成し、第６絶縁膜上に第３導電膜を形成し、第３レジスト膜により第３導電膜に第１開口部を形成し、その後、第４導電膜を全面に形成して第４導電膜を異方性エッチングすることにより、第１開口部側壁にサイドウォールを形成し、第３導電膜およびサイドウォールをマスクとして第６絶縁膜をエッチングして第２開口部を形成するものである。
【００２０】
（９）本発明の半導体装置の製造方法は、（８）記載の半導体装置の製造方法であって、第２開口部内を埋め込むように全面に第５導電膜を形成し、第６絶縁膜上の第３導電膜、サイドウォールおよび第５導電膜をＣＭＰ法により除去して第２開口部内に第５導電膜を残してプラグを形成し、プラグに接続するようにキャパシタを形成するものである。
【００２１】
（１０）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の第２方向の幅よりも狭くなっており、第２溝が第１方向に連続して形成されているものである。
【００２２】
（１１）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の幅よりも狭くなっており、第２溝が第１方向に不連続に形成され、第２溝は接続プラグに接続される領域にのみ形成されているものである。
【００２３】
（１２）本発明の半導体装置は、（１１）記載の半導体装置であって、第２溝は、接続プラグの径よりも第１方向に長く形成されているものである。
【００２４】
（１３）本発明の半導体装置は、（１０）、（１１）または（１２）記載の半導体装置であって、第２絶縁膜と第３絶縁膜との間には第３絶縁膜とはエッチング速度の相違する第１中間絶縁膜が形成されているものである。
【００２５】
（１４）本発明の半導体装置は、（１３）記載の半導体装置であって、第２絶縁膜と第１絶縁膜との間には第２絶縁膜とはエッチング速度の相違する第２中間絶縁膜が形成されているものである。
（１５）本発明の半導体装置は、（１０）〜（１４）の何れか一項に記載の半導体装置であって、半導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成され、第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅は、第１ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅よりも広く形成されているものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１（ａ）は、実施の形態１のＤＲＡＭを形成した半導体チップ全体の一例を示した平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向；第１方向）およびＹ方向（半導体チップ１Ａの短辺方向；第２方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００２８】
図１（ｂ）は、本実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセルにより構成されている。１ビットの情報を記憶する１個のメモリセルは、１個のキャパシタＣとこれに直列に接続された１個の選択ＭＩＳＦＥＴＱｓとで構成されている。選択ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、キャパシタＣと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００２９】
図２は、図１のメモリアレイＭＡＲＹの一部を拡大した平面図である。なお、この平面図および以下の平面図では部材を構成するパターンの形状を示し、実際の部材の形状を表すものではない。つまり、図示するパターンは長方形あるいは正方形に描画されているが、実際の部材では頂角が丸くあるいは鈍角に形成さている。メモリアレイＭＡＲＹには、活性領域Ｌ１が配置され、Ｙ方向（第２方向）にワード線ＷＬが、Ｘ方向（第１方向）にビット線ＢＬが形成されている。ワード線ＷＬと活性領域Ｌ１との重なる領域では、ワード線ＷＬは、選択ＭＩＳＦＥＴＱｓのゲート電極として機能する。ワード線ＷＬのゲート電極として機能する領域に挟まれた活性領域Ｌ１の領域、つまり活性領域Ｌ１の中央部分にはビット線ＢＬに接続する接続プラグＢＰが形成されている。接続プラグＢＰは活性領域Ｌ１とビット線ＢＬにまたがるようにＹ方向に長い形状を有しており、活性領域Ｌ１の中央部分とビット線とは接続プラグＢＰを介して接続される。活性領域Ｌ１の両端領域は容量電極接続孔ＳＮＣＴを介してキャパシタＣに接続される。
【００３０】
本実施の形態においては、ビット線ＢＬと活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成されている。このように直線形状で形成されるため、ビット線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグラフィにおいて露光光の干渉を少なくし、加工マージンを向上できる。
【００３１】
図３は、本実施の形態のＤＲＡＭの一部断面図であり、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。なお、図３（ａ）においては、左方にＤＲＡＭのメモリセル領域を、右方に周辺回路領域を示している。また、本実施の形態では0.１８μｍの設計ルールでの製造技術を例示する。
【００３２】
半導体基板１の主面には、メモリセル領域のｐ形ウェル２、周辺回路領域のｐ形ウェル３およびｎ形ウェル４が形成されている。半導体基板１は、たとえば１０Ω・ｃｍの抵抗率のｐ形の単結晶シリコンからなる。また、ｐ形ウェル２の主面にはしきい値電圧調整層５が形成され、ｐ形ウェル２を囲むようにｎ形のディープウェル６が形成されている。なお、他の各ウェルにも、しきい値電圧調整層が形成されていてもよい。
【００３３】
各ウェルの主面には、分離領域７が形成されている。分離領域７はシリコン酸化膜からなり、半導体基板１の主面に形成された浅溝８に埋め込んで形成される。浅溝８は、たとえば0.３μｍの深さを有し、内壁には熱酸化されたシリコン酸化膜が形成されてもよい。
【００３４】
ｐ形ウェル２の主面にはＤＲＡＭの選択ＭＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成されている。
【００３５】
選択ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の主面上にゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側のｐ形ウェル２の主面に形成された半導体領域１２とを有する。
【００３６】
ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚を有する熱酸化により形成されたシリコン酸化膜からなる。
【００３７】
ゲート電極１１は、たとえば５０ｎｍの膜厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステンシリサイド（ＷＳｉ2 ）膜との積層膜とすることができる。多結晶シリコン膜には、たとえばリン（Ｐ）を３×１０20atoms/cm3 程度導入することができる。なお、タングステンシリサイド膜に限られず、コバルトシリサイド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜等の他のシリサイド膜であってもよい。また、ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタングステン膜の積層膜とすることもできる。窒化チタン膜に代えて窒化タングステン膜を用いることもできる。
【００３８】
半導体領域１２にはｎ形の不純物、たとえば砒素（Ａｓ）またはリンが導入されている。
【００３９】
選択ＭＩＳＦＥＴＱｓのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層をシリコン窒化膜１４で覆われる。キャップ絶縁膜１３の膜厚はたとえば２００ｎｍであり、シリコン窒化膜１４の膜厚はたとえば３０ｎｍである。シリコン窒化膜１４は、ゲート電極１１の側壁にも形成され、後に説明する接続孔を形成する際の自己整合加工に利用される。なお、選択ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭのワード線ＷＬとして機能するものであり、分離領域７の上面にはワード線ＷＬの一部が形成されている。
【００４０】
一方、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およびｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側の各ウェルの主面に形成された半導体領域１５とから構成される。ゲート絶縁膜１０およびゲート電極１１は前記と同様である。半導体領域１５は低濃度不純物領域１５ａと高濃度不純物領域１５ｂとからなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造を形成している。半導体領域１５に導入される不純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形の不純物が導入される。
【００４１】
ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層およびゲート電極１１とキャップ絶縁膜１３との側壁がシリコン窒化膜１４で覆われる。キャップ絶縁膜１３とシリコン窒化膜１４は前記と同様である。
【００４２】
選択ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１間のギャップには、絶縁膜１６が埋め込まれている。絶縁膜１６は、たとえばＳＯＧ（Spin On Glass ）膜、ＴＥＯＳ（テトラエトキシシラン）を原料ガスとしプラズマＣＶＤ法により形成されたシリコン酸化膜（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Polishing ）法により平坦化されたＴＥＯＳ酸化膜の積層膜とすることができる。
【００４３】
絶縁膜１６上には、絶縁膜１７ａ、１７ｂ、１７ｃが形成される。絶縁膜１７ａ、１７ｃは、たとえばＴＥＯＳ酸化膜からなり、絶縁膜１７ｂは、たとえばシリコン窒化膜からなる。絶縁膜１７ｂは、後に説明するように、絶縁膜１７ｃに配線溝をエッチングする際のエッチングストッパとして機能する。
【００４４】
絶縁膜１７ｂ、１７ｃには、配線溝１８ａが形成され、絶縁膜１７ａには、配線溝１８ｂが形成されている。配線溝１８ａ、１８ｂの内部には、ビット線ＢＬおよび第１層配線２０が形成される。ビット線ＢＬは、配線溝１８ｂを介して、後に説明する接続プラグ２１に電気的に接続される。
【００４５】
ビット線ＢＬおよび第１層配線２０は後に説明するようにＣＭＰ法を用いて同時に形成される。ビット線ＢＬおよび第１層配線２０は、たとえばタングステン膜から構成されるが、他の金属、たとえば銅膜等を用いてもよい。
【００４６】
ビット線ＢＬは接続プラグ２１を介して一対の選択ＭＩＳＦＥＴＱｓに共有される半導体領域１２に接続される。接続プラグ２１は図２の平面図にも示されるように、活性領域Ｌ１のパターンとビット線ＢＬのパターンに重なるようにＹ方向に長く形成される。
【００４７】
また、選択ＭＩＳＦＥＴＱｓの他方の半導体領域１２上にはキャパシタに接続される接続プラグ２２が形成されている。接続プラグ２１、２２は、ｎ形の不純物たとえばリンが２×１０20atoms/cm3 程度導入された多結晶シリコン膜とする。
【００４８】
なお、周辺回路領域（周辺回路領域）に形成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂには第１層配線２０（ビット線ＢＬ）が直接接続される。なお、高濃度不純物領域１５ｂの表面にはコバルト、チタン、タンタル、タングステン等のシリサイド膜を形成できる。
【００４９】
ビット線ＢＬおよび第１層配線２０は、層間絶縁膜２３で覆われている。層間絶縁膜２３は、たとえばＴＥＯＳ酸化膜とすることができる。
【００５０】
層間絶縁膜２３の上層のメモリセル領域には、シリコン窒化膜からなる絶縁膜２４が形成され、さらに情報蓄積用のキャパシタＣが形成されている。絶縁膜２４は後に説明するようにキャパシタＣの下部電極２７を形成する際のエッチングストッパとして機能する薄膜である。
【００５１】
キャパシタＣは、接続プラグ２２に接続プラグ２５を介して接続される下部電極２７と、たとえばシリコン窒化膜および酸化タンタルからなる容量絶縁膜２８と、たとえば窒化チタンからなるプレート電極２９とから構成される。接続プラグ２５は容量電極接続孔２６内に形成される。
【００５２】
キャパシタＣの上層には、たとえばＴＥＯＳ酸化膜からなる絶縁膜３０が形成されている。なお、周辺回路領域の層間絶縁膜２３の上層にはキャパシタＣと同層に絶縁膜が形成されてもよい。この絶縁膜により、キャパシタＣの標高に起因するメモリセル領域と周辺回路領域との間の段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕を持たせることができ、工程を安定にして微細加工に対応することができる。
【００５３】
絶縁膜３０の上層には第２層配線３１が形成され、第２層配線３１と上部電極２９あるいは第１層配線２０との間はプラグ３２で接続される。第２層配線３１は、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とすることができ、プラグ３２は、たとえばチタン膜、窒化チタン膜およびタングステン膜の積層膜とすることができる。
【００５４】
なお、第２層配線３１上にはさらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層を有してもよいが、説明を省略する。
【００５５】
次に、本実施の形態１のＤＲＡＭの製造方法を図面を用いて説明する。図４〜図１９は本実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、特に示さない限り断面図は図２におけるＣ−Ｃ線断面および周辺回路部分の断面を示す。
【００５６】
まず、図４（ａ）に示すように、たとえば１０Ω・ｃｍ程度の抵抗率を有するｐ形の半導体基板１を用意し、この半導体基板１の主面に深さがたとえば0.３μｍの浅溝８を形成する。その後半導体基板１に熱酸化を施し、シリコン酸化膜を形成してもよい。さらにシリコン酸化膜を堆積してこれをＣＭＰ法により研磨して浅溝８内にのみシリコン酸化膜を残し、分離領域７を形成する。
【００５７】
なお、このときの分離領域７で囲まれる活性領域Ｌ１のパターンは、図４（ｃ）に示されるように、直線状の平面パターンである。このため、フォトリソグラフィによる浅溝８の加工において、露光光の干渉等の加工精度の低下要因を極力排除して、フォトリソグラフィの加工限界付近でも精度よく加工を行うことができる。
【００５８】
次に、フォトレジストをマスクにしてリンイオンを注入してディープウェル６を形成し、その後フォトレジストをマスクにしてリンイオンをイオン注入しｎ形ウェル４を形成する。さらにフォトレジストをマスクにしてボロンイオンをイオン注入し、ｐ形ウェル２、３を形成する。さらに半導体基板１の全面に二沸化ボロン（ＢＦ2 ）イオンをイオン注入してもよい。
【００５９】
次に、図４（ｂ）に示すように、ｐ形ウェル２、３、ｎ形ウェル４が形成された活性領域に熱酸化法によりゲート絶縁膜１０を形成し、さらに、ＤＲＡＭのメモリセル領域に、加速エネルギ２０ｋｅＶ、ドーズ量３×１０12／ｃｍ2 程度の条件でボロンイオンをイオン注入し、選択ＭＩＳＦＥＴＱｓのしきい値電圧調整層５を形成する。しきい値電圧調整層５により選択ＭＩＳＦＥＴＱｓのしきい電圧を0.７Ｖ程度に調整できる。
【００６０】
次に、半導体基板１の全面に、たとえば不純物としてリンが３×１０20／ｃｍ3 の濃度で導入された多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、たとえば１００ｎｍの膜厚でタングステンシリサイド膜を堆積する。さらにシリコン窒化膜をたとえば２００ｎｍの膜厚で堆積する。多結晶シリコン膜およびシリコン窒化膜は、たとえばＣＶＤ（Chemical Vapor Deposition ）法により、タングステンシリサイド膜はスパッタ法により形成できる。その後、シリコン窒化膜、タングステンシリサイド膜および多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングし、ゲート電極１１（ワード線ＷＬ）およびキャップ絶縁膜１３を形成する。このときのワード線ＷＬ（キャップ絶縁膜１３も同様である。）のパターンを図４（ｃ）に示す。ワード線ＷＬは、直線状にパターニングされており、フォトリソグラフィがその加工限界においても容易に行うことができることがわかる。
【００６１】
次に、キャップ絶縁膜１３およびゲート電極１１とフォトレジストをマスクとして、メモリセル形成領域および周辺回路領域のｎチャネルＭＩＳＦＥＴＱｎが形成される領域に不純物たとえばヒ素（Ａｓ）またはリンをイオン注入し、半導体領域１２およびｎチャネルＭＩＳＦＥＴＱｎの低濃度不純物領域１５ａを形成する。その後、周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成される領域に不純物たとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純物領域１５ａを形成する。
【００６２】
次に、図５（ａ）に示すように、半導体基板１の全面にシリコン窒化膜１４を、たとえば３０ｎｍの膜厚で堆積する。なお、メモリセル形成領域にのみ形成されたフォトレジスト膜をマスクとして、シリコン窒化膜１４を異方性エッチングし、メモリセル領域の半導体基板１上にのみシリコン窒化膜１４を残存させると同時に周辺回路領域のゲート電極１１の側壁にサイドウォールスペーサを形成してもよい。
【００６３】
次に、メモリセル形成領域と周辺回路領域のｎチャネルＭＩＳＦＥＴＱｎが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂを形成し、さらに、メモリセル形成領域と周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの高濃度不純物領域１５ｂを形成する。
【００６４】
次に、たとえば膜厚が４００ｎｍのシリコン酸化膜をＣＶＤ法により形成し、さらにこのシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing ）法により研磨して平坦化し、絶縁膜１６を形成する。
【００６５】
この後、図５（ｂ）に示すような接続プラグ２１のパターンＢＰおよび接続プラグ２２のパターンＳＮＣＴに相当する接続孔を開口し、プラグインプラを施した後に不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ法により研磨して接続プラグ２１、２２を形成する（図６）。なお、図６において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。以下、図７、９、１０、１２、１４〜１９において同様である。
【００６６】
プラグインプラは、たとえばリンイオンを加速エネルギ５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2 とすることができる。また、多結晶シリコン膜への不純物の導入は、たとえばＣＶＤ法により濃度２×１０20／ｃｍ3 のリンを導入して行うことができる。なお、この接続孔は、２段階のエッチングにより開口して半導体基板１の過剰エッチングを防止することができる。また、接続プラグ２１、２２の形成はエッチバック法により形成することもできる。
【００６７】
次に、配線形成用の絶縁膜１７ａ、１７ｂ、１７ｃを順次形成し、さらに、絶縁膜１７ｃ上にタングステン膜３３を形成する（図７）。絶縁膜１７ａ、１７ｂ、１７ｃとしては、各々シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を適用できる。シリコン酸化膜およびシリコン窒化膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００６８】
次に、タングステン膜３３上にフォトレジスト膜３４を形成する。フォトレジスト膜３４は、図８および図９に示すようにビット線ＢＬが形成される領域に開口を有するように形成される。すなわち、メモリセル形成領域では、フォトレジスト膜３４は直線状に形成される。このため、微細なパターニングであっても露光光の回折等が発生し難く、高精度に露光を行うことができ、微細化に有利である。
【００６９】
次に、フォトレジスト膜３４をマスクとしてタングステン膜３３をエッチングする（図９）。パターニングされたタングステン膜３３は絶縁膜１７ｃのエッチングの際のマスクに用いられる。また、後に説明するように、絶縁膜１７ａへの配線溝１８ｂの形成の際のマスクの一部として機能する。
【００７０】
次に、フォトレジスト膜３４を除去した後、パターニングされたタングステン膜３３をマスクとして絶縁膜１７ｃおよび絶縁膜１７ｂをエッチングし、絶縁膜１７ｃに配線溝１８ａを形成する（図１０）。
【００７１】
配線溝１８ａの形成は、まず第１のエッチングとして、タングステン膜３３をマスクとした絶縁膜１７ｃのエッチングを行う。この第１のエッチングは、絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチング速度が高く、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。つまり、第１のエッチングにおいて絶縁膜１７ｂ（たとえばシリコン窒化膜）は絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチングストッパとして機能する。このように絶縁膜１７ｂを設けることにより、この第１のエッチングにおいて十分なオーバーエッチングが可能となる。エッチング工程における半導体ウェハ内のエッチング速度の不均一性は、エッチング深さのばらつきとして現れるが、この第１のエッチングにおいて仮にエッチング速度にウェハ内のばらつきが存在しても、十分なオーバーエッチングを行って絶縁膜１７ｂをエッチングストッパとして作用させることにより、エッチング深さを均一にすることができる。次に、第２のエッチングとして絶縁膜１７ｂをエッチングする。第２のエッチングは、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。絶縁膜１７ｂは、絶縁膜１７ｃよりも薄く形成でき、このように薄く形成することにより、第２のエッチングの際のオーバーエッチングを行っても絶縁膜１７ｂの膜厚が相対的に薄いゆえ下地である絶縁膜１７ａの過剰なエッチングを少なくできる。つまり、絶縁膜１７ｃ、１７ｂのエッチングを２段階に分け、前記のような条件でエッチングを行うことにより、配線溝１８ａの深さを均一にし、かつ確実に配線溝１８ａの形成を行うことができる。
【００７２】
次に、図１１に示すように、フォトレジスト膜３５を形成し、フォトレジスト膜３５およびタングステン膜３３の存在下で絶縁膜１７ａをエッチングする（図１２）。これにより配線溝１８ｂを形成する。フォトレジスト膜３５は、図示するようにｙ方向（ワード線ＷＬの延在方向）に並行に直線状に形成される。すなわち、フォトレジスト膜３５は、活性領域Ｌ１の中央部分とビット線ＢＬとを接続する接続プラグＢＰ（プラグ２１）が形成される領域が覆われないように、逆に活性領域Ｌ１の両端領域の容量電極接続孔ＳＮＣＴを覆うようにストライプ状に形成される。
【００７３】
一方、この段階ではタングステン膜３３は依然として存在している。このため、タングステン膜３３の形成されている領域の絶縁膜１７ａ、１７ｂ、１７ｃはフォトレジスト膜３５が存在していなくてもエッチングされることはない。すなわち、絶縁膜１７ａのエッチングされる領域は、タングステン膜３３が形成されておらず、かつ、フォトレジスト膜３５で覆われていない領域となる。つまり、この段階でのエッチングは、フォトレジスト膜３５で覆われていない配線溝１８ａの底部のみとなる。
【００７４】
このように、フォトレジスト膜３５とタングステン膜３３とをマスクとしてエッチングすることにより、配線溝１８ｂは、配線溝１８ａに対してｙ方向（ワード線ＷＬの延在方向）に自己整合的に形成される。後に説明するように配線溝１８ａにはビット線ＢＬが形成され、ビット線ＢＬとプラグ２１とは配線溝１８ｂを介して接続されるため、配線溝１８ｂはビット線接続孔として機能する。すなわち、ビット線接続孔として機能する配線溝１８ｂをビット線ＢＬに対して自己整合的に形成でき、ビット線ＢＬとプラグ２１との電気的接続を簡便にかつ高い信頼性で実現できる。
【００７５】
また、ビット線接続孔を開口するためのマスクの精度を低減することもできる。すなわち、ビット線接続孔である配線溝１８ｂのｙ方向のアライメントは配線溝１８ａ（タングステン膜３３）によってすでに自己整合されているため行う必要がなく、フォトレジスト膜３５は、プラグ２１上部が開口するようにパターニングすれば十分であり、その加工精度を高める必要はない。フォトレジスト膜３５の開口幅（フォトレジスト膜３５が形成されない領域の幅）はプラグ２１の幅よりも大きく形成することができ、その幅のマージン分だけフォトレジスト膜３５を形成するアライメントがｘ方向にずれてもよい。このようなずれが生じても配線溝１８ｂを介してビット線ＢＬがプラグ２１に接続する限りＤＲＡＭの性能を阻害することはない。
【００７６】
次に、図１３に示すように、フォトレジスト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソース・ドレイン領域（高濃度不純物領域１５ｂ）に接続する接続孔を開口する。なお、この接続孔を開口する工程は、シリコン窒化膜１４をストッパとする第１のエッチングとシリコン窒化膜１４をエッチングする第２のエッチングの２段階のエッチングを行って、半導体基板１の表面の分離領域７の過剰なエッチングを防止することができる。この接続孔は、第１層配線２０を直接高濃度不純物領域１５ｂに接続するためのものであり、これにより周辺回路領域での配線抵抗を低減してＤＲＡＭの性能を向上できる。なお、この接続孔が形成される領域にはあらかじめ接続プラグを形成していてもよい。
【００７７】
なお、絶縁膜１７ａ、１７ｂ、１７ｃの膜厚は、各々たとえば２００ｎｍ、５０ｎｍ、２００ｎｍとすることができる。また、配線溝１８ａ、１８ｂの深さは、各々たとえば２５０ｎｍ、２００ｎｍとすることができ、配線溝１８ａの幅は、１８０ｎｍとすることができる。
【００７８】
次に、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成する（図１４）。ここでは、タングステン膜３７を例示しているが、他の金属膜、たとえば、銅膜等を用いてもよい。ただし、半導体基板１への金属原子の熱拡散による信頼性の低下を考慮すれば、金属膜は高融点金属であることが好ましい。たとえばモリブデン、タンタル、ニオブ等を例示できる。
【００７９】
次に、タングステン膜３７およびタングステン膜３３を、たとえばＣＭＰ法により研磨し、配線溝１８ａ以外のタングステン膜３７を除去し、さらにタングステン膜３３を除去することにより、ビット線ＢＬおよび第１層配線２０を形成する（図１５）。なお、タングステン膜３７の除去にはエッチバック法を用いることもできる。
【００８０】
次に、半導体基板１の全面に、たとえばＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２３を形成する。その後半導体基板１の全面にシリコン窒化膜２４および多結晶シリコン膜３８を堆積する。多結晶シリコン膜３８には、たとえば３×１０20／ｃｍ3 の濃度のリンを導入でき、その膜厚はたとえば１００ｎｍである。
【００８１】
次に、図２に示すようなＳＮＣＴのパターンで、多結晶シリコン膜３８に開口を形成する。開口の口径はたとえば0.２２μｍである。その後、半導体基板１の全面に多結晶シリコン膜３８と同様の多結晶シリコン膜を膜厚７０ｎｍで堆積し、これを異方性エッチングして開口の側壁にサイドウォールスペーサ３９を形成する。サイドウォールスペーサ３９の幅は約７０ｎｍとなり、前記開口の口径はサイドウォールスペーサ３９により８０ｎｍに縮小される。
【００８２】
次に、多結晶シリコン膜３８およびサイドウォールスペーサ３９をハードマスクとしてエッチングを行い、容量電極接続孔２６を形成する（図１６）。容量電極接続孔２６の口径は８０ｎｍであり、その深さは約３００ｎｍである。
【００８３】
このように容量電極接続孔２６の口径を小さく形成できるため、前記開口を形成するためのマスクに合わせずれが発生しても、ビット線ＢＬと接触することがない。
【００８４】
次に、容量電極接続孔２６を埋め込む多結晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶シリコン膜３８およびサイドウォールスペーサ３９をＣＭＰ法またはエッチバック法により除去して容量電極接続孔２６の内部に接続プラグ２５を形成する（図１７）。接続プラグ２５には、たとえば３×１０20／ｃｍ3 の濃度のリンを導入できる。なお、多結晶シリコン膜、多結晶シリコン膜３８およびサイドウォールスペーサ３９の除去の際には、シリコン窒化膜２４をＣＭＰ法またはエッチバック法のエッチストッパ膜として機能させることができる。
【００８５】
次に、たとえばＣＶＤ法によりシリコン酸化膜からなる絶縁膜４０を堆積し、キャパシタＣが形成される領域に溝４１を形成する。絶縁膜４０の堆積はプラズマＣＶＤにより行うことができ、その膜厚はたとえば1.２μｍとする。
【００８６】
次に、溝４１を覆う多結晶シリコン膜４２を半導体基板１の全面に堆積し、さらに半導体基板１の全面にシリコン酸化膜４３を堆積する（図１８）。多結晶シリコン膜４２にはリンをドープすることができ、その膜厚は0.０３μｍとすることができる。多結晶シリコン膜４２の膜厚が溝４１の寸法に対して十分に薄いため、多結晶シリコン膜４２は溝４１の内部にもステップカバレッジよく堆積される。シリコン酸化膜４３は、溝４１の内部に埋め込まれるように堆積する。溝４１の内部への埋め込み性を考慮すれば、シリコン酸化膜４３はＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリコン酸化膜とすることができる。
【００８７】
次に、絶縁膜４０上のシリコン酸化膜４３および多結晶シリコン膜４２を除去して、キャパシタＣの下部電極２７を形成する。シリコン酸化膜４３および多結晶シリコン膜４２の除去はエッチバック法またはＣＭＰ法により行うことができる。その後、ウェットエッチングを施し、下部電極２７の内部に残存するシリコン酸化膜４３および絶縁膜４０を除去する。これにより下部電極２７が露出される。なお、周辺回路領域にフォトレジスト膜を形成し、これをマスクとして周辺回路領域に絶縁膜４０を残存させてもよい。なお、シリコン窒化膜２４はこのウェットエッチング工程でのエッチングストッパとして機能する。
【００８８】
次に、下部電極２７表面を窒化または酸窒化処理した後、酸化タンタル膜を堆積し、容量絶縁膜２８を形成する。酸化タンタル膜の堆積は、有機タンタルガスを原料としたＣＶＤ法により形成できる。この段階での酸化タンタル膜はアモルファス構造を有するものである。ここで酸化タンタル膜に熱処理を施して結晶化（多結晶化）された酸化タンタル膜（Ｔａ2 Ｏ5 ）とし、より強固な誘電体として容量絶縁膜２８を形成してもよい。その後、プレート電極２９となる窒化チタン膜をＣＶＤ法により堆積し、フォトレジスト膜を用いて前記窒化チタン膜および多結晶酸化タンタル膜をパターニングし、容量絶縁膜２８およびプレート電極２９を形成する。このようにして下部電極２７、容量絶縁膜２８およびプレート電極２９からなるキャパシタＣが形成される（図１９）。なお、プレート電極２９は、窒化チタン膜に代えて、たとえば４×１０20／ｃｍ3 の濃度のリンを含む多結晶シリコン膜としてもよい。
【００８９】
その後、半導体基板１の全面に絶縁膜３０を形成し、絶縁膜３０に接続孔を形成し、その接続孔を含む絶縁膜３０上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を順次堆積し、これをＣＭＰ法またはエッチバック法により除去してプラグ３２を形成し、この後、絶縁膜３０上にたとえば窒化チタン膜、アルミニウム膜および窒化チタン膜からなる積層膜を堆積し、これをパターニングして第２層配線３１を形成する。これにより図３に示すＤＲＡＭをほぼ完成する。さらに上層の配線層は第２層配線３１と同様に形成できるため、その詳細な説明は省略する。
【００９０】
本実施の形態のＤＲＡＭによれば、ビット線接続孔として機能する配線溝１８ｂを、ビット線ＢＬが形成される配線溝１８ａを形成するためのマスクとして機能するタングステン膜３３およびｙ方向（ワード線ＷＬ方向）にストライプ状に形成されたフォトレジスト膜３５をマスクとしてエッチングするため、ビット線ＢＬに対して自己整合的に形成できる。これにより、ビット線ＢＬとプラグ２１との電気的接続を簡便にかつ高い信頼性で実現できる。
【００９１】
なお、図２０に示すように、絶縁膜１６と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチング選択比を有する絶縁膜４４を形成することができる。図２０（ａ）、（ｂ）および（ｃ）は、この場合を工程順に示した断面図であり、図２０（ａ）は、図７（ｂ）に、図２０（ｃ）は、図１２（ｂ）の工程に対応する。絶縁膜４４としてはたとえばシリコン窒化膜を例示でき、膜厚はたとえば５０ｎｍである。
【００９２】
このように絶縁膜４４を設けることにより、配線溝１８ｂの形成の際のエッチングを配線溝１８ａのエッチングと同様に２段階のエッチングで行うことができる。これにより、配線溝１８ｂの過剰なエッチングを防止することができる。
【００９３】
（実施の形態２）
図２１〜図２６は本実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、図２１、２３、２５、２６において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。
【００９４】
本実施の形態のＤＲＡＭは、実施の形態１の場合とビット線ＢＬ（第１層配線２０）の構造および製造方法において相違する。従って、その相違する部分についてのみ説明する。
【００９５】
本実施の形態のＤＲＡＭの製造工程は、実施の形態１の図１０の工程までは同様である。
【００９６】
その後、半導体基板１の全面に、配線溝１８ａを埋め込むタングステン膜を堆積する。タングステン膜の膜厚は、配線溝１８ａの内部に被覆性よく堆積される程度とし、たとえば６０ｎｍとする。このタングステン膜を異方性エッチングすることにより、配線溝１８ａの内側壁にタングステンからなるサイドウォールスペーサ４５を形成する（図２１）。このときの配線溝１８ａおよびその内側壁に形成されたサイドウォールスペーサ４５の平面パターンを図２２に示す。サイドウォールスペーサ４５に挟まれた領域には、次に説明するように配線溝１８ｂが形成され、その幅は約６０ｎｍである。
【００９７】
次に、タングステン膜３３およびサイドウォールスペーサ４５をマスクとして絶縁膜１７ａをエッチングし、配線溝１８ｂを形成する（図２３）。なお、このエッチングの際にはフォトレジスト膜は使用されない。すなわち、配線溝１８ｂは、フォトレジスト膜を使用せずタングステン膜３３およびサイドウォールスペーサ４５をマスクとしてエッチングするため、配線溝１８ａと同様にｘ方向（ビット線ＢＬが延在して形成される方向）に連続的に形成される。配線溝１８ｂには後に説明するようにビット線ＢＬの一部が形成され、プラグ２１と電気的に接続されるが、このようにｘ方向に連続的に延在して形成されても、配線溝１８ｂはプラグ２２を露出することはない。すなわち、配線溝１８ｂの幅はサイドウォールスペーサ４５の形成により狭くなっている。このため、ビット線ＢＬはプラグ２２に接続されることはなく、プラグ２２との絶縁性が保持される。
【００９８】
また、配線溝１８ｂに形成されるビット線ＢＬの一部は、一種のビット線接続部と考えることもできる。すなわち、配線溝１８ｂをビット線接続孔と考えることができる。このように考えた場合、ビット線接続孔は、配線溝１８ａすなわちビット線ＢＬに対して自己整合的に形成され、実施の形態１と同様に微細加工が容易となる。
【００９９】
また、本実施の形態では、フォトレジスト膜を使用することなく一種のビット線接続孔を形成でき、工程を簡略化することができる。
【０１００】
次に、図２４に示すように、フォトレジスト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソース・ドレイン領域（高濃度不純物領域１５ｂ）に接続する接続孔を開口する。この工程は、実施の形態１の図１３の工程と同様である。
【０１０１】
次に、実施の形態１と同様に、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成し（図２５）、タングステン膜３７およびタングステン膜３３を、たとえばＣＭＰ法により研磨する（図２６）。このとき、サイドウォールスペーサ４５の上部も研磨され、その表面が平坦化される。これにより、サイドウォールスペーサ４５およびタングステン膜３７からなるビット線ＢＬおよび第１層配線２０を形成される。
【０１０２】
その後の工程は実施の形態１と同様である。
【０１０３】
本実施の形態のＤＲＡＭによれば、配線溝１８ａの内側壁にサイドウォールスペーサ４５を形成し、これをマスクに用いて配線溝１８ｂを形成するため、フォトレジスト膜を形成する必要がない。このため、配線溝１８ｂを配線溝１８ａに対して自己整合的に形成でき、また、工程を簡略化できる。さらに、サイドウォールスペーサ４５を配線（ビット線ＢＬ、第１層配線２０）の一部として使用できるタングステンで構成するため、配線高さ（配線溝１８ａの深さ）を低減できる。これにより配線間容量を低減して蓄積電荷の検出感度の向上等ＤＲＡＭの性能の向上を図れる。なお、配線溝１８ｂの幅が狭いため、ビット線ＢＬのプラグ２１に接続する部分の幅が狭く形成される。このため、この配線幅の狭い領域での配線間容量の寄与を少なくできる。
【０１０４】
なお、本実施の形態では、配線溝１８ｂの形成の際にフォトレジスト膜を形成しないことが特徴であるが、図２７に示すようにフォトレジスト膜４６を形成することもできる。フォトレジスト膜４６は、実施の形態１のフォトレジスト膜３５と同様に形成できる。この場合、図２８に示すように、配線溝１８ｂは、プラグ２１の周辺領域に形成され、配線溝１８ａの延在方向に連続的に形成されることがない。このため、ビット線ＢＬを形成した後には、図２９に示すように、プラグ２１上部に、配線溝１８ｂに充填されたビット線ＢＬの一部（プラグ接続部４７）が形成され、その他のビット線延在方向には接続部は形成されない。このため、さらに配線間の容量を低減してＤＲＡＭの性能を向上できる。
【０１０５】
また、本実施の形態のように配線溝１８ａの内側壁にサイドウォールスペーサ４５を形成する場合、周辺回路領域のコンタクト領域を図３０に示すように広くすることができる。このように周辺回路領域のコンタクト領域を広くすることにより周辺回路領域でのコンタクト面積を確保してコンタクト抵抗を低減できる。
【０１０６】
また、実施の形態１と同様に、絶縁膜１６と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチング選択比を有する絶縁膜４４を形成することができることは言うまでもない。
【０１０７】
（実施の形態３）
図３１および図３２は実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。なお、図３１、３２において、（ａ）、（ｂ）および（ｃ）、または、（ｄ）、（ｅ）および（ｆ）は、各々図２におけるＡ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。
【０１０８】
本実施の形態のＤＲＡＭは、実施の形態１の場合とビット線ＢＬ（第１層配線２０）の構造および製造方法において、また、ビット線ＢＬが形成される絶縁膜の構造において相違する。従って、その相違する部分についてのみ説明する。
【０１０９】
本実施の形態のＤＲＡＭの製造工程は、実施の形態１の図９の工程までと同様である。ただし、本実施の形態では、配線溝が形成される絶縁膜４８を、実施の形態１のように絶縁膜１７ａ、１７ｂ、１７ｃからなる３層膜とせず、単層膜としている。絶縁膜４８はたとえばＴＥＯＳ酸化膜とすることができる。
【０１１０】
実施の形態１の図９の工程のように、タングステン膜３３をパターニングし、その後、パターニングされたタングステン膜３３を覆うタングステン膜（図示せず）を堆積し、このタングステン膜を異方性エッチングすることにより、タングステン膜３３の側壁にタングステンからなるサイドウォールスペーサ４９を形成する（図３１（ａ）、（ｂ）および（ｃ））。タングステン膜３３のパターニングはフォトリソグラフィの最小加工寸法で行われるが、サイドウォールスペーサ４９を形成することにより、最小加工寸法よりも小さなスペースを形成することができる。
【０１１１】
次に、タングステン膜３３およびサイドウォールスペーサ４９をマスクとして絶縁膜４８をエッチングする。これにより、配線溝５０を形成する（図３１（ｄ）、（ｅ）および（ｆ））。配線溝５０は、前記の通りフォトリソグラフィの最小加工寸法以下の幅で形成される。
【０１１２】
なお、配線溝５０の形成の際、実施の形態２と同様に、フォトレジスト膜は使用されない。これにより工程を簡略化することができる。
【０１１３】
また、配線溝５０の底部においてプラグ２１の表面が露出される。従って、後に説明するように、配線溝５０の内部にビット線ＢＬが形成されれば、ビット線自体がプラグ２１と電気的に接続されることとなり、ビット線接続孔を形成する必要がない。すなわちビット線接続孔の形成を省略して、ビット線接続孔のパターニングに起因するプラグ２１、ビット線ＢＬ間のマスクずれの問題を無くすことができる。
【０１１４】
次に、実施の形態１と同様に、周辺回路の接続孔を形成した後、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成し（図３２（ａ）、（ｂ）および（ｃ））、タングステン膜３７、サイドウォールスペーサ４９およびタングステン膜３３を、たとえばＣＭＰ法により研磨する（図３２（ｄ）、（ｅ）および（ｆ））。これにより、ビット線ＢＬ（第１層配線２０）が形成される。このようにして形成されたビット線ＢＬの配線幅は、実施の形態１、２と比較して小さく形成される。これにより、配線間の距離を長くして配線間容量を低減できる。よって、蓄積電荷の検出感度を向上し、ＤＲＡＭの性能を向上できる。
【０１１５】
その後の工程は実施の形態１と同様である。
【０１１６】
本実施の形態のＤＲＡＭによれば、フォトレジスト膜を用いることなく、ビット線接続孔の機能を併有する配線溝５０を形成できる。これにより、工程を簡略化するとともに、ビット線接続孔の形成に起因するマスク合わせずれの問題を回避できる。また、ビット線ＢＬの配線幅を狭く形成できるため、配線間距離を長くしてビット線間容量を低減し、蓄積電荷の検出感度向上等のＤＲＡＭの性能向上を図れる。
【０１１７】
なお、図３３に示すように、タングステン膜３３のパターニングの際に、下地である絶縁膜４８を過剰にエッチングし、サイドウォールスペーサ４９の底部をタングステン膜３３の底面よりも低い標高で形成することができる（図３３（ａ）、（ｂ）および（ｃ））。このようにして形成されたビット線ＢＬには、その一部として絶縁膜４８の表面付近にサイドウォールスペーサ４９の一部を残存させることができる。このサイドウォールスペーサ４９の一部によりビット線ＢＬの断面積を増加させ、配線抵抗を低減してＤＲＡＭの高性能化に寄与できる。
【０１１８】
また、本実施の形態においても、実施の形態２と同様に、周辺回路領域のコンタクト領域を図３０に示すように広くすることができ、実施の形態１と同様に、絶縁膜１６と絶縁膜４８との間に、絶縁膜４８に対してエッチング選択比を有するシリコン窒化膜等を形成することができることは言うまでもない。
【０１１９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２０】
たとえば、実施の形態１では、キャパシタＣとして、上方に開口を有する筒形状の下部電極を有するキャパシタの例を示したが、単純スタック型のキャパシタを用いてもよい。
【０１２１】
また、本実施の形態のビット線ＢＬ（第１層配線２０）の形成方法は、ＤＲＡＭに限られず、ＤＲＡＭを混載したロジック回路や、ＤＲＡＭを混載したフラッシュメモリ内臓のマイクロコンピュータ、その他のシステム混載チップへの適用が可能である。
【０１２２】
また、本実施の形態のビット線ＢＬ（第１層配線２０）の形成方法は、第１層の配線形成の適用に限られず、第２層以上の配線形成に適用することも可能である。この場合、図３４に示すように、第Ｎ層配線５１の形成後、第Ｎ層配線５１を覆う絶縁膜５２に第（Ｎ＋１）層配線の接続孔５３を開口する際に、第Ｎ層配線５１に重なるように形成できる。これにより第Ｎ層配線５１と第（Ｎ＋１）層配線との電気的接続を容易に行うことができる。
【０１２３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２４】
（１）微細化されたＤＲＡＭのメモリセルにおいて、ビット線と接続プラグとの電気的接続をワード線方向に自己整合で実現でき、ビット線と接続プラグとの電気的接続を簡便にかつ高い信頼性で実現できる。
【０１２５】
（２）ビット線と接続プラグとの接続部形成プロセスを簡略化することができる。
【０１２６】
（３）ビット線間の容量を低減し、蓄積電荷検出感度を向上してＤＲＡＭを高性能化できる。
【図面の簡単な説明】
【図１】（ａ）は、実施の形態１のＤＲＡＭを形成した半導体チップ全体の一例を示した平面図であり、（ｂ）は、実施の形態１のＤＲＡＭの等価回路図である。
【図２】図１のメモリアレイＭＡＲＹの一部を拡大した平面図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施の形態であるＤＲＡＭの一部断面図である。
【図４】（ａ）および（ｂ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図であり、（ｃ）は、平面図である。
【図５】（ａ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図であり、（ｂ）は、平面図である。
【図６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１０】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図１２】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１４】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１５】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１８】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２０】（ａ）〜（ｃ）は、実施の形態１のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２１】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図２３】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２４】実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２５】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２６】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した平面図である。
【図２８】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図３０】実施の形態２のＤＲＡＭの製造方法のさらに他の例を示した平面図である。
【図３１】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図３２】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図３３】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図３４】本発明の他の例を示した断面図である。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ ｐ形ウェル
３ ｐ形ウェル
４ ｎ形ウェル
５ しきい値電圧調整層
６ ディープウェル
７ 分離領域
８ 浅溝
１０ ゲート絶縁膜
１１ ゲート電極
１１ｃ 絶縁膜
１２ 半導体領域
１３ キャップ絶縁膜
１４ シリコン窒化膜
１５ 半導体領域
１５ａ 低濃度不純物領域
１５ｂ 高濃度不純物領域
１６ 絶縁膜
１７ａ 絶縁膜（ＴＥＯＳ酸化膜）
１７ｂ 絶縁膜（シリコン窒化膜）
１７ｃ 絶縁膜（ＴＥＯＳ酸化膜）
１８ａ 配線溝
１８ｂ 配線溝
２０ 第１層配線
２１ プラグ
２２ プラグ
２３ 層間絶縁膜
２４ 絶縁膜（シリコン窒化膜）
２５ 接続プラグ
２６ 容量電極接続孔
２７ 下部電極
２８ 容量絶縁膜
２９ プレート電極（上部電極）
３０ 絶縁膜
３１ 第２層配線
３２ プラグ
３３ タングステン膜
３４ フォトレジスト膜
３５ フォトレジスト膜
３６ フォトレジスト膜
３７ タングステン膜
３８ 多結晶シリコン膜
３９ サイドウォールスペーサ
４０ 絶縁膜
４１ 溝
４２ 多結晶シリコン膜
４３ シリコン酸化膜
４４ 絶縁膜
４５ サイドウォールスペーサ
４６ フォトレジスト膜
４７ プラグ接続部
４８ 絶縁膜
４９ サイドウォールスペーサ
５０ 配線溝
５１ 第Ｎ層配線
５２ 絶縁膜
５３ 接続孔
ＢＬ ビット線
ＢＰ 接続プラグ
Ｃ キャパシタ
Ｌ１ 活性領域
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ｑｓ 選択ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＳＮＣＴ 容量電極接続孔
ＷＤ ワードドライバ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、高集積化に適した記憶保持動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ：Dynamic Random Access Memory）に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
一般にＤＲＡＭの基本構造としてトレンチ型とスタックド型が知られている。トレンチ型は、情報蓄積用容量素子（以下単にキャパシタという）を基板に掘ったトレンチの内部に形成するものであり、スタックド型は、キャパシタを基板表面の転送用トランジスタ（以下選択ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）という）の上部に形成するものである。スタックド型は、さらにキャパシタをビット線の下部に配置するＣＵＢ（Capacitor Under Bit-line）型および上部に配置するＣＯＢ（Capacitor Over Bit-line ）型に分類される。量産が開始された６４Ｍビット以降の製品では、セル面積の縮小性に優れたスタックド型でＣＯＢ型が主流となりつつある。
【０００３】
ＣＯＢ型のメモリセルを有するＤＲＡＭの構造を例示すれば、以下の通りである。すなわち、ＣＯＢ型のメモリセルを有するＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個の選択ＭＩＳＦＥＴとこれに直列に接続された１個のキャパシタとで構成されている。選択ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、選択ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個の選択ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。キャパシタは、同じく選択ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。メモリセルの微細化に伴うキャパシタの蓄積電荷量（Ｃs)の減少を補うために、ビット線の上部に配置したキャパシタの下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。ＣＯＢ型のメモリセルの構造は、たとえば、特開平７−７０８４号公報、特願昭６２−１９８０４３号公報、特願昭６３−１０６３５号公報または特開平８−１６７７０２号公報等に記載されている。
【０００４】
このようなＣＯＢ型メモリセルの構造では、ビット線と選択ＭＩＳＦＥＴのソース・ドレイン領域とは多結晶シリコン膜等からなるプラグで接続される。そして一般にビット線接続用のプラグと同時にキャパシタ接続用のプラグも同時に形成されるため、ビット線とキャパシタ接続用のプラグとを絶縁するためにプラグとビット線との間に少なくとも一層の絶縁膜が形成される。従って、ビット線とプラグとの接続は、ビット線接続孔を介して接続されることとなる。また、ＤＲＡＭの動作速度の向上および蓄積電荷の検出感度の向上の観点からビット線容量の低減が要求され、さらに、微細化を実現する観点からもビット線等の部材の微細化が要求される。これらの要求を満足するために、たとえば、国際公開ＷＯ９８／２８７９５号公報に記載されているように、ビット線をダマシン法で形成し、内側壁にシリコン窒化膜からなるサイドウォールスペーサが形成する技術が知られている。これによりビット線の細線化を図り、ビット線間の距離を長くしてビット線間容量を低減し、ＤＲＡＭの高速化および蓄積容量検出の感度を向上している。
【０００５】
【発明が解決しようとする課題】
しかし、ビット線をビット線接続孔を介して接続プラグに接続する場合には、ビット線パターンとビット線接続孔パターンの形成を別々のマスクで行う必要がある。通常、半導体基板の主面に分離領域を形成後、ＭＩＳＦＥＴのゲート電極としても機能するワード線を形成し、その後接続プラグを形成する。さらに、ビット線をダマシン法で形成する場合にはビット線パターンの溝を形成した後、ビット線接続孔を形成し、いわゆるデュアルダマシン法で接続プラグに接続するビット線を形成する。ここで、接続プラグ形成の際のリソグラフィはＭＩＳＦＥＴのゲート電極であるワード線パターンを基準に行われる。ところが、一般に、ビット線接続用の接続プラグとキャパシタ接続用の接続プラグとは共通に形成されるため、次に形成されるビット線パターンおよびビット線接続孔パターンは、接続プラグを基準にフォトリソグラフィが行われず、接続プラグと同様にワード線パターンを基準にフォトリソグラフィが行われる。すなわち、ビット線パターンとビット線接続孔パターンとは３層間合わせとなり、パターンの合わせずれが発生しやすくなる。特に、ビット線とビット線接続孔間の合わせずれは、ビット線がワード線の垂直方向に延在して形成されることからワード線垂直方向にはあまり問題を生じないが、ワード線と平行な方向には、合わせずれの大きさがそのまま接続面積に影響し、問題が生じる恐れが大きい。
【０００６】
また、従来技術では、ビット線の細線化の方法としてビット線パターンに形成された溝の内側壁にシリコン窒化膜からなるサイドウォールスペーサを形成しているが、シリコン窒化膜の誘電率が大きく、ビット線間の容量を増加させる要因となる。ビット線容量の増加は、蓄積容量検出感度の低下およびＤＲＡＭの動作速度の低下を来たし好ましくない。
【０００７】
本発明の目的は、微細化されたＤＲＡＭのメモリセルにおいて、ビット線と接続プラグとの電気的接続をワード線方向に自己整合で実現できる技術を提供し、ビット線と接続プラグとの電気的接続を簡便にかつ高い信頼性で実現できる技術を提供することにある。
【０００８】
また、本発明の他の目的は、ビット線と接続プラグとの接続部形成プロセスを簡略化することにある。
【０００９】
また、本発明の他の目的は、ビット線間の容量を低減することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
（１）本発明の半導体装置の製造方法は、半導体基板上にゲート、ソースおよびドレインからなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパ膜として第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）第２方向に延在する開口を有する第２レジスト膜をパターニングし、第２レジスト膜および第１被膜の存在下で第２絶縁膜をエッチングし、エッチングされた第１被膜間で第２レジスト膜が存在しない領域の第２絶縁膜をエッチングして接続部材上に第２溝を形成する工程、（ｊ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１３】
（２）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜、第３絶縁膜および第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、第４絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）エッチングされた第１被膜の存在下で、第３絶縁膜をストッパとして第４絶縁膜をエッチングし、さらに第２絶縁膜を露出するまで第３絶縁膜をエッチングし、第１方向に延在する第３および第４絶縁膜内に第１溝を形成する工程、（ｉ）半導体基板の全面に、第１溝の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１溝の内側壁に第２導電膜からなるサイドウォールを形成する工程、（ｊ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｋ）半導体基板の全面に、第１および第２溝を埋め込む第１導電膜を形成する工程、（ｌ）第１および第２溝内以外の第１導電膜を除去し、第１および第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１４】
（３）本発明の半導体装置の製造方法は、（２）記載の半導体装置の製造方法であって、第２絶縁膜のエッチング前に、第２方向に延在する開口を有する第２レジスト膜をパターニングし、第２レジスト膜、第１被膜およびサイドウォールの存在下で、第２絶縁膜をエッチングし、第２溝を形成するものである。
【００１５】
（４）本発明の半導体装置の製造方法は、（ａ）半導体基板の主面上に素子分離領域を形成し、素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、（ｂ）半導体基板の主面上に、第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、（ｃ）第１配線間の活性領域に、ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、（ｄ）第１配線を覆う第１絶縁膜を形成し、半導体領域の少なくとも一方の半導体領域上の第１絶縁膜に接続孔を形成する工程、（ｅ）接続孔内に半導体領域に電気的に接続する接続部材を形成する工程、（ｆ）接続部材上に、第２絶縁膜を堆積し、第２絶縁膜上に第１被膜を堆積する工程、（ｇ）第１被膜上に第１方向に延在して第１レジスト膜をパターニングし、第１レジスト膜の存在下で第１被膜をエッチングする工程、（ｈ）半導体基板の全面に、パターニングされた第１被膜の内面を覆う第２導電膜を形成し、第２導電膜に異方性エッチングを施して第１被膜の側壁に第２導電膜からなるサイドウォールを形成する工程、（ｉ）第１被膜およびサイドウォールの存在下で第２絶縁膜をエッチングし、接続部材に達する第２溝を形成する工程、（ｊ）半導体基板の全面に、第２溝を埋め込む第１導電膜を形成する工程、（ｋ）第２溝内以外の第１導電膜を除去し、第２溝内に、一方の半導体領域上の接続部材に電気的に接続された第２配線を形成する工程、を有するものである。
【００１６】
（５）本発明の半導体装置の製造方法は、（４）記載の半導体装置の製造方法であって、第１被膜のエッチング工程において、第１被膜の下地である第２絶縁膜を過剰にエッチングし、サイドウォールの底部を第１被膜の底部よりも深く形成するものである。
【００１７】
（６）本発明の半導体装置の製造方法は、（１）〜（５）の何れか一項に記載の半導体装置の製造方法であって、第１被膜と第１導電膜とは同一の材料からなり、第１導電膜の除去工程において、第１導電膜とともに、第１被膜、または、第１被膜およびサイドウォールを除去するものである。
【００１８】
（７）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第１絶縁膜および接続部材の上面に、第２絶縁膜に対してエッチング選択比を有する第５絶縁膜を形成し、第２溝の形成工程において、第５絶縁膜をストッパとして第２絶縁膜をエッチングした後、第５絶縁膜をエッチングして接続部材上面に達する第２溝を形成するものである。
【００１９】
（８）本発明の半導体装置の製造方法は、（１）〜（６）の何れか一項に記載の半導体装置の製造方法であって、第２配線上に第６絶縁膜を形成し、第６絶縁膜上に第３導電膜を形成し、第３レジスト膜により第３導電膜に第１開口部を形成し、その後、第４導電膜を全面に形成して第４導電膜を異方性エッチングすることにより、第１開口部側壁にサイドウォールを形成し、第３導電膜およびサイドウォールをマスクとして第６絶縁膜をエッチングして第２開口部を形成するものである。
【００２０】
（９）本発明の半導体装置の製造方法は、（８）記載の半導体装置の製造方法であって、第２開口部内を埋め込むように全面に第５導電膜を形成し、第６絶縁膜上の第３導電膜、サイドウォールおよび第５導電膜をＣＭＰ法により除去して第２開口部内に第５導電膜を残してプラグを形成し、プラグに接続するようにキャパシタを形成するものである。
【００２１】
（１０）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の第２方向の幅よりも狭くなっており、第２溝が第１方向に連続して形成されているものである。
【００２２】
（１１）本発明の半導体装置は、半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、活性領域上にゲート絶縁膜を介して形成され、第１方向に垂直な第２方向に延在するゲート電極と、ゲート電極の両側の活性領域に形成された一対の半導体領域と、ゲート電極を覆う第１絶縁膜に形成され、一対の半導体領域の一方の半導体領域に接続された接続プラグと、第１絶縁膜上の第２絶縁膜および第３絶縁膜と、第３絶縁膜に形成され、第１方向に延在する第１溝と、接続プラグに接続され、第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有し、第１溝の内側壁には導電体からなるサイドウォールが形成され、第２溝の第２方向の幅がサイドウォールの膜厚分だけ第１溝の幅よりも狭くなっており、第２溝が第１方向に不連続に形成され、第２溝は接続プラグに接続される領域にのみ形成されているものである。
【００２３】
（１２）本発明の半導体装置は、（１１）記載の半導体装置であって、第２溝は、接続プラグの径よりも第１方向に長く形成されているものである。
【００２４】
（１３）本発明の半導体装置は、（１０）、（１１）または（１２）記載の半導体装置であって、第２絶縁膜と第３絶縁膜との間には第３絶縁膜とはエッチング速度の相違する第１中間絶縁膜が形成されているものである。
【００２５】
（１４）本発明の半導体装置は、（１３）記載の半導体装置であって、第２絶縁膜と第１絶縁膜との間には第２絶縁膜とはエッチング速度の相違する第２中間絶縁膜が形成されているものである。
（１５）本発明の半導体装置は、（１０）〜（１４）の何れか一項に記載の半導体装置であって、半導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成され、第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅は、第１ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域のビット線の幅よりも広く形成されているものである。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
（実施の形態１）
図１（ａ）は、実施の形態１のＤＲＡＭを形成した半導体チップ全体の一例を示した平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向；第１方向）およびＹ方向（半導体チップ１Ａの短辺方向；第２方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００２８】
図１（ｂ）は、本実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセルにより構成されている。１ビットの情報を記憶する１個のメモリセルは、１個のキャパシタＣとこれに直列に接続された１個の選択ＭＩＳＦＥＴＱｓとで構成されている。選択ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、キャパシタＣと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００２９】
図２は、図１のメモリアレイＭＡＲＹの一部を拡大した平面図である。なお、この平面図および以下の平面図では部材を構成するパターンの形状を示し、実際の部材の形状を表すものではない。つまり、図示するパターンは長方形あるいは正方形に描画されているが、実際の部材では頂角が丸くあるいは鈍角に形成さている。メモリアレイＭＡＲＹには、活性領域Ｌ１が配置され、Ｙ方向（第２方向）にワード線ＷＬが、Ｘ方向（第１方向）にビット線ＢＬが形成されている。ワード線ＷＬと活性領域Ｌ１との重なる領域では、ワード線ＷＬは、選択ＭＩＳＦＥＴＱｓのゲート電極として機能する。ワード線ＷＬのゲート電極として機能する領域に挟まれた活性領域Ｌ１の領域、つまり活性領域Ｌ１の中央部分にはビット線ＢＬに接続する接続プラグＢＰが形成されている。接続プラグＢＰは活性領域Ｌ１とビット線ＢＬにまたがるようにＹ方向に長い形状を有しており、活性領域Ｌ１の中央部分とビット線とは接続プラグＢＰを介して接続される。活性領域Ｌ１の両端領域は容量電極接続孔ＳＮＣＴを介してキャパシタＣに接続される。
【００３０】
本実施の形態においては、ビット線ＢＬと活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成されている。このように直線形状で形成されるため、ビット線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグラフィにおいて露光光の干渉を少なくし、加工マージンを向上できる。
【００３１】
図３は、本実施の形態のＤＲＡＭの一部断面図であり、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。なお、図３（ａ）においては、左方にＤＲＡＭのメモリセル領域を、右方に周辺回路領域を示している。また、本実施の形態では0.１８μｍの設計ルールでの製造技術を例示する。
【００３２】
半導体基板１の主面には、メモリセル領域のｐ形ウェル２、周辺回路領域のｐ形ウェル３およびｎ形ウェル４が形成されている。半導体基板１は、たとえば１０Ω・ｃｍの抵抗率のｐ形の単結晶シリコンからなる。また、ｐ形ウェル２の主面にはしきい値電圧調整層５が形成され、ｐ形ウェル２を囲むようにｎ形のディープウェル６が形成されている。なお、他の各ウェルにも、しきい値電圧調整層が形成されていてもよい。
【００３３】
各ウェルの主面には、分離領域７が形成されている。分離領域７はシリコン酸化膜からなり、半導体基板１の主面に形成された浅溝８に埋め込んで形成される。浅溝８は、たとえば0.３μｍの深さを有し、内壁には熱酸化されたシリコン酸化膜が形成されてもよい。
【００３４】
ｐ形ウェル２の主面にはＤＲＡＭの選択ＭＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成されている。
【００３５】
選択ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の主面上にゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側のｐ形ウェル２の主面に形成された半導体領域１２とを有する。
【００３６】
ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚を有する熱酸化により形成されたシリコン酸化膜からなる。
【００３７】
ゲート電極１１は、たとえば５０ｎｍの膜厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステンシリサイド（ＷＳｉ2 ）膜との積層膜とすることができる。多結晶シリコン膜には、たとえばリン（Ｐ）を３×１０20atoms/cm3 程度導入することができる。なお、タングステンシリサイド膜に限られず、コバルトシリサイド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜等の他のシリサイド膜であってもよい。また、ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタングステン膜の積層膜とすることもできる。窒化チタン膜に代えて窒化タングステン膜を用いることもできる。
【００３８】
半導体領域１２にはｎ形の不純物、たとえば砒素（Ａｓ）またはリンが導入されている。
【００３９】
選択ＭＩＳＦＥＴＱｓのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層をシリコン窒化膜１４で覆われる。キャップ絶縁膜１３の膜厚はたとえば２００ｎｍであり、シリコン窒化膜１４の膜厚はたとえば３０ｎｍである。シリコン窒化膜１４は、ゲート電極１１の側壁にも形成され、後に説明する接続孔を形成する際の自己整合加工に利用される。なお、選択ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭのワード線ＷＬとして機能するものであり、分離領域７の上面にはワード線ＷＬの一部が形成されている。
【００４０】
一方、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およびｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側の各ウェルの主面に形成された半導体領域１５とから構成される。ゲート絶縁膜１０およびゲート電極１１は前記と同様である。半導体領域１５は低濃度不純物領域１５ａと高濃度不純物領域１５ｂとからなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造を形成している。半導体領域１５に導入される不純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形の不純物が導入される。
【００４１】
ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層およびゲート電極１１とキャップ絶縁膜１３との側壁がシリコン窒化膜１４で覆われる。キャップ絶縁膜１３とシリコン窒化膜１４は前記と同様である。
【００４２】
選択ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１間のギャップには、絶縁膜１６が埋め込まれている。絶縁膜１６は、たとえばＳＯＧ（Spin On Glass ）膜、ＴＥＯＳ（テトラエトキシシラン）を原料ガスとしプラズマＣＶＤ法により形成されたシリコン酸化膜（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Polishing ）法により平坦化されたＴＥＯＳ酸化膜の積層膜とすることができる。
【００４３】
絶縁膜１６上には、絶縁膜１７ａ、１７ｂ、１７ｃが形成される。絶縁膜１７ａ、１７ｃは、たとえばＴＥＯＳ酸化膜からなり、絶縁膜１７ｂは、たとえばシリコン窒化膜からなる。絶縁膜１７ｂは、後に説明するように、絶縁膜１７ｃに配線溝をエッチングする際のエッチングストッパとして機能する。
【００４４】
絶縁膜１７ｂ、１７ｃには、配線溝１８ａが形成され、絶縁膜１７ａには、配線溝１８ｂが形成されている。配線溝１８ａ、１８ｂの内部には、ビット線ＢＬおよび第１層配線２０が形成される。ビット線ＢＬは、配線溝１８ｂを介して、後に説明する接続プラグ２１に電気的に接続される。
【００４５】
ビット線ＢＬおよび第１層配線２０は後に説明するようにＣＭＰ法を用いて同時に形成される。ビット線ＢＬおよび第１層配線２０は、たとえばタングステン膜から構成されるが、他の金属、たとえば銅膜等を用いてもよい。
【００４６】
ビット線ＢＬは接続プラグ２１を介して一対の選択ＭＩＳＦＥＴＱｓに共有される半導体領域１２に接続される。接続プラグ２１は図２の平面図にも示されるように、活性領域Ｌ１のパターンとビット線ＢＬのパターンに重なるようにＹ方向に長く形成される。
【００４７】
また、選択ＭＩＳＦＥＴＱｓの他方の半導体領域１２上にはキャパシタに接続される接続プラグ２２が形成されている。接続プラグ２１、２２は、ｎ形の不純物たとえばリンが２×１０20atoms/cm3 程度導入された多結晶シリコン膜とする。
【００４８】
なお、周辺回路領域（周辺回路領域）に形成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂには第１層配線２０（ビット線ＢＬ）が直接接続される。なお、高濃度不純物領域１５ｂの表面にはコバルト、チタン、タンタル、タングステン等のシリサイド膜を形成できる。
【００４９】
ビット線ＢＬおよび第１層配線２０は、層間絶縁膜２３で覆われている。層間絶縁膜２３は、たとえばＴＥＯＳ酸化膜とすることができる。
【００５０】
層間絶縁膜２３の上層のメモリセル領域には、シリコン窒化膜からなる絶縁膜２４が形成され、さらに情報蓄積用のキャパシタＣが形成されている。絶縁膜２４は後に説明するようにキャパシタＣの下部電極２７を形成する際のエッチングストッパとして機能する薄膜である。
【００５１】
キャパシタＣは、接続プラグ２２に接続プラグ２５を介して接続される下部電極２７と、たとえばシリコン窒化膜および酸化タンタルからなる容量絶縁膜２８と、たとえば窒化チタンからなるプレート電極２９とから構成される。接続プラグ２５は容量電極接続孔２６内に形成される。
【００５２】
キャパシタＣの上層には、たとえばＴＥＯＳ酸化膜からなる絶縁膜３０が形成されている。なお、周辺回路領域の層間絶縁膜２３の上層にはキャパシタＣと同層に絶縁膜が形成されてもよい。この絶縁膜により、キャパシタＣの標高に起因するメモリセル領域と周辺回路領域との間の段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕を持たせることができ、工程を安定にして微細加工に対応することができる。
【００５３】
絶縁膜３０の上層には第２層配線３１が形成され、第２層配線３１と上部電極２９あるいは第１層配線２０との間はプラグ３２で接続される。第２層配線３１は、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とすることができ、プラグ３２は、たとえばチタン膜、窒化チタン膜およびタングステン膜の積層膜とすることができる。
【００５４】
なお、第２層配線３１上にはさらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層を有してもよいが、説明を省略する。
【００５５】
次に、本実施の形態１のＤＲＡＭの製造方法を図面を用いて説明する。図４〜図１９は本実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、特に示さない限り断面図は図２におけるＣ−Ｃ線断面および周辺回路部分の断面を示す。
【００５６】
まず、図４（ａ）に示すように、たとえば１０Ω・ｃｍ程度の抵抗率を有するｐ形の半導体基板１を用意し、この半導体基板１の主面に深さがたとえば0.３μｍの浅溝８を形成する。その後半導体基板１に熱酸化を施し、シリコン酸化膜を形成してもよい。さらにシリコン酸化膜を堆積してこれをＣＭＰ法により研磨して浅溝８内にのみシリコン酸化膜を残し、分離領域７を形成する。
【００５７】
なお、このときの分離領域７で囲まれる活性領域Ｌ１のパターンは、図４（ｃ）に示されるように、直線状の平面パターンである。このため、フォトリソグラフィによる浅溝８の加工において、露光光の干渉等の加工精度の低下要因を極力排除して、フォトリソグラフィの加工限界付近でも精度よく加工を行うことができる。
【００５８】
次に、フォトレジストをマスクにしてリンイオンを注入してディープウェル６を形成し、その後フォトレジストをマスクにしてリンイオンをイオン注入しｎ形ウェル４を形成する。さらにフォトレジストをマスクにしてボロンイオンをイオン注入し、ｐ形ウェル２、３を形成する。さらに半導体基板１の全面に二沸化ボロン（ＢＦ2 ）イオンをイオン注入してもよい。
【００５９】
次に、図４（ｂ）に示すように、ｐ形ウェル２、３、ｎ形ウェル４が形成された活性領域に熱酸化法によりゲート絶縁膜１０を形成し、さらに、ＤＲＡＭのメモリセル領域に、加速エネルギ２０ｋｅＶ、ドーズ量３×１０12／ｃｍ2 程度の条件でボロンイオンをイオン注入し、選択ＭＩＳＦＥＴＱｓのしきい値電圧調整層５を形成する。しきい値電圧調整層５により選択ＭＩＳＦＥＴＱｓのしきい電圧を0.７Ｖ程度に調整できる。
【００６０】
次に、半導体基板１の全面に、たとえば不純物としてリンが３×１０20／ｃｍ3 の濃度で導入された多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、たとえば１００ｎｍの膜厚でタングステンシリサイド膜を堆積する。さらにシリコン窒化膜をたとえば２００ｎｍの膜厚で堆積する。多結晶シリコン膜およびシリコン窒化膜は、たとえばＣＶＤ（Chemical Vapor Deposition ）法により、タングステンシリサイド膜はスパッタ法により形成できる。その後、シリコン窒化膜、タングステンシリサイド膜および多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングし、ゲート電極１１（ワード線ＷＬ）およびキャップ絶縁膜１３を形成する。このときのワード線ＷＬ（キャップ絶縁膜１３も同様である。）のパターンを図４（ｃ）に示す。ワード線ＷＬは、直線状にパターニングされており、フォトリソグラフィがその加工限界においても容易に行うことができることがわかる。
【００６１】
次に、キャップ絶縁膜１３およびゲート電極１１とフォトレジストをマスクとして、メモリセル形成領域および周辺回路領域のｎチャネルＭＩＳＦＥＴＱｎが形成される領域に不純物たとえばヒ素（Ａｓ）またはリンをイオン注入し、半導体領域１２およびｎチャネルＭＩＳＦＥＴＱｎの低濃度不純物領域１５ａを形成する。その後、周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成される領域に不純物たとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純物領域１５ａを形成する。
【００６２】
次に、図５（ａ）に示すように、半導体基板１の全面にシリコン窒化膜１４を、たとえば３０ｎｍの膜厚で堆積する。なお、メモリセル形成領域にのみ形成されたフォトレジスト膜をマスクとして、シリコン窒化膜１４を異方性エッチングし、メモリセル領域の半導体基板１上にのみシリコン窒化膜１４を残存させると同時に周辺回路領域のゲート電極１１の側壁にサイドウォールスペーサを形成してもよい。
【００６３】
次に、メモリセル形成領域と周辺回路領域のｎチャネルＭＩＳＦＥＴＱｎが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂを形成し、さらに、メモリセル形成領域と周辺回路領域のｐチャネルＭＩＳＦＥＴＱｐが形成される領域とにフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの高濃度不純物領域１５ｂを形成する。
【００６４】
次に、たとえば膜厚が４００ｎｍのシリコン酸化膜をＣＶＤ法により形成し、さらにこのシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing ）法により研磨して平坦化し、絶縁膜１６を形成する。
【００６５】
この後、図５（ｂ）に示すような接続プラグ２１のパターンＢＰおよび接続プラグ２２のパターンＳＮＣＴに相当する接続孔を開口し、プラグインプラを施した後に不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ法により研磨して接続プラグ２１、２２を形成する（図６）。なお、図６において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。以下、図７、９、１０、１２、１４〜１９において同様である。
【００６６】
プラグインプラは、たとえばリンイオンを加速エネルギ５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2 とすることができる。また、多結晶シリコン膜への不純物の導入は、たとえばＣＶＤ法により濃度２×１０20／ｃｍ3 のリンを導入して行うことができる。なお、この接続孔は、２段階のエッチングにより開口して半導体基板１の過剰エッチングを防止することができる。また、接続プラグ２１、２２の形成はエッチバック法により形成することもできる。
【００６７】
次に、配線形成用の絶縁膜１７ａ、１７ｂ、１７ｃを順次形成し、さらに、絶縁膜１７ｃ上にタングステン膜３３を形成する（図７）。絶縁膜１７ａ、１７ｂ、１７ｃとしては、各々シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を適用できる。シリコン酸化膜およびシリコン窒化膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００６８】
次に、タングステン膜３３上にフォトレジスト膜３４を形成する。フォトレジスト膜３４は、図８および図９に示すようにビット線ＢＬが形成される領域に開口を有するように形成される。すなわち、メモリセル形成領域では、フォトレジスト膜３４は直線状に形成される。このため、微細なパターニングであっても露光光の回折等が発生し難く、高精度に露光を行うことができ、微細化に有利である。
【００６９】
次に、フォトレジスト膜３４をマスクとしてタングステン膜３３をエッチングする（図９）。パターニングされたタングステン膜３３は絶縁膜１７ｃのエッチングの際のマスクに用いられる。また、後に説明するように、絶縁膜１７ａへの配線溝１８ｂの形成の際のマスクの一部として機能する。
【００７０】
次に、フォトレジスト膜３４を除去した後、パターニングされたタングステン膜３３をマスクとして絶縁膜１７ｃおよび絶縁膜１７ｂをエッチングし、絶縁膜１７ｃに配線溝１８ａを形成する（図１０）。
【００７１】
配線溝１８ａの形成は、まず第１のエッチングとして、タングステン膜３３をマスクとした絶縁膜１７ｃのエッチングを行う。この第１のエッチングは、絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチング速度が高く、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。つまり、第１のエッチングにおいて絶縁膜１７ｂ（たとえばシリコン窒化膜）は絶縁膜１７ｃ（たとえばシリコン酸化膜）のエッチングストッパとして機能する。このように絶縁膜１７ｂを設けることにより、この第１のエッチングにおいて十分なオーバーエッチングが可能となる。エッチング工程における半導体ウェハ内のエッチング速度の不均一性は、エッチング深さのばらつきとして現れるが、この第１のエッチングにおいて仮にエッチング速度にウェハ内のばらつきが存在しても、十分なオーバーエッチングを行って絶縁膜１７ｂをエッチングストッパとして作用させることにより、エッチング深さを均一にすることができる。次に、第２のエッチングとして絶縁膜１７ｂをエッチングする。第２のエッチングは、絶縁膜１７ｂ（たとえばシリコン窒化膜）のエッチング速度が低い条件で行う。絶縁膜１７ｂは、絶縁膜１７ｃよりも薄く形成でき、このように薄く形成することにより、第２のエッチングの際のオーバーエッチングを行っても絶縁膜１７ｂの膜厚が相対的に薄いゆえ下地である絶縁膜１７ａの過剰なエッチングを少なくできる。つまり、絶縁膜１７ｃ、１７ｂのエッチングを２段階に分け、前記のような条件でエッチングを行うことにより、配線溝１８ａの深さを均一にし、かつ確実に配線溝１８ａの形成を行うことができる。
【００７２】
次に、図１１に示すように、フォトレジスト膜３５を形成し、フォトレジスト膜３５およびタングステン膜３３の存在下で絶縁膜１７ａをエッチングする（図１２）。これにより配線溝１８ｂを形成する。フォトレジスト膜３５は、図示するようにｙ方向（ワード線ＷＬの延在方向）に並行に直線状に形成される。すなわち、フォトレジスト膜３５は、活性領域Ｌ１の中央部分とビット線ＢＬとを接続する接続プラグＢＰ（プラグ２１）が形成される領域が覆われないように、逆に活性領域Ｌ１の両端領域の容量電極接続孔ＳＮＣＴを覆うようにストライプ状に形成される。
【００７３】
一方、この段階ではタングステン膜３３は依然として存在している。このため、タングステン膜３３の形成されている領域の絶縁膜１７ａ、１７ｂ、１７ｃはフォトレジスト膜３５が存在していなくてもエッチングされることはない。すなわち、絶縁膜１７ａのエッチングされる領域は、タングステン膜３３が形成されておらず、かつ、フォトレジスト膜３５で覆われていない領域となる。つまり、この段階でのエッチングは、フォトレジスト膜３５で覆われていない配線溝１８ａの底部のみとなる。
【００７４】
このように、フォトレジスト膜３５とタングステン膜３３とをマスクとしてエッチングすることにより、配線溝１８ｂは、配線溝１８ａに対してｙ方向（ワード線ＷＬの延在方向）に自己整合的に形成される。後に説明するように配線溝１８ａにはビット線ＢＬが形成され、ビット線ＢＬとプラグ２１とは配線溝１８ｂを介して接続されるため、配線溝１８ｂはビット線接続孔として機能する。すなわち、ビット線接続孔として機能する配線溝１８ｂをビット線ＢＬに対して自己整合的に形成でき、ビット線ＢＬとプラグ２１との電気的接続を簡便にかつ高い信頼性で実現できる。
【００７５】
また、ビット線接続孔を開口するためのマスクの精度を低減することもできる。すなわち、ビット線接続孔である配線溝１８ｂのｙ方向のアライメントは配線溝１８ａ（タングステン膜３３）によってすでに自己整合されているため行う必要がなく、フォトレジスト膜３５は、プラグ２１上部が開口するようにパターニングすれば十分であり、その加工精度を高める必要はない。フォトレジスト膜３５の開口幅（フォトレジスト膜３５が形成されない領域の幅）はプラグ２１の幅よりも大きく形成することができ、その幅のマージン分だけフォトレジスト膜３５を形成するアライメントがｘ方向にずれてもよい。このようなずれが生じても配線溝１８ｂを介してビット線ＢＬがプラグ２１に接続する限りＤＲＡＭの性能を阻害することはない。
【００７６】
次に、図１３に示すように、フォトレジスト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソース・ドレイン領域（高濃度不純物領域１５ｂ）に接続する接続孔を開口する。なお、この接続孔を開口する工程は、シリコン窒化膜１４をストッパとする第１のエッチングとシリコン窒化膜１４をエッチングする第２のエッチングの２段階のエッチングを行って、半導体基板１の表面の分離領域７の過剰なエッチングを防止することができる。この接続孔は、第１層配線２０を直接高濃度不純物領域１５ｂに接続するためのものであり、これにより周辺回路領域での配線抵抗を低減してＤＲＡＭの性能を向上できる。なお、この接続孔が形成される領域にはあらかじめ接続プラグを形成していてもよい。
【００７７】
なお、絶縁膜１７ａ、１７ｂ、１７ｃの膜厚は、各々たとえば２００ｎｍ、５０ｎｍ、２００ｎｍとすることができる。また、配線溝１８ａ、１８ｂの深さは、各々たとえば２５０ｎｍ、２００ｎｍとすることができ、配線溝１８ａの幅は、１８０ｎｍとすることができる。
【００７８】
次に、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成する（図１４）。ここでは、タングステン膜３７を例示しているが、他の金属膜、たとえば、銅膜等を用いてもよい。ただし、半導体基板１への金属原子の熱拡散による信頼性の低下を考慮すれば、金属膜は高融点金属であることが好ましい。たとえばモリブデン、タンタル、ニオブ等を例示できる。
【００７９】
次に、タングステン膜３７およびタングステン膜３３を、たとえばＣＭＰ法により研磨し、配線溝１８ａ以外のタングステン膜３７を除去し、さらにタングステン膜３３を除去することにより、ビット線ＢＬおよび第１層配線２０を形成する（図１５）。なお、タングステン膜３７の除去にはエッチバック法を用いることもできる。
【００８０】
次に、半導体基板１の全面に、たとえばＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２３を形成する。その後半導体基板１の全面にシリコン窒化膜２４および多結晶シリコン膜３８を堆積する。多結晶シリコン膜３８には、たとえば３×１０20／ｃｍ3 の濃度のリンを導入でき、その膜厚はたとえば１００ｎｍである。
【００８１】
次に、図２に示すようなＳＮＣＴのパターンで、多結晶シリコン膜３８に開口を形成する。開口の口径はたとえば0.２２μｍである。その後、半導体基板１の全面に多結晶シリコン膜３８と同様の多結晶シリコン膜を膜厚７０ｎｍで堆積し、これを異方性エッチングして開口の側壁にサイドウォールスペーサ３９を形成する。サイドウォールスペーサ３９の幅は約７０ｎｍとなり、前記開口の口径はサイドウォールスペーサ３９により８０ｎｍに縮小される。
【００８２】
次に、多結晶シリコン膜３８およびサイドウォールスペーサ３９をハードマスクとしてエッチングを行い、容量電極接続孔２６を形成する（図１６）。容量電極接続孔２６の口径は８０ｎｍであり、その深さは約３００ｎｍである。
【００８３】
このように容量電極接続孔２６の口径を小さく形成できるため、前記開口を形成するためのマスクに合わせずれが発生しても、ビット線ＢＬと接触することがない。
【００８４】
次に、容量電極接続孔２６を埋め込む多結晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶シリコン膜３８およびサイドウォールスペーサ３９をＣＭＰ法またはエッチバック法により除去して容量電極接続孔２６の内部に接続プラグ２５を形成する（図１７）。接続プラグ２５には、たとえば３×１０20／ｃｍ3 の濃度のリンを導入できる。なお、多結晶シリコン膜、多結晶シリコン膜３８およびサイドウォールスペーサ３９の除去の際には、シリコン窒化膜２４をＣＭＰ法またはエッチバック法のエッチストッパ膜として機能させることができる。
【００８５】
次に、たとえばＣＶＤ法によりシリコン酸化膜からなる絶縁膜４０を堆積し、キャパシタＣが形成される領域に溝４１を形成する。絶縁膜４０の堆積はプラズマＣＶＤにより行うことができ、その膜厚はたとえば1.２μｍとする。
【００８６】
次に、溝４１を覆う多結晶シリコン膜４２を半導体基板１の全面に堆積し、さらに半導体基板１の全面にシリコン酸化膜４３を堆積する（図１８）。多結晶シリコン膜４２にはリンをドープすることができ、その膜厚は0.０３μｍとすることができる。多結晶シリコン膜４２の膜厚が溝４１の寸法に対して十分に薄いため、多結晶シリコン膜４２は溝４１の内部にもステップカバレッジよく堆積される。シリコン酸化膜４３は、溝４１の内部に埋め込まれるように堆積する。溝４１の内部への埋め込み性を考慮すれば、シリコン酸化膜４３はＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリコン酸化膜とすることができる。
【００８７】
次に、絶縁膜４０上のシリコン酸化膜４３および多結晶シリコン膜４２を除去して、キャパシタＣの下部電極２７を形成する。シリコン酸化膜４３および多結晶シリコン膜４２の除去はエッチバック法またはＣＭＰ法により行うことができる。その後、ウェットエッチングを施し、下部電極２７の内部に残存するシリコン酸化膜４３および絶縁膜４０を除去する。これにより下部電極２７が露出される。なお、周辺回路領域にフォトレジスト膜を形成し、これをマスクとして周辺回路領域に絶縁膜４０を残存させてもよい。なお、シリコン窒化膜２４はこのウェットエッチング工程でのエッチングストッパとして機能する。
【００８８】
次に、下部電極２７表面を窒化または酸窒化処理した後、酸化タンタル膜を堆積し、容量絶縁膜２８を形成する。酸化タンタル膜の堆積は、有機タンタルガスを原料としたＣＶＤ法により形成できる。この段階での酸化タンタル膜はアモルファス構造を有するものである。ここで酸化タンタル膜に熱処理を施して結晶化（多結晶化）された酸化タンタル膜（Ｔａ2 Ｏ5 ）とし、より強固な誘電体として容量絶縁膜２８を形成してもよい。その後、プレート電極２９となる窒化チタン膜をＣＶＤ法により堆積し、フォトレジスト膜を用いて前記窒化チタン膜および多結晶酸化タンタル膜をパターニングし、容量絶縁膜２８およびプレート電極２９を形成する。このようにして下部電極２７、容量絶縁膜２８およびプレート電極２９からなるキャパシタＣが形成される（図１９）。なお、プレート電極２９は、窒化チタン膜に代えて、たとえば４×１０20／ｃｍ3 の濃度のリンを含む多結晶シリコン膜としてもよい。
【００８９】
その後、半導体基板１の全面に絶縁膜３０を形成し、絶縁膜３０に接続孔を形成し、その接続孔を含む絶縁膜３０上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を順次堆積し、これをＣＭＰ法またはエッチバック法により除去してプラグ３２を形成し、この後、絶縁膜３０上にたとえば窒化チタン膜、アルミニウム膜および窒化チタン膜からなる積層膜を堆積し、これをパターニングして第２層配線３１を形成する。これにより図３に示すＤＲＡＭをほぼ完成する。さらに上層の配線層は第２層配線３１と同様に形成できるため、その詳細な説明は省略する。
【００９０】
本実施の形態のＤＲＡＭによれば、ビット線接続孔として機能する配線溝１８ｂを、ビット線ＢＬが形成される配線溝１８ａを形成するためのマスクとして機能するタングステン膜３３およびｙ方向（ワード線ＷＬ方向）にストライプ状に形成されたフォトレジスト膜３５をマスクとしてエッチングするため、ビット線ＢＬに対して自己整合的に形成できる。これにより、ビット線ＢＬとプラグ２１との電気的接続を簡便にかつ高い信頼性で実現できる。
【００９１】
なお、図２０に示すように、絶縁膜１６と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチング選択比を有する絶縁膜４４を形成することができる。図２０（ａ）、（ｂ）および（ｃ）は、この場合を工程順に示した断面図であり、図２０（ａ）は、図７（ｂ）に、図２０（ｃ）は、図１２（ｂ）の工程に対応する。絶縁膜４４としてはたとえばシリコン窒化膜を例示でき、膜厚はたとえば５０ｎｍである。
【００９２】
このように絶縁膜４４を設けることにより、配線溝１８ｂの形成の際のエッチングを配線溝１８ａのエッチングと同様に２段階のエッチングで行うことができる。これにより、配線溝１８ｂの過剰なエッチングを防止することができる。
【００９３】
（実施の形態２）
図２１〜図２６は本実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、図２１、２３、２５、２６において、（ａ）、（ｂ）、（ｃ）および（ｄ）は、各々図２におけるＣ−Ｃ線断面、Ａ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。
【００９４】
本実施の形態のＤＲＡＭは、実施の形態１の場合とビット線ＢＬ（第１層配線２０）の構造および製造方法において相違する。従って、その相違する部分についてのみ説明する。
【００９５】
本実施の形態のＤＲＡＭの製造工程は、実施の形態１の図１０の工程までは同様である。
【００９６】
その後、半導体基板１の全面に、配線溝１８ａを埋め込むタングステン膜を堆積する。タングステン膜の膜厚は、配線溝１８ａの内部に被覆性よく堆積される程度とし、たとえば６０ｎｍとする。このタングステン膜を異方性エッチングすることにより、配線溝１８ａの内側壁にタングステンからなるサイドウォールスペーサ４５を形成する（図２１）。このときの配線溝１８ａおよびその内側壁に形成されたサイドウォールスペーサ４５の平面パターンを図２２に示す。サイドウォールスペーサ４５に挟まれた領域には、次に説明するように配線溝１８ｂが形成され、その幅は約６０ｎｍである。
【００９７】
次に、タングステン膜３３およびサイドウォールスペーサ４５をマスクとして絶縁膜１７ａをエッチングし、配線溝１８ｂを形成する（図２３）。なお、このエッチングの際にはフォトレジスト膜は使用されない。すなわち、配線溝１８ｂは、フォトレジスト膜を使用せずタングステン膜３３およびサイドウォールスペーサ４５をマスクとしてエッチングするため、配線溝１８ａと同様にｘ方向（ビット線ＢＬが延在して形成される方向）に連続的に形成される。配線溝１８ｂには後に説明するようにビット線ＢＬの一部が形成され、プラグ２１と電気的に接続されるが、このようにｘ方向に連続的に延在して形成されても、配線溝１８ｂはプラグ２２を露出することはない。すなわち、配線溝１８ｂの幅はサイドウォールスペーサ４５の形成により狭くなっている。このため、ビット線ＢＬはプラグ２２に接続されることはなく、プラグ２２との絶縁性が保持される。
【００９８】
また、配線溝１８ｂに形成されるビット線ＢＬの一部は、一種のビット線接続部と考えることもできる。すなわち、配線溝１８ｂをビット線接続孔と考えることができる。このように考えた場合、ビット線接続孔は、配線溝１８ａすなわちビット線ＢＬに対して自己整合的に形成され、実施の形態１と同様に微細加工が容易となる。
【００９９】
また、本実施の形態では、フォトレジスト膜を使用することなく一種のビット線接続孔を形成でき、工程を簡略化することができる。
【０１００】
次に、図２４に示すように、フォトレジスト膜３６を形成し、周辺回路領域のＭＩＳＦＥＴのソース・ドレイン領域（高濃度不純物領域１５ｂ）に接続する接続孔を開口する。この工程は、実施の形態１の図１３の工程と同様である。
【０１０１】
次に、実施の形態１と同様に、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成し（図２５）、タングステン膜３７およびタングステン膜３３を、たとえばＣＭＰ法により研磨する（図２６）。このとき、サイドウォールスペーサ４５の上部も研磨され、その表面が平坦化される。これにより、サイドウォールスペーサ４５およびタングステン膜３７からなるビット線ＢＬおよび第１層配線２０を形成される。
【０１０２】
その後の工程は実施の形態１と同様である。
【０１０３】
本実施の形態のＤＲＡＭによれば、配線溝１８ａの内側壁にサイドウォールスペーサ４５を形成し、これをマスクに用いて配線溝１８ｂを形成するため、フォトレジスト膜を形成する必要がない。このため、配線溝１８ｂを配線溝１８ａに対して自己整合的に形成でき、また、工程を簡略化できる。さらに、サイドウォールスペーサ４５を配線（ビット線ＢＬ、第１層配線２０）の一部として使用できるタングステンで構成するため、配線高さ（配線溝１８ａの深さ）を低減できる。これにより配線間容量を低減して蓄積電荷の検出感度の向上等ＤＲＡＭの性能の向上を図れる。なお、配線溝１８ｂの幅が狭いため、ビット線ＢＬのプラグ２１に接続する部分の幅が狭く形成される。このため、この配線幅の狭い領域での配線間容量の寄与を少なくできる。
【０１０４】
なお、本実施の形態では、配線溝１８ｂの形成の際にフォトレジスト膜を形成しないことが特徴であるが、図２７に示すようにフォトレジスト膜４６を形成することもできる。フォトレジスト膜４６は、実施の形態１のフォトレジスト膜３５と同様に形成できる。この場合、図２８に示すように、配線溝１８ｂは、プラグ２１の周辺領域に形成され、配線溝１８ａの延在方向に連続的に形成されることがない。このため、ビット線ＢＬを形成した後には、図２９に示すように、プラグ２１上部に、配線溝１８ｂに充填されたビット線ＢＬの一部（プラグ接続部４７）が形成され、その他のビット線延在方向には接続部は形成されない。このため、さらに配線間の容量を低減してＤＲＡＭの性能を向上できる。
【０１０５】
また、本実施の形態のように配線溝１８ａの内側壁にサイドウォールスペーサ４５を形成する場合、周辺回路領域のコンタクト領域を図３０に示すように広くすることができる。このように周辺回路領域のコンタクト領域を広くすることにより周辺回路領域でのコンタクト面積を確保してコンタクト抵抗を低減できる。
【０１０６】
また、実施の形態１と同様に、絶縁膜１６と絶縁膜１７ａとの間に、絶縁膜１７ａに対してエッチング選択比を有する絶縁膜４４を形成することができることは言うまでもない。
【０１０７】
（実施の形態３）
図３１および図３２は実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。なお、図３１、３２において、（ａ）、（ｂ）および（ｃ）、または、（ｄ）、（ｅ）および（ｆ）は、各々図２におけるＡ−Ａ線断面、Ｄ−Ｄ線断面およびＢ−Ｂ線断面を示す。
【０１０８】
本実施の形態のＤＲＡＭは、実施の形態１の場合とビット線ＢＬ（第１層配線２０）の構造および製造方法において、また、ビット線ＢＬが形成される絶縁膜の構造において相違する。従って、その相違する部分についてのみ説明する。
【０１０９】
本実施の形態のＤＲＡＭの製造工程は、実施の形態１の図９の工程までと同様である。ただし、本実施の形態では、配線溝が形成される絶縁膜４８を、実施の形態１のように絶縁膜１７ａ、１７ｂ、１７ｃからなる３層膜とせず、単層膜としている。絶縁膜４８はたとえばＴＥＯＳ酸化膜とすることができる。
【０１１０】
実施の形態１の図９の工程のように、タングステン膜３３をパターニングし、その後、パターニングされたタングステン膜３３を覆うタングステン膜（図示せず）を堆積し、このタングステン膜を異方性エッチングすることにより、タングステン膜３３の側壁にタングステンからなるサイドウォールスペーサ４９を形成する（図３１（ａ）、（ｂ）および（ｃ））。タングステン膜３３のパターニングはフォトリソグラフィの最小加工寸法で行われるが、サイドウォールスペーサ４９を形成することにより、最小加工寸法よりも小さなスペースを形成することができる。
【０１１１】
次に、タングステン膜３３およびサイドウォールスペーサ４９をマスクとして絶縁膜４８をエッチングする。これにより、配線溝５０を形成する（図３１（ｄ）、（ｅ）および（ｆ））。配線溝５０は、前記の通りフォトリソグラフィの最小加工寸法以下の幅で形成される。
【０１１２】
なお、配線溝５０の形成の際、実施の形態２と同様に、フォトレジスト膜は使用されない。これにより工程を簡略化することができる。
【０１１３】
また、配線溝５０の底部においてプラグ２１の表面が露出される。従って、後に説明するように、配線溝５０の内部にビット線ＢＬが形成されれば、ビット線自体がプラグ２１と電気的に接続されることとなり、ビット線接続孔を形成する必要がない。すなわちビット線接続孔の形成を省略して、ビット線接続孔のパターニングに起因するプラグ２１、ビット線ＢＬ間のマスクずれの問題を無くすことができる。
【０１１４】
次に、実施の形態１と同様に、周辺回路の接続孔を形成した後、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３７を半導体基板１の全面に形成し（図３２（ａ）、（ｂ）および（ｃ））、タングステン膜３７、サイドウォールスペーサ４９およびタングステン膜３３を、たとえばＣＭＰ法により研磨する（図３２（ｄ）、（ｅ）および（ｆ））。これにより、ビット線ＢＬ（第１層配線２０）が形成される。このようにして形成されたビット線ＢＬの配線幅は、実施の形態１、２と比較して小さく形成される。これにより、配線間の距離を長くして配線間容量を低減できる。よって、蓄積電荷の検出感度を向上し、ＤＲＡＭの性能を向上できる。
【０１１５】
その後の工程は実施の形態１と同様である。
【０１１６】
本実施の形態のＤＲＡＭによれば、フォトレジスト膜を用いることなく、ビット線接続孔の機能を併有する配線溝５０を形成できる。これにより、工程を簡略化するとともに、ビット線接続孔の形成に起因するマスク合わせずれの問題を回避できる。また、ビット線ＢＬの配線幅を狭く形成できるため、配線間距離を長くしてビット線間容量を低減し、蓄積電荷の検出感度向上等のＤＲＡＭの性能向上を図れる。
【０１１７】
なお、図３３に示すように、タングステン膜３３のパターニングの際に、下地である絶縁膜４８を過剰にエッチングし、サイドウォールスペーサ４９の底部をタングステン膜３３の底面よりも低い標高で形成することができる（図３３（ａ）、（ｂ）および（ｃ））。このようにして形成されたビット線ＢＬには、その一部として絶縁膜４８の表面付近にサイドウォールスペーサ４９の一部を残存させることができる。このサイドウォールスペーサ４９の一部によりビット線ＢＬの断面積を増加させ、配線抵抗を低減してＤＲＡＭの高性能化に寄与できる。
【０１１８】
また、本実施の形態においても、実施の形態２と同様に、周辺回路領域のコンタクト領域を図３０に示すように広くすることができ、実施の形態１と同様に、絶縁膜１６と絶縁膜４８との間に、絶縁膜４８に対してエッチング選択比を有するシリコン窒化膜等を形成することができることは言うまでもない。
【０１１９】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２０】
たとえば、実施の形態１では、キャパシタＣとして、上方に開口を有する筒形状の下部電極を有するキャパシタの例を示したが、単純スタック型のキャパシタを用いてもよい。
【０１２１】
また、本実施の形態のビット線ＢＬ（第１層配線２０）の形成方法は、ＤＲＡＭに限られず、ＤＲＡＭを混載したロジック回路や、ＤＲＡＭを混載したフラッシュメモリ内臓のマイクロコンピュータ、その他のシステム混載チップへの適用が可能である。
【０１２２】
また、本実施の形態のビット線ＢＬ（第１層配線２０）の形成方法は、第１層の配線形成の適用に限られず、第２層以上の配線形成に適用することも可能である。この場合、図３４に示すように、第Ｎ層配線５１の形成後、第Ｎ層配線５１を覆う絶縁膜５２に第（Ｎ＋１）層配線の接続孔５３を開口する際に、第Ｎ層配線５１に重なるように形成できる。これにより第Ｎ層配線５１と第（Ｎ＋１）層配線との電気的接続を容易に行うことができる。
【０１２３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１２４】
（１）微細化されたＤＲＡＭのメモリセルにおいて、ビット線と接続プラグとの電気的接続をワード線方向に自己整合で実現でき、ビット線と接続プラグとの電気的接続を簡便にかつ高い信頼性で実現できる。
【０１２５】
（２）ビット線と接続プラグとの接続部形成プロセスを簡略化することができる。
【０１２６】
（３）ビット線間の容量を低減し、蓄積電荷検出感度を向上してＤＲＡＭを高性能化できる。
【図面の簡単な説明】
【図１】（ａ）は、実施の形態１のＤＲＡＭを形成した半導体チップ全体の一例を示した平面図であり、（ｂ）は、実施の形態１のＤＲＡＭの等価回路図である。
【図２】図１のメモリアレイＭＡＲＹの一部を拡大した平面図である。
【図３】（ａ）〜（ｄ）は、本発明の一実施の形態であるＤＲＡＭの一部断面図である。
【図４】（ａ）および（ｂ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図であり、（ｃ）は、平面図である。
【図５】（ａ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図であり、（ｂ）は、平面図である。
【図６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図８】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１０】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１１】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図１２】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１３】実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１４】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１５】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１６】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１７】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１８】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図１９】（ａ）〜（ｄ）は、実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２０】（ａ）〜（ｃ）は、実施の形態１のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２１】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２２】実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した平面図である。
【図２３】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２４】実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２５】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２６】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図２７】実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した平面図である。
【図２８】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図２９】（ａ）〜（ｄ）は、実施の形態２のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図３０】実施の形態２のＤＲＡＭの製造方法のさらに他の例を示した平面図である。
【図３１】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図３２】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図３３】（ａ）〜（ｆ）は、実施の形態３のＤＲＡＭの製造方法の他の例を工程順に示した断面図である。
【図３４】本発明の他の例を示した断面図である。
【符号の説明】
１ 半導体基板
１Ａ 半導体チップ
２ ｐ形ウェル
３ ｐ形ウェル
４ ｎ形ウェル
５ しきい値電圧調整層
６ ディープウェル
７ 分離領域
８ 浅溝
１０ ゲート絶縁膜
１１ ゲート電極
１１ｃ 絶縁膜
１２ 半導体領域
１３ キャップ絶縁膜
１４ シリコン窒化膜
１５ 半導体領域
１５ａ 低濃度不純物領域
１５ｂ 高濃度不純物領域
１６ 絶縁膜
１７ａ 絶縁膜（ＴＥＯＳ酸化膜）
１７ｂ 絶縁膜（シリコン窒化膜）
１７ｃ 絶縁膜（ＴＥＯＳ酸化膜）
１８ａ 配線溝
１８ｂ 配線溝
２０ 第１層配線
２１ プラグ
２２ プラグ
２３ 層間絶縁膜
２４ 絶縁膜（シリコン窒化膜）
２５ 接続プラグ
２６ 容量電極接続孔
２７ 下部電極
２８ 容量絶縁膜
２９ プレート電極（上部電極）
３０ 絶縁膜
３１ 第２層配線
３２ プラグ
３３ タングステン膜
３４ フォトレジスト膜
３５ フォトレジスト膜
３６ フォトレジスト膜
３７ タングステン膜
３８ 多結晶シリコン膜
３９ サイドウォールスペーサ
４０ 絶縁膜
４１ 溝
４２ 多結晶シリコン膜
４３ シリコン酸化膜
４４ 絶縁膜
４５ サイドウォールスペーサ
４６ フォトレジスト膜
４７ プラグ接続部
４８ 絶縁膜
４９ サイドウォールスペーサ
５０ 配線溝
５１ 第Ｎ層配線
５２ 絶縁膜
５３ 接続孔
ＢＬ ビット線
ＢＰ 接続プラグ
Ｃ キャパシタ
Ｌ１ 活性領域
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ｑｓ 選択ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＳＮＣＴ 容量電極接続孔
ＷＤ ワードドライバ
ＷＬ ワード線
Claims (15)
- 半導体基板上にゲート、ソースおよびドレインからなるＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、前記ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜および前記第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記エッチングされた第１被膜の存在下で、前記第３絶縁膜をストッパ膜として前記第４絶縁膜をエッチングし、さらに前記第２絶縁膜を露出するまで前記第３絶縁膜をエッチングし、前記第１方向に延在する前記第３および第４絶縁膜内に第１溝を形成する工程、
（ｉ）前記第２方向に延在する開口を有する第２レジスト膜をパターニングし、前記第２レジスト膜および前記第１被膜の存在下で前記第２絶縁膜をエッチングし、前記エッチングされた第１被膜間で前記第２レジスト膜が存在しない領域の前記第２絶縁膜をエッチングして前記接続部材上に第２溝を形成する工程、
（ｊ）前記半導体基板の全面に、前記第１および第２溝を埋め込む第１導電膜を形成する工程、
（ｋ）前記第１および第２溝内以外の前記第１導電膜を除去し、前記第１および第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - （ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜、第３絶縁膜および前記第３絶縁膜に対してエッチング選択比を有する第４絶縁膜を堆積し、前記第４絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記エッチングされた第１被膜の存在下で、前記第３絶縁膜をストッパとして前記第４絶縁膜をエッチングし、さらに前記第２絶縁膜を露出するまで前記第３絶縁膜をエッチングし、前記第１方向に延在する前記第３および第４絶縁膜内に第１溝を形成する工程、
（ｉ）前記半導体基板の全面に、前記第１溝の内面を覆う第２導電膜を形成し、前記第２導電膜に異方性エッチングを施して前記第１溝の内側壁に前記第２導電膜からなるサイドウォールを形成する工程、
（ｊ）前記第１被膜およびサイドウォールの存在下で前記第２絶縁膜をエッチングし、前記接続部材に達する第２溝を形成する工程、
（ｋ）前記半導体基板の全面に、前記第１および第２溝を埋め込む第１導電膜を形成する工程、
（ｌ）前記第１および第２溝内以外の前記第１導電膜を除去し、前記第１および第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法であって、
前記第２絶縁膜のエッチング前に、前記第２方向に延在する開口を有する第２レジスト膜をパターニングし、前記第２レジスト膜、第１被膜およびサイドウォールの存在下で、前記第２絶縁膜をエッチングし、前記第２溝を形成することを特徴とする半導体装置の製造方法。 - （ａ）半導体基板の主面上に素子分離領域を形成し、前記素子分離領域に囲まれた第１方向に長辺を有する活性領域を複数配列する工程、
（ｂ）前記半導体基板の主面上に、前記第１方向に垂直な第２方向に延在して、ＭＩＳＦＥＴのゲート電極として機能する第１配線を形成する工程、
（ｃ）前記第１配線間の前記活性領域に、前記ＭＩＳＦＥＴのソース・ドレインとして機能する一対の半導体領域を形成する工程、
（ｄ）前記第１配線を覆う第１絶縁膜を形成し、前記半導体領域の少なくとも一方の半導体領域上の前記第１絶縁膜に接続孔を形成する工程、
（ｅ）前記接続孔内に前記半導体領域に電気的に接続する接続部材を形成する工程、
（ｆ）前記接続部材上に、第２絶縁膜を堆積し、前記第２絶縁膜上に第１被膜を堆積する工程、
（ｇ）前記第１被膜上に前記第１方向に延在して第１レジスト膜をパターニングし、前記第１レジスト膜の存在下で前記第１被膜をエッチングする工程、
（ｈ）前記半導体基板の全面に、前記パターニングされた第１被膜の内面を覆う第２導電膜を形成し、前記第２導電膜に異方性エッチングを施して前記第１被膜の側壁に前記第２導電膜からなるサイドウォールを形成する工程、
（ｉ）前記第１被膜およびサイドウォールの存在下で前記第２絶縁膜をエッチングし、前記接続部材に達する第２溝を形成する工程、
（ｊ）前記半導体基板の全面に、前記第２溝を埋め込む第１導電膜を形成する工程、
（ｋ）前記第２溝内以外の前記第１導電膜を除去し、前記第２溝内に、前記一方の半導体領域上の前記接続部材に電気的に接続された第２配線を形成する工程、
を有することを特徴とする半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法であって、
前記第１被膜のエッチング工程において、前記第１被膜の下地である前記第２絶縁膜を過剰にエッチングし、前記サイドウォールの底部を前記第１被膜の底部よりも深く形成することを特徴とする半導体装置の製造方法。 - 請求項１〜５の何れか一項に記載の半導体装置の製造方法であって、
前記第１被膜と前記第１導電膜とは同一の材料からなり、前記第１導電膜の除去工程において、前記第１導電膜とともに、前記第１被膜、または、前記第１被膜およびサイドウォールを除去することを特徴とする半導体装置の製造方法。 - 請求項１〜６の何れか一項に記載の半導体装置の製造方法であって、
前記第１絶縁膜および接続部材の上面に、前記第２絶縁膜に対してエッチング選択比を有する第５絶縁膜を形成し、前記第２溝の形成工程において、前記第５絶縁膜をストッパとして前記第２絶縁膜をエッチングした後、前記第５絶縁膜をエッチングして前記接続部材上面に達する前記第２溝を形成することを特徴とする半導体装置の製造方法。 - 請求項１〜６の何れか一項に記載の半導体装置の製造方法であって、
前記第２配線上に第６絶縁膜を形成し、前記第６絶縁膜上に第３導電膜を形成し、第３レジスト膜により前記第３導電膜に第１開口部を形成し、その後、第４導電膜を全面に形成して前記第４導電膜を異方性エッチングすることにより、前記第１開口部側壁にサイドウォールを形成し、前記第３導電膜およびサイドウォールをマスクとして前記第６絶縁膜をエッチングして第２開口部を形成することを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法であって、
前記第２開口部内を埋め込むように全面に第５導電膜を形成し、前記第６絶縁膜上の前記第３導電膜、前記サイドウォールおよび第５導電膜をＣＭＰ法により除去して前記第２開口部内に前記第５導電膜を残してプラグを形成し、前記プラグに接続するようにキャパシタを形成することを特徴とする半導体装置の製造方法。 - 半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第１絶縁膜上の第２絶縁膜および第３絶縁膜と、前記第３絶縁膜に形成され、前記第１方向に延在する第１溝と、前記接続プラグに接続され、前記第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第１溝の内側壁には導電体からなるサイドウォールが形成され、前記第２溝の前記第２方向の幅が前記サイドウォールの膜厚分だけ前記第１溝の前記第２方向の幅よりも狭くなっており、前記第２溝が前記第１方向に連続して形成されていることを特徴とする半導体装置。 - 半導体基板の主面に形成された分離領域により第１方向に長辺を有する活性領域と、前記活性領域上にゲート絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在するゲート電極と、前記ゲート電極の両側の前記活性領域に形成された一対の半導体領域と、前記ゲート電極を覆う第１絶縁膜に形成され、前記一対の半導体領域の一方の半導体領域に接続された接続プラグと、前記第１絶縁膜上の第２絶縁膜および第３絶縁膜と、前記第３絶縁膜に形成され、前記第１方向に延在する第１溝と、前記接続プラグに接続され、前記第２絶縁膜内に形成された第２溝とからなる溝を埋めるように形成されたビット線とを有する半導体装置であって、
前記第１溝の内側壁には導電体からなるサイドウォールが形成され、前記第２溝の前記第２方向の幅が前記サイドウォールの膜厚分だけ前記第１溝の幅よりも狭くなっており、前記第２溝が前記第１方向に不連続に形成され、前記第２溝は前記接続プラグに接続される領域にのみ形成されていることを特徴とする半導体装置。 - 請求項１１記載の半導体装置であって、
前記第２溝は、前記接続プラグの径よりも前記第１方向に長く形成されていることを特徴とする半導体装置。 - 請求項１０、１１または１２記載の半導体装置であって、前記第２絶縁膜と前記第３絶縁膜との間には前記第３絶縁膜とはエッチング速度の相違する第１中間絶縁膜が形成されていることを特徴とする半導体装置。
- 請求項１３記載の半導体装置であって、
前記第２絶縁膜と前記第１絶縁膜との間には前記第２絶縁膜とはエッチング速度の相違する第２中間絶縁膜が形成されていることを特徴とする半導体装置。 - 請求項１０〜１４の何れか一項に記載の半導体装置であって、
前記半導体基板には、メモリセルを構成する第１ＭＩＳＦＥＴと、直接周辺回路を構成する第２ＭＩＳＦＥＴとが形成され、前記第２ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域の前記ビット線の幅は、前記第１ＭＩＳＦＥＴのソース・ドレイン領域に接続する領域の前記ビット線の幅よりも広く形成されていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01101899A JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
| TW088121013A TW436958B (en) | 1999-01-19 | 1999-12-01 | Semiconductor integrated circuit device and process for manufacturing the same |
| KR1020000002334A KR20000057770A (ko) | 1999-01-19 | 2000-01-19 | 반도체 집적 회로 장치 및 그 제조 방법 |
| US09/487,599 US6238961B1 (en) | 1999-01-19 | 2000-01-19 | Semiconductor integrated circuit device and process for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01101899A JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000208729A JP2000208729A (ja) | 2000-07-28 |
| JP2000208729A5 JP2000208729A5 (ja) | 2004-08-19 |
| JP3660821B2 true JP3660821B2 (ja) | 2005-06-15 |
Family
ID=11766385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01101899A Expired - Fee Related JP3660821B2 (ja) | 1999-01-19 | 1999-01-19 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6238961B1 (ja) |
| JP (1) | JP3660821B2 (ja) |
| KR (1) | KR20000057770A (ja) |
| TW (1) | TW436958B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10015278B4 (de) * | 2000-03-28 | 2004-09-23 | Infineon Technologies Ag | Halbleiterspeicher mit einem Speicherzellenfeld |
| JP2002026008A (ja) * | 2000-07-11 | 2002-01-25 | Nec Corp | 多層配線構造の形成方法及び多層配線構造が形成されたウエハ |
| US6573148B1 (en) * | 2000-07-12 | 2003-06-03 | Koninklljke Philips Electronics N.V. | Methods for making semiconductor inductor |
| KR100709453B1 (ko) * | 2001-06-27 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 형성방법 |
| US6620676B2 (en) * | 2001-06-29 | 2003-09-16 | International Business Machines Corporation | Structure and methods for process integration in vertical DRAM cell fabrication |
| JP2004152878A (ja) * | 2002-10-29 | 2004-05-27 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100560803B1 (ko) * | 2004-02-04 | 2006-03-13 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 및 그 제조방법 |
| US7485910B2 (en) * | 2005-04-08 | 2009-02-03 | International Business Machines Corporation | Simplified vertical array device DRAM/eDRAM integration: method and structure |
| US20090159947A1 (en) * | 2007-12-19 | 2009-06-25 | International Business Machines Corporation | SIMPLIFIED VERTICAL ARRAY DEVICE DRAM/eDRAM INTEGRATION |
| KR101432619B1 (ko) * | 2008-07-07 | 2014-08-21 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9704871B2 (en) * | 2014-09-18 | 2017-07-11 | Micron Technology, Inc. | Semiconductor device having a memory cell and method of forming the same |
| JP2016066775A (ja) | 2014-09-18 | 2016-04-28 | マイクロン テクノロジー， インク． | 半導体装置及びその製造方法 |
| US9698213B1 (en) * | 2016-09-28 | 2017-07-04 | International Business Machines Corporation | Vertical MIM capacitor |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| JP2765478B2 (ja) * | 1994-03-30 | 1998-06-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2806795B2 (ja) | 1994-05-20 | 1998-09-30 | 日本電気株式会社 | 半導体集積回路の配線構造の製造方法 |
| JPH0955440A (ja) * | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| KR0168355B1 (ko) * | 1995-11-02 | 1999-02-01 | 김광호 | 반도체장치의 배선 형성방법 |
| JP3402022B2 (ja) * | 1995-11-07 | 2003-04-28 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5688713A (en) * | 1996-08-26 | 1997-11-18 | Vanguard International Semiconductor Corporation | Method of manufacturing a DRAM cell having a double-crown capacitor using polysilicon and nitride spacers |
| JPH10163316A (ja) | 1996-12-04 | 1998-06-19 | Sony Corp | 半導体装置における埋め込み配線の形成方法 |
| JPH10178160A (ja) * | 1996-12-17 | 1998-06-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3614267B2 (ja) * | 1997-02-05 | 2005-01-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| TW320765B (en) * | 1997-02-22 | 1997-11-21 | United Microelectronics Corp | Manufacturing method of self-aligned contact of dynamic random access memory |
| US6008085A (en) * | 1998-04-01 | 1999-12-28 | Vanguard International Semiconductor Corporation | Design and a novel process for formation of DRAM bit line and capacitor node contacts |
| US6054394A (en) * | 1998-11-25 | 2000-04-25 | United Microelectronics Corp. | Method of fabricating a dynamic random access memory capacitor |
-
1999
- 1999-01-19 JP JP01101899A patent/JP3660821B2/ja not_active Expired - Fee Related
- 1999-12-01 TW TW088121013A patent/TW436958B/zh not_active IP Right Cessation
-
2000
- 2000-01-19 KR KR1020000002334A patent/KR20000057770A/ko not_active Application Discontinuation
- 2000-01-19 US US09/487,599 patent/US6238961B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000208729A (ja) | 2000-07-28 |
| US6238961B1 (en) | 2001-05-29 |
| KR20000057770A (ko) | 2000-09-25 |
| TW436958B (en) | 2001-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3701469B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| KR100561984B1 (ko) | 반도체장치의 층간 접속 신뢰성을 향상시키기 위한 반도체 장치 및 그 제조방법 | |
| KR100681851B1 (ko) | 반도체집적회로장치 및 그 제조방법 | |
| JP3703885B2 (ja) | 半導体記憶装置とその製造方法 | |
| US20150340367A1 (en) | Memory Transistors with Buried Gate Electrodes | |
| US8674420B2 (en) | Semiconductor devices including buried gate electrodes and methods of forming semiconductor devices including buried gate electrodes | |
| JPH10200075A (ja) | 半導体集積回路装置およびその製造方法 | |
| KR20210116824A (ko) | 반도체 메모리 장치 및 이의 제조 방법 | |
| US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
| JPH11204753A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| KR20010087207A (ko) | 반도체 집적 회로 장치와 그 제조 방법 | |
| JP3660821B2 (ja) | 半導体装置およびその製造方法 | |
| KR100325472B1 (ko) | 디램 메모리 셀의 제조 방법 | |
| JPH1079478A (ja) | ダイナミックｒａｍ装置及びその製造方法 | |
| US6674111B2 (en) | Semiconductor device having a logic transistor therein | |
| JP2000174225A (ja) | 半導体集積回路装置およびその製造方法 | |
| US20040197990A1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH10178160A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001217405A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0982664A (ja) | 半導体装置の製造方法 | |
| US20240130116A1 (en) | Semiconductor device | |
| JP2005252289A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH1084091A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2001230385A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040720 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050318 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080325 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130325 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |