JPH11204753A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
半導体集積回路装置の製造方法および半導体集積回路装置Info
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- JPH11204753A JPH11204753A JP9348823A JP34882397A JPH11204753A JP H11204753 A JPH11204753 A JP H11204753A JP 9348823 A JP9348823 A JP 9348823A JP 34882397 A JP34882397 A JP 34882397A JP H11204753 A JPH11204753 A JP H11204753A
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Abstract
(57)【要約】
【課題】 異なる配線層間を接続する接続孔の穴あけお
よび導体膜での埋め込みを容易にする。 【解決手段】 ＤＲＡＭの周辺回路領域において第１層
配線１４と第２層配線２６とを電気的に接続する接続孔
を接続孔１７ａ, １７ｂに２回に分けて穿孔し、かつ、
その各々の接続孔１７ａ, １７ｂの形成後にそれぞれの
接続孔１７ａ, １７ｂ内にプラグ１８ａ, ２５ａを形成
する。
よび導体膜での埋め込みを容易にする。 【解決手段】 ＤＲＡＭの周辺回路領域において第１層
配線１４と第２層配線２６とを電気的に接続する接続孔
を接続孔１７ａ, １７ｂに２回に分けて穿孔し、かつ、
その各々の接続孔１７ａ, １７ｂの形成後にそれぞれの
接続孔１７ａ, １７ｂ内にプラグ１８ａ, ２５ａを形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、ＤＲＡＭ（Dynamic Random Access Memory）を有す
る半導体集積回路装置の製造方法および半導体集積回路
装置技術に適用して有効な技術に関するものである。
置の製造方法および半導体集積回路装置技術に関し、特
に、ＤＲＡＭ（Dynamic Random Access Memory）を有す
る半導体集積回路装置の製造方法および半導体集積回路
装置技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、そのメモリセルが１つのメ
モリセル選択用ＭＩＳトランジスタと、それに直列に接
続されたキャパシタとから構成されているため、集積度
が高く、ビット当たりの単価を安くすることができる等
から大容量のメモリを必要とする各種コンピュータのメ
イン・メモリや通信機器等に広く使用されている。
モリセル選択用ＭＩＳトランジスタと、それに直列に接
続されたキャパシタとから構成されているため、集積度
が高く、ビット当たりの単価を安くすることができる等
から大容量のメモリを必要とする各種コンピュータのメ
イン・メモリや通信機器等に広く使用されている。
【０００３】ところで、ＤＲＡＭのメモリ容量は益々増
大する傾向にあり、それに伴ってＤＲＡＭのメモリセル
の集積度を向上させる観点からメモリセルの専有面積も
縮小せざるを得ない方向に進んでいる。
大する傾向にあり、それに伴ってＤＲＡＭのメモリセル
の集積度を向上させる観点からメモリセルの専有面積も
縮小せざるを得ない方向に進んでいる。
【０００４】しかし、ＤＲＡＭのメモリセルにおける情
報蓄積用容量素子（キャパシタ）の容量値は、ＤＲＡＭ
の動作マージンやソフトエラー等を考慮する観点等から
世代によらず一定量が必要であり、一般に比例縮小でき
ないことが知られている。
報蓄積用容量素子（キャパシタ）の容量値は、ＤＲＡＭ
の動作マージンやソフトエラー等を考慮する観点等から
世代によらず一定量が必要であり、一般に比例縮小でき
ないことが知られている。
【０００５】そこで、限られた小さな占有面積内に必要
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、その１つとして、２層のキャパシタ電
極を容量絶縁膜を介して積み重ねてなる、いわゆるスタ
ックトキャパシタ等のような立体的なキャパシタ構造が
採用されている。
な蓄積容量を確保できるようなキャパシタ構造の開発が
進められており、その１つとして、２層のキャパシタ電
極を容量絶縁膜を介して積み重ねてなる、いわゆるスタ
ックトキャパシタ等のような立体的なキャパシタ構造が
採用されている。
【０００６】スタックトキャパシタは、キャパシタ電極
をメモリセル選択ＭＯＳ・ＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）の上層に配置する
構造が一般的であり、その代表的な例としては筒形やフ
ィン形のキャパシタ構造がある。いずれの場合もキャパ
シタの高さ方向に寸法を大きくとることで、キャパシタ
の幅方向の寸法を大きくしないで（すなわち、小さな占
有面積で）、大きな蓄積容量を確保できるという特徴が
ある。
をメモリセル選択ＭＯＳ・ＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）の上層に配置する
構造が一般的であり、その代表的な例としては筒形やフ
ィン形のキャパシタ構造がある。いずれの場合もキャパ
シタの高さ方向に寸法を大きくとることで、キャパシタ
の幅方向の寸法を大きくしないで（すなわち、小さな占
有面積で）、大きな蓄積容量を確保できるという特徴が
ある。
【０００７】なお、メモリセルを有するＤＲＡＭについ
ては、特開平７−１２２６５４号公報などに記載があ
り、この文献には、情報蓄積容量素子をビット線の上方
の層に設ける、いわゆるキャパシタ・オーバー・ビット
ライン(Capacitor Over Bitline;以下、ＣＯＢと略す）
構造について開示されている。
ては、特開平７−１２２６５４号公報などに記載があ
り、この文献には、情報蓄積容量素子をビット線の上方
の層に設ける、いわゆるキャパシタ・オーバー・ビット
ライン(Capacitor Over Bitline;以下、ＣＯＢと略す）
構造について開示されている。
【０００８】
【発明が解決しようとする課題】ところが、上記した技
術においては、以下の課題があることを本発明者は見出
した。
術においては、以下の課題があることを本発明者は見出
した。
【０００９】すなわち、異なる配線層間または配線と半
導体基板との間を電気的に接続する接続孔のアスペクト
比が大きくなり、接続孔の穴あけおよび導体膜での埋め
込みが困難であるという問題である。この問題は、特
に、ＤＲＡＭの情報蓄積用容量素子がスタックトキャパ
シタで構成される場合において、そのキャパシタの上層
の配線層と下層の配線層とを接続する接続孔部分で問題
となる。これは、当該キャパシタは占有面積を大きくす
ることなく容量を増大させる観点から高くする傾向にあ
るので、当該接続孔が深くなることに起因している。
導体基板との間を電気的に接続する接続孔のアスペクト
比が大きくなり、接続孔の穴あけおよび導体膜での埋め
込みが困難であるという問題である。この問題は、特
に、ＤＲＡＭの情報蓄積用容量素子がスタックトキャパ
シタで構成される場合において、そのキャパシタの上層
の配線層と下層の配線層とを接続する接続孔部分で問題
となる。これは、当該キャパシタは占有面積を大きくす
ることなく容量を増大させる観点から高くする傾向にあ
るので、当該接続孔が深くなることに起因している。
【００１０】本発明の目的は、異なる配線層間を接続す
る接続孔の穴あけおよび導体膜での埋め込みを容易にす
ることのできる技術を提供することにある。
る接続孔の穴あけおよび導体膜での埋め込みを容易にす
ることのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体集積回路装置の製造方法
は、半導体基板に所定の半導体集積回路素子を設けてい
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上に第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に下層の接続部が露出する
第１の接続孔を穿孔する工程と、（ｃ）前記第１の接続
孔内に第１の埋込導体膜を形成する工程と、（ｄ）前記
第１の層間絶縁膜上に前記第１の埋込導体膜を被覆する
ように第２の層間絶縁膜を形成する工程と、（ｅ）前記
第２の層間絶縁膜に前記第１の埋込導体膜の上面が露出
する第２の接続孔を穿孔する工程と、（ｆ）前記第２の
接続孔内に第２の埋込導体膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
は、半導体基板に所定の半導体集積回路素子を設けてい
る半導体集積回路装置の製造方法であって、（ａ）前記
半導体基板上に第１の層間絶縁膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜に下層の接続部が露出する
第１の接続孔を穿孔する工程と、（ｃ）前記第１の接続
孔内に第１の埋込導体膜を形成する工程と、（ｄ）前記
第１の層間絶縁膜上に前記第１の埋込導体膜を被覆する
ように第２の層間絶縁膜を形成する工程と、（ｅ）前記
第２の層間絶縁膜に前記第１の埋込導体膜の上面が露出
する第２の接続孔を穿孔する工程と、（ｆ）前記第２の
接続孔内に第２の埋込導体膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
【００１４】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上に第１の層間絶縁膜を形成する工程と、（ｂ）
前記ＤＲＡＭの周辺回路領域において前記第１の層間絶
縁膜に下層の接続部が露出する第１の接続孔を穿孔する
工程と、（ｃ）前記第１の接続孔内に第１の埋込導体膜
を形成する工程と、（ｄ）前記ＤＲＡＭのメモリセル領
域において前記第１の層間絶縁膜の上方に前記情報蓄積
用容量素子を形成する工程と、（ｅ）前記ＤＲＡＭの周
辺回路領域において前記情報蓄積用容量素子の上方の配
線層と前記第１の層間絶縁膜との間に設けられた第２の
層間絶縁膜に前記第１の埋込導体膜の上面が露出する第
２の接続孔を穿孔する工程と、（ｆ）前記第２の接続孔
内に第２の埋込導体膜を形成する工程とを有するもので
ある。
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上に第１の層間絶縁膜を形成する工程と、（ｂ）
前記ＤＲＡＭの周辺回路領域において前記第１の層間絶
縁膜に下層の接続部が露出する第１の接続孔を穿孔する
工程と、（ｃ）前記第１の接続孔内に第１の埋込導体膜
を形成する工程と、（ｄ）前記ＤＲＡＭのメモリセル領
域において前記第１の層間絶縁膜の上方に前記情報蓄積
用容量素子を形成する工程と、（ｅ）前記ＤＲＡＭの周
辺回路領域において前記情報蓄積用容量素子の上方の配
線層と前記第１の層間絶縁膜との間に設けられた第２の
層間絶縁膜に前記第１の埋込導体膜の上面が露出する第
２の接続孔を穿孔する工程と、（ｆ）前記第２の接続孔
内に第２の埋込導体膜を形成する工程とを有するもので
ある。
【００１５】また、本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上に第１の層間絶縁膜を形成する工程と、（ｂ）
前記ＤＲＡＭの周辺回路領域において前記第１の層間絶
縁膜に下層の接続部が露出する第１の接続孔を穿孔する
とともに、前記ＤＲＡＭのメモリセル領域において前記
第１の層間絶縁膜に下層の接続部が露出するように前記
情報蓄積用容量素子に用いる接続孔を穿孔する工程と
（ｃ）前記第１の接続孔内に第１の埋込導体膜を形成す
るとともに、前記情報蓄積用容量素子に用いる接続孔内
に容量素子用導体膜を形成する工程と、（ｄ）前記ＤＲ
ＡＭのメモリセル領域において前記第１の層間絶縁膜の
上方に前記情報蓄積用容量素子を形成する工程と、
（ｅ）前記ＤＲＡＭの周辺回路領域において前記情報蓄
積用容量素子の上方の配線層と前記第１の層間絶縁膜と
の間に設けられた第２の層間絶縁膜に前記第１の埋込導
体膜の上面が露出する第２の接続孔を穿孔する工程と、
（ｆ）前記第２の接続孔内に第２の埋込導体膜を形成す
る工程とを有するものである。
方法は、メモリセル選択用ＭＩＳトランジスタと、これ
に直列に接続された情報蓄積用容量素子とで構成される
ＤＲＡＭのメモリセルを半導体基板に複数設けている半
導体集積回路装置の製造方法であって、（ａ）前記半導
体基板上に第１の層間絶縁膜を形成する工程と、（ｂ）
前記ＤＲＡＭの周辺回路領域において前記第１の層間絶
縁膜に下層の接続部が露出する第１の接続孔を穿孔する
とともに、前記ＤＲＡＭのメモリセル領域において前記
第１の層間絶縁膜に下層の接続部が露出するように前記
情報蓄積用容量素子に用いる接続孔を穿孔する工程と
（ｃ）前記第１の接続孔内に第１の埋込導体膜を形成す
るとともに、前記情報蓄積用容量素子に用いる接続孔内
に容量素子用導体膜を形成する工程と、（ｄ）前記ＤＲ
ＡＭのメモリセル領域において前記第１の層間絶縁膜の
上方に前記情報蓄積用容量素子を形成する工程と、
（ｅ）前記ＤＲＡＭの周辺回路領域において前記情報蓄
積用容量素子の上方の配線層と前記第１の層間絶縁膜と
の間に設けられた第２の層間絶縁膜に前記第１の埋込導
体膜の上面が露出する第２の接続孔を穿孔する工程と、
（ｆ）前記第２の接続孔内に第２の埋込導体膜を形成す
る工程とを有するものである。
【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記第２の接続孔の直径を、前記第１の接続孔
の直径よりも大きくするものである。
方法は、前記第２の接続孔の直径を、前記第１の接続孔
の直径よりも大きくするものである。
【００１７】また、本発明の半導体集積回路装置の製造
方法は、前記第２の接続孔の直径を、前記第１の接続孔
を複数包含できるように前記第１の接続孔の直径よりも
大きくし、かつ、前記第２の接続孔内の１個の第２の埋
込導体膜と、複数の第１の接続孔内における各々の第１
の埋込導体膜とを電気的に接続するものである。
方法は、前記第２の接続孔の直径を、前記第１の接続孔
を複数包含できるように前記第１の接続孔の直径よりも
大きくし、かつ、前記第２の接続孔内の１個の第２の埋
込導体膜と、複数の第１の接続孔内における各々の第１
の埋込導体膜とを電気的に接続するものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１９】（実施の形態１）図１〜図８は本発明の一
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図である。
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図である。
【００２０】本実施の形態１においては、例えば２５６
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。
【００２１】図１はそのＤＲＡＭの製造工程中における
要部断面図を示している。半導体基板１は、例えばｐ-
形のシリコン単結晶からなる。この半導体基板１のメモ
リ領域（図１の左側）には、深いｎウエル２ｎｗが形成
されている。この深いｎウエル２ｎｗには、例えばｎ形
不純物のリンが導入されている。
要部断面図を示している。半導体基板１は、例えばｐ-
形のシリコン単結晶からなる。この半導体基板１のメモ
リ領域（図１の左側）には、深いｎウエル２ｎｗが形成
されている。この深いｎウエル２ｎｗには、例えばｎ形
不純物のリンが導入されている。
【００２２】この深いｎウエル２ｎｗ内にはｐウエル３
ｐｗm が形成されている。このｐウエル３ｐｗm は、そ
の下方に設けられた深いｎウエル２ｎｗとｐウエル３ｐ
ｗmの側部に設けられたｎウエルによって取り囲まれて
周辺回路領域等から電気的に分離されている。このｐウ
エル３ｐｗm には、例えばｐ形不純物のホウ素が導入さ
れている。
ｐｗm が形成されている。このｐウエル３ｐｗm は、そ
の下方に設けられた深いｎウエル２ｎｗとｐウエル３ｐ
ｗmの側部に設けられたｎウエルによって取り囲まれて
周辺回路領域等から電気的に分離されている。このｐウ
エル３ｐｗm には、例えばｐ形不純物のホウ素が導入さ
れている。
【００２３】また、半導体基板１において周辺回路領域
等（図１の右側）には、メモリ領域のｐウエル３ｐｗm
とほぼ同じ程度の深さ領域にｐウエル３ｐｗp が形成さ
れている。このｐウエル３ｐｗp には、例えばｐ形不純
物のホウ素が導入されている。
等（図１の右側）には、メモリ領域のｐウエル３ｐｗm
とほぼ同じ程度の深さ領域にｐウエル３ｐｗp が形成さ
れている。このｐウエル３ｐｗp には、例えばｐ形不純
物のホウ素が導入されている。
【００２４】また、半導体基板１において周辺回路領域
等には、メモリセル領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にｎウエル３ｎｗp が形成されている。
ｎウエル３ｎｗp には、例えばｎ形不純物のリンまたは
ヒ素が導入されている。
等には、メモリセル領域のｐウエル３ｐｗm とほぼ同じ
程度の深さ領域にｎウエル３ｎｗp が形成されている。
ｎウエル３ｎｗp には、例えばｎ形不純物のリンまたは
ヒ素が導入されている。
【００２５】このような半導体基板１の主面部には、例
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
えば浅い溝掘り埋込形の素子分離領域４が形成されてい
る。すなわち、この素子分離領域４は、半導体基板１の
厚さ方向に掘られた分離溝４ａ内に分離用の絶縁膜４ｂ
1,４ｂ2 が埋め込まれて形成されている。
【００２６】この分離用の絶縁膜４ｂ1,４ｂ2 は、例え
ば酸化シリコン等からなる。なお、この素子分離領域４
の上面は、その高さが半導体基板１の主面の高さとほぼ
一致するように平坦に形成されている。
ば酸化シリコン等からなる。なお、この素子分離領域４
の上面は、その高さが半導体基板１の主面の高さとほぼ
一致するように平坦に形成されている。
【００２７】この製造工程において、メモリセル領域に
おけるｐウエル３ｐｗm 上にはＤＲＡＭのメモリセルを
構成するメモリセル選択用ＭＯＳ・ＦＥＴＱが形成され
ている。このメモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐ
ウエル３ｐｗm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後で
ある。
おけるｐウエル３ｐｗm 上にはＤＲＡＭのメモリセルを
構成するメモリセル選択用ＭＯＳ・ＦＥＴＱが形成され
ている。このメモリセル選択用ＭＯＳ・ＦＥＴＱは、ｐ
ウエル３ｐｗm の上部に互いに離間して形成された一対
の半導体領域５ａ, ５ｂと、半導体基板１上に形成され
たゲート絶縁膜５ｉと、その上に形成されたゲート電極
５ｇとを有している。なお、メモリセル選択用ＭＯＳ・
ＦＥＴＱのしきい電圧は、例えば１Ｖまたはその前後で
ある。
【００２８】半導体領域５ａ, ５ｂは、メモリセル選択
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のヒ素
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
用ＭＯＳ・ＦＥＴＱのソース・ドレインを形成するため
の領域であり、この領域には、例えばｎ形不純物のヒ素
が導入されている。この半導体領域５ａ, ５ｂの間にお
いてゲート電極５ｇの直下にはメモリセル選択用ＭＯＳ
・ＦＥＴＱのチャネル領域が形成される。
【００２９】また、ゲート電極５ｇは、ワード線ＷＬの
一部によって形成されており、例えばｎ形の低抵抗ポリ
シリコン膜、窒化チタンおよびタングステン膜が下層か
ら順に堆積されて形成されている。
一部によって形成されており、例えばｎ形の低抵抗ポリ
シリコン膜、窒化チタンおよびタングステン膜が下層か
ら順に堆積されて形成されている。
【００３０】このゲート電極５ｇにおける窒化チタン膜
は、低抵抗ポリシリコン膜上にタングステン膜を直接積
み重ねた場合に、その接触部に製造プロセス中の熱処理
によりシリサイドが形成されてしまうのを防止する等の
ためのバリア金属膜である。
は、低抵抗ポリシリコン膜上にタングステン膜を直接積
み重ねた場合に、その接触部に製造プロセス中の熱処理
によりシリサイドが形成されてしまうのを防止する等の
ためのバリア金属膜である。
【００３１】このバリア金属膜としては、窒化チタンに
限定されるものではなく種々変更可能であり、例えば窒
化タングステン等を用いても良い。この窒化タングステ
ンの場合は、例えば次の第１〜第３の優れた特徴があ
る。
限定されるものではなく種々変更可能であり、例えば窒
化タングステン等を用いても良い。この窒化タングステ
ンの場合は、例えば次の第１〜第３の優れた特徴があ
る。
【００３２】第１に、窒化タングステンは酸化処理に対
する耐性が高い。ゲート電極５ｇ等をパターニングした
後に、ゲート電極５ｇ下のゲート絶縁膜も若干削れてし
まう場合があるので、そのパターニング後にゲート絶縁
膜等の削れを修復をすべくライト酸化処理を施す。この
ため、バリア金属膜も耐酸化性の高い材料が好ましい。
特に、タングステン系の材料の場合、ライト酸化の雰囲
気を制御することで、タングステン系金属を酸化させず
にＳｉを酸化させる領域を広くとることができる。第２
に、窒化タングステンの場合はライト酸化後のゲート絶
縁膜の耐圧が良好である。第３に、窒化タングステンの
場合はゲート縦方向抵抗（金属−ポリシリコン間抵抗）
が小さい。
する耐性が高い。ゲート電極５ｇ等をパターニングした
後に、ゲート電極５ｇ下のゲート絶縁膜も若干削れてし
まう場合があるので、そのパターニング後にゲート絶縁
膜等の削れを修復をすべくライト酸化処理を施す。この
ため、バリア金属膜も耐酸化性の高い材料が好ましい。
特に、タングステン系の材料の場合、ライト酸化の雰囲
気を制御することで、タングステン系金属を酸化させず
にＳｉを酸化させる領域を広くとることができる。第２
に、窒化タングステンの場合はライト酸化後のゲート絶
縁膜の耐圧が良好である。第３に、窒化タングステンの
場合はゲート縦方向抵抗（金属−ポリシリコン間抵抗）
が小さい。
【００３３】メモリセル選択用ＭＯＳ・ＦＥＴＱのゲー
ト電極５ｇにおけるタングステン膜は、配線抵抗を下げ
る機能を有しており、これを設けたことにより、ゲート
電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を２
〜２. ５Ω／□程度にまで低減できる。これは、タング
ステンシリサイドの比抵抗１５〜１０μΩｃｍの約１／
１０にできる。
ト電極５ｇにおけるタングステン膜は、配線抵抗を下げ
る機能を有しており、これを設けたことにより、ゲート
電極５ｇ（すなわち、ワード線ＷＬ）のシート抵抗を２
〜２. ５Ω／□程度にまで低減できる。これは、タング
ステンシリサイドの比抵抗１５〜１０μΩｃｍの約１／
１０にできる。
【００３４】これにより、ＤＲＡＭのアクセス速度を向
上させることが可能となっている。また、１本のワード
線ＷＬに接続可能なメモリセルの数を増加させることが
できるので、メモリ領域全体の占有面積を縮小すること
ができ、半導体チップのサイズを縮小することができ
る。
上させることが可能となっている。また、１本のワード
線ＷＬに接続可能なメモリセルの数を増加させることが
できるので、メモリ領域全体の占有面積を縮小すること
ができ、半導体チップのサイズを縮小することができ
る。
【００３５】例えば本実施の形態１ではワード線ＷＬに
５１２個のメモリセルを接続できる。これは、ワード線
ＷＬに２５６個のメモリセルを接続可能な場合に比べて
半導体チップのサイズを約６％縮小することができ、さ
らに微細なクラスの半導体チップでは、１０％弱の半導
体チップのサイズの低減効果が得られる。したがって、
１回の製造プロセスにより製造される半導体チップの個
数を増加させることができるので、ＤＲＡＭのコスト低
減を推進することが可能となる。また、半導体チップの
サイズを変えないならば素子集積度の向上が図れる。
５１２個のメモリセルを接続できる。これは、ワード線
ＷＬに２５６個のメモリセルを接続可能な場合に比べて
半導体チップのサイズを約６％縮小することができ、さ
らに微細なクラスの半導体チップでは、１０％弱の半導
体チップのサイズの低減効果が得られる。したがって、
１回の製造プロセスにより製造される半導体チップの個
数を増加させることができるので、ＤＲＡＭのコスト低
減を推進することが可能となる。また、半導体チップの
サイズを変えないならば素子集積度の向上が図れる。
【００３６】ゲート絶縁膜５ｉは、例えば酸化シリコン
からなり、その厚さは、例えば７ｎｍ程度である。ま
た、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ膜）に
よって形成しても良い。これにより、ゲート絶縁膜中に
おける界面準位の発生を抑制することができ、また、同
時にゲート絶縁膜中の電子トラップも低減することがで
きるので、ゲート絶縁膜５ｉにおけるホットキャリア耐
性を向上させることが可能となる。したがって、極薄の
ゲート絶縁膜５ｉの信頼性を向上させることが可能とな
る。
からなり、その厚さは、例えば７ｎｍ程度である。ま
た、このゲート絶縁膜５ｉを酸窒化膜（ＳｉＯＮ膜）に
よって形成しても良い。これにより、ゲート絶縁膜中に
おける界面準位の発生を抑制することができ、また、同
時にゲート絶縁膜中の電子トラップも低減することがで
きるので、ゲート絶縁膜５ｉにおけるホットキャリア耐
性を向上させることが可能となる。したがって、極薄の
ゲート絶縁膜５ｉの信頼性を向上させることが可能とな
る。
【００３７】このようなゲート絶縁膜５ｉの酸窒化方法
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、酸化シリコン等からなるゲート
絶縁膜５ｉを形成した後、その上面に窒化膜を形成する
方法、半導体基板の主面に窒素をイオン注入した後にゲ
ート絶縁膜５ｉの形成のための酸化処理を施す方法また
はゲート電極形成用のポリシリコン膜に窒素をイオン注
入した後、熱処理を施して窒素をゲート絶縁膜に析出さ
せる方法等がある。
としては、例えばゲート絶縁膜５ｉを酸化処理によって
成膜する際にＮＨ3 ガス雰囲気やＮＯ2 ガス雰囲気中に
おいて高温熱処理を施すことによりゲート絶縁膜５ｉ中
に窒素を導入する方法、酸化シリコン等からなるゲート
絶縁膜５ｉを形成した後、その上面に窒化膜を形成する
方法、半導体基板の主面に窒素をイオン注入した後にゲ
ート絶縁膜５ｉの形成のための酸化処理を施す方法また
はゲート電極形成用のポリシリコン膜に窒素をイオン注
入した後、熱処理を施して窒素をゲート絶縁膜に析出さ
せる方法等がある。
【００３８】このメモリセル選択用ＭＯＳ・ＦＥＴＱの
ゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、
例えば窒化シリコンからなるキャップ絶縁膜６が形成さ
れている。また、このキャップ絶縁膜６、ゲート電極５
ｇ（ワード線ＷＬ）および互いに隣接するワード線ＷＬ
間における半導体基板１の主面上には、例えば窒化シリ
コンからなる絶縁膜７が形成されている。
ゲート電極５ｇ、すなわち、ワード線ＷＬの上面には、
例えば窒化シリコンからなるキャップ絶縁膜６が形成さ
れている。また、このキャップ絶縁膜６、ゲート電極５
ｇ（ワード線ＷＬ）および互いに隣接するワード線ＷＬ
間における半導体基板１の主面上には、例えば窒化シリ
コンからなる絶縁膜７が形成されている。
【００３９】一方、周辺回路領域（図１の右側）におけ
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖまたは
その前後である。
るｐウエル３ｐｗp 上にはｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎが形成されている。ｎチャネル形のＭＯＳ・ＦＥ
ＴＱｎは、ｐウエル３ｐＷp の上部に互いに離間して形
成された一対の半導体領域８ａ, ８ｂと、半導体基板１
上に形成されたゲート絶縁膜８ｉと、その上に形成され
たゲート電極８ｇとを有している。なお、このＭＯＳ・
ＦＥＴＱｎにおけるしきい電圧は、例えば0.１Ｖまたは
その前後である。
【００４０】半導体領域８ａ, ８ｂは、ｎチャネル形の
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
ＭＯＳ・ＦＥＴＱｎのソース・ドレインを形成するため
の領域であり、この半導体領域８ａ, ８ｂの間において
ゲート電極８ｇの直下にｎチャネル形のＭＯＳ・ＦＥＴ
Ｑｎのチャネル領域が形成される。
【００４１】この半導体領域８ａ, ８ｂはＬＤＤ（Ligh
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、チャネル領域から離間
する位置に形成されている。
tly Doped Drain ）構造となっている。すなわち、半導
体領域８ａ, ８ｂは、それぞれ低濃度領域８ａ1,８ｂ1
と、高濃度領域８ａ2,８ｂ2 とを有している。この低濃
度領域８ａ1,８ｂ1 は、チャネル領域側に形成されてお
り、高濃度領域８ａ2,８ｂ2 は、チャネル領域から離間
する位置に形成されている。
【００４２】この低濃度領域８ａ1,８ｂ1 には、例えば
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの主面部には、例えばチタンシリサイド
等からなるシリサイド層８ｃが形成されている。
ｎ形不純物のＡｓが導入されている。また、高濃度領域
８ａ2,８ｂ2 には、例えばｎ形不純物のＡｓが導入され
ているが、その不純物濃度は低濃度領域８ａ1,８ｂ1 中
の不純物濃度よりも高く設定されている。なお、半導体
領域８ａ, ８ｂの主面部には、例えばチタンシリサイド
等からなるシリサイド層８ｃが形成されている。
【００４３】また、ゲート電極８ｇは、例えばｎ形の低
抵抗ポリシリコン膜、窒化チタン膜およびタングステン
膜が下層から順に堆積されてなる。このゲート電極８ｇ
における窒化チタン膜は、低抵抗ポリシリコン膜上にタ
ングステン膜を直接積み重ねた場合に、その接触部に製
造プロセス中の熱処理によりシリサイドが形成されてし
まうのを防止するためのバリア金属膜である。このバリ
ア金属として窒化タングステン膜を用いても良い。
抵抗ポリシリコン膜、窒化チタン膜およびタングステン
膜が下層から順に堆積されてなる。このゲート電極８ｇ
における窒化チタン膜は、低抵抗ポリシリコン膜上にタ
ングステン膜を直接積み重ねた場合に、その接触部に製
造プロセス中の熱処理によりシリサイドが形成されてし
まうのを防止するためのバリア金属膜である。このバリ
ア金属として窒化タングステン膜を用いても良い。
【００４４】また、ゲート電極８ｇにおけるタングステ
ン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極８ｇのシート
抵抗を２〜２. ５Ω／□程度にまで低減できる。これに
より、ＤＲＡＭの動作速度を向上させることが可能とな
っている。
ン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極８ｇのシート
抵抗を２〜２. ５Ω／□程度にまで低減できる。これに
より、ＤＲＡＭの動作速度を向上させることが可能とな
っている。
【００４５】ゲート絶縁膜８ｉは、例えば酸化シリコン
からなり、その厚さは、前記メモリセル選択用ＭＯＳ・
ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程
度である。また、このゲート絶縁膜８ｉを酸窒化膜（Ｓ
ｉＯＮ膜）によって形成しても良い。これにより、上記
したように極薄のゲート絶縁膜８ｉのホットキャリア耐
性を向上させることが可能となっている。
からなり、その厚さは、前記メモリセル選択用ＭＯＳ・
ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ程
度である。また、このゲート絶縁膜８ｉを酸窒化膜（Ｓ
ｉＯＮ膜）によって形成しても良い。これにより、上記
したように極薄のゲート絶縁膜８ｉのホットキャリア耐
性を向上させることが可能となっている。
【００４６】このゲート電極８ｇの上面には、例えば窒
化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極８ｇ
の側面側には、例えば窒化シリコンからなるサイドウォ
ール９が形成されている。
化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極８ｇ
の側面側には、例えば窒化シリコンからなるサイドウォ
ール９が形成されている。
【００４７】なお、このサイドウォール９は、主として
上記したｎチャネル形のＭＯＳ・ＦＥＴＱｎの低濃度領
域８ａ1,８ｂ1 と高濃度領域８ａ2,８ｂ2 とを半導体基
板１上に形成するためのイオン注入用のマスクとして用
いてられいる。
上記したｎチャネル形のＭＯＳ・ＦＥＴＱｎの低濃度領
域８ａ1,８ｂ1 と高濃度領域８ａ2,８ｂ2 とを半導体基
板１上に形成するためのイオン注入用のマスクとして用
いてられいる。
【００４８】すなわち、ゲート電極８ｇの形成後、サイ
ドウォール９の形成前に、ゲート電極８ｇをマスクとし
て低濃度領域８ａ1,８ｂ1 形成用の不純物を半導体基板
１にイオン注入し、サイドウォール９形成後にゲート電
極８ｇおよびサイドウォール９をマスクとして高濃度領
域８ａ2,８ｂ2 形成用の不純物を半導体基板１にイオン
注入する。
ドウォール９の形成前に、ゲート電極８ｇをマスクとし
て低濃度領域８ａ1,８ｂ1 形成用の不純物を半導体基板
１にイオン注入し、サイドウォール９形成後にゲート電
極８ｇおよびサイドウォール９をマスクとして高濃度領
域８ａ2,８ｂ2 形成用の不純物を半導体基板１にイオン
注入する。
【００４９】また、周辺回路領域におけるｎウエル３ｎ
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖまたはその前
後である。
ｗp 上にはｐチャネル形のＭＯＳ・ＦＥＴＱｐが形成さ
れている。ｐチャネル形のＭＯＳ・ＦＥＴＱｐは、ｎウ
エル３ｎＷp の上部に互いに離間して形成された一対の
半導体領域１０ａ, １０ｂと、半導体基板１上に形成さ
れたゲート絶縁膜１０ｉと、その上に形成されたゲート
電極１０ｇとを有している。なお、このＭＯＳ・ＦＥＴ
Ｑｐにおけるしきい電圧は、例えば0.１Ｖまたはその前
後である。
【００５０】半導体領域１０ａ, １０ｂは、ｐチャネル
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
形のＭＯＳ・ＦＥＴＱｐのソース・ドレインを形成する
ための領域であり、この半導体領域１０ａ, １０ｂの間
においてゲート電極１０ｇの直下にｐチャネル形のＭＯ
Ｓ・ＦＥＴＱｐのチャネル領域が形成される。
【００５１】この半導体領域１０ａ, １０ｂはＬＤＤ
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はチャネル領域から離間した位置に形成されてい
る。
（Lightly Doped Drain ）構造となっている。すなわ
ち、半導体領域１０ａ, １０ｂは、それぞれ低濃度領域
１０ａ1,１０ｂ1 と、高濃度領域１０ａ2,１０ｂ2 とを
有している。この低濃度領域１０ａ1,１０ｂ1 は、チャ
ネル領域側に形成されており、高濃度領域１０ａ2,１０
ｂ2 はチャネル領域から離間した位置に形成されてい
る。
【００５２】低濃度領域１０ａ1,１０ｂ1 には、例えば
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド等からなるシリサイド層１０ｃが形成
されている。
ｐ形不純物のホウ素が導入されている。また、高濃度領
域１０ａ2,１０ｂ2 には、例えばｐ形不純物のホウ素が
導入されているが、その不純物濃度は低濃度領域１０ａ
1,１０ｂ1 中の不純物濃度よりも高く設定されている。
なお、半導体領域１０ａ, １０ｂの上層部には、例えば
チタンシリサイド等からなるシリサイド層１０ｃが形成
されている。
【００５３】ゲート電極１０ｇは、例えばｎ形の低抵抗
ポリシリコン膜、窒化チタン膜およびタングステン膜が
下層から順に堆積されて形成されている。
ポリシリコン膜、窒化チタン膜およびタングステン膜が
下層から順に堆積されて形成されている。
【００５４】このゲート電極１０ｇにおける窒化チタン
膜は、低抵抗ポリシリコン膜上にタングステン膜を直接
積み重ねた場合に、その接触部に製造プロセス中の熱処
理によりシリサイドが形成されてしまう等を防止するた
めのバリア金属膜である。このバリア金属として窒化タ
ングステン膜を用いても良い。
膜は、低抵抗ポリシリコン膜上にタングステン膜を直接
積み重ねた場合に、その接触部に製造プロセス中の熱処
理によりシリサイドが形成されてしまう等を防止するた
めのバリア金属膜である。このバリア金属として窒化タ
ングステン膜を用いても良い。
【００５５】また、ゲート電極１０ｇにおけるタングス
テン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極１０ｇのシー
ト抵抗を２〜２. ５Ω／□程度にまで低減できる。これ
により、ＤＲＡＭの動作速度を向上させることが可能と
なっている。
テン膜等の金属膜は、配線抵抗を下げる機能を有してお
り、これを設けたことにより、ゲート電極１０ｇのシー
ト抵抗を２〜２. ５Ω／□程度にまで低減できる。これ
により、ＤＲＡＭの動作速度を向上させることが可能と
なっている。
【００５６】ゲート絶縁膜１０ｉは、例えば酸化シリコ
ンからなり、その厚さは、前記メモリセル選択用ＭＯＳ
・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ
程度である。また、このゲート絶縁膜１０ｉを酸窒化膜
（ＳｉＯＮ膜）によって形成しても良い。これにより、
極薄のゲート絶縁膜１０ｉのホットキャリア耐性を向上
させることが可能となっている。
ンからなり、その厚さは、前記メモリセル選択用ＭＯＳ
・ＦＥＴＱのゲート絶縁膜５ｉと同様に、例えば７ｎｍ
程度である。また、このゲート絶縁膜１０ｉを酸窒化膜
（ＳｉＯＮ膜）によって形成しても良い。これにより、
極薄のゲート絶縁膜１０ｉのホットキャリア耐性を向上
させることが可能となっている。
【００５７】このゲート電極１０ｇの上面には、例えば
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極１０
ｇの側面には、例えば窒化シリコン等からなるサイドウ
ォール９が形成されている。
窒化シリコンからなるキャップ絶縁膜６が形成されてい
る。また、このキャップ絶縁膜６およびゲート電極１０
ｇの側面には、例えば窒化シリコン等からなるサイドウ
ォール９が形成されている。
【００５８】なお、このサイドウォール９は、主として
上記したｐチャネル形のＭＯＳ・ＦＥＴＱｐの低濃度領
域１０ａ1,１０ｂ1 と高濃度領域１０ａ2,１０ｂ2 とを
半導体基板１上に形成するためのイオン注入用のマスク
として用いられている。
上記したｐチャネル形のＭＯＳ・ＦＥＴＱｐの低濃度領
域１０ａ1,１０ｂ1 と高濃度領域１０ａ2,１０ｂ2 とを
半導体基板１上に形成するためのイオン注入用のマスク
として用いられている。
【００５９】すなわち、ゲート電極１０ｇの形成後、サ
イドウォール９の形成前に、ゲート電極１０ｇをマスク
として低濃度領域１０ａ1,１０ｂ1 形成用の不純物を半
導体基板１にイオン注入し、サイドウォール９形成後に
ゲート電極１０ｇおよびサイドウォール９をマスクとし
て高濃度領域１０ａ2,１０ｂ2 形成用の不純物を半導体
基板１にイオン注入する。
イドウォール９の形成前に、ゲート電極１０ｇをマスク
として低濃度領域１０ａ1,１０ｂ1 形成用の不純物を半
導体基板１にイオン注入し、サイドウォール９形成後に
ゲート電極１０ｇおよびサイドウォール９をマスクとし
て高濃度領域１０ａ2,１０ｂ2 形成用の不純物を半導体
基板１にイオン注入する。
【００６０】これらのｎチャネル形のＭＯＳ・ＦＥＴＱ
ｎおよびｐチャネル形のＭＯＳによって、ＤＲＡＭのセ
ンスアンプ回路、カラムデコーダ回路、カラムドライバ
回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセ
レクタ回路、データ入力バッファ回路、データ出力バッ
ファ回路および電源回路等のような周辺回路が形成され
ている。
ｎおよびｐチャネル形のＭＯＳによって、ＤＲＡＭのセ
ンスアンプ回路、カラムデコーダ回路、カラムドライバ
回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセ
レクタ回路、データ入力バッファ回路、データ出力バッ
ファ回路および電源回路等のような周辺回路が形成され
ている。
【００６１】このようなメモリセル選択用ＭＯＳ・ＦＥ
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
ＴＱ、ｐチャネル形のＭＯＳ・ＦＥＴＱｐおよびｎチャ
ネル形のＭＯＳ・ＦＥＴＱｎ等の半導体集積回路素子
は、半導体基板１上に堆積された層間絶縁膜１１ａ〜１
１ｃによって被覆されている。
【００６２】層間絶縁膜１１ａ〜１１ｃは、例えば酸化
シリコン等からなる。このうち、層間絶縁膜１１ａは、
例えばＳＯＧ（Spin On Glass ）法によって堆積されて
いる。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラ
ズマＣＶＤ法等によって堆積されている。そして、層間
絶縁膜１１ｃの上面の高さがメモリ領域と周辺回路領域
とでほぼ一致するように平坦化されている。
シリコン等からなる。このうち、層間絶縁膜１１ａは、
例えばＳＯＧ（Spin On Glass ）法によって堆積されて
いる。また、層間絶縁膜１１ｂ, １１ｃは、例えばプラ
ズマＣＶＤ法等によって堆積されている。そして、層間
絶縁膜１１ｃの上面の高さがメモリ領域と周辺回路領域
とでほぼ一致するように平坦化されている。
【００６３】メモリ領域における層間絶縁膜１１ａ〜１
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部寸法においてゲート電極５ｇ
（ワード線ＷＬ）の幅方向の寸法は、互いに隣接するゲ
ート電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分に
よってほぼ規定されている。
１ｃ、絶縁膜７には、半導体領域５ａ, ５ｂが露出する
ような接続孔１２ａ, １２ｂが穿孔されている。この接
続孔１２ａ, １２ｂの下部寸法においてゲート電極５ｇ
（ワード線ＷＬ）の幅方向の寸法は、互いに隣接するゲ
ート電極５ｇ（ワード線ＷＬ）の側面の絶縁膜７部分に
よってほぼ規定されている。
【００６４】これは、接続孔１２ａ, １２ｂがゲート電
極５ｇ（ワード線ＷＬ）側面の絶縁膜７によって自己整
合的に穿孔されているからである。すなわち、層間絶縁
膜１１ａ〜１１ｃと絶縁膜７とのエッチング選択比を大
きくした状態で接続孔１２ａ, １２ｂを穿孔している。
極５ｇ（ワード線ＷＬ）側面の絶縁膜７によって自己整
合的に穿孔されているからである。すなわち、層間絶縁
膜１１ａ〜１１ｃと絶縁膜７とのエッチング選択比を大
きくした状態で接続孔１２ａ, １２ｂを穿孔している。
【００６５】これにより、この接続孔１２ａ, １２ｂの
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。したがって、合わせ余裕を小さくする
ことができるので、メモリセルのサイズを縮小すること
が可能となっている。
パターンを転写するための露光処理に際して、その接続
孔１２ａ, １２ｂのパターンとメモリセル選択用ＭＯＳ
・ＦＥＴＱｓの活性領域との相対的な平面位置が多少ず
れてしまったとしても、この接続孔１２ａ, １２ｂから
ゲート電極５ｇ（ワード線ＷＬ）の一部が露出しないよ
うになっている。したがって、合わせ余裕を小さくする
ことができるので、メモリセルのサイズを縮小すること
が可能となっている。
【００６６】この接続孔１２ａ, １２ｂ内にはそれぞれ
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。なお、プラブ１３ｂの上面には、例えば
チタンシリサイド等のようなシリサイド膜が形成されて
いる。
プラグ１３ａ, １３ｂが埋め込まれている。プラグ１３
ａ, １３ｂは、例えばｎ形不純物のリンが含有された低
抵抗ポリシリコンからなり、それぞれメモリセル選択用
ＭＯＳ・ＦＥＴＱの半導体領域５ａ, ５ｂと電気的に接
続されている。なお、プラブ１３ｂの上面には、例えば
チタンシリサイド等のようなシリサイド膜が形成されて
いる。
【００６７】層間絶縁膜１１ｃ上には層間絶縁膜１１ｄ
が堆積されている。この層間絶縁膜１１ｄは、例えば酸
化シリコン等からなり、例えばプラズマＣＶＤ法等によ
って形成されている。この層間絶縁膜１１ｄ上には、ビ
ット線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が
形成されている。このビット線ＢＬおよび第１層配線１
４の幅は、例えば0.１μｍ程度、厚さは、例えば0.１μ
ｍ程度である。
が堆積されている。この層間絶縁膜１１ｄは、例えば酸
化シリコン等からなり、例えばプラズマＣＶＤ法等によ
って形成されている。この層間絶縁膜１１ｄ上には、ビ
ット線ＢＬおよび第１層配線１４（１４ａ〜１４ｃ）が
形成されている。このビット線ＢＬおよび第１層配線１
４の幅は、例えば0.１μｍ程度、厚さは、例えば0.１μ
ｍ程度である。
【００６８】このビット線ＢＬは、例えばチタン膜、窒
化チタン膜およびタングステン膜が下層から順に堆積さ
れてなり、層間絶縁膜１１ｄに穿孔された接続孔１５を
通じてプラグ１３ｂと電気的に接続され、さらに、プラ
グ１３ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半
導体領域５ｂと電気的に接続されている。
化チタン膜およびタングステン膜が下層から順に堆積さ
れてなり、層間絶縁膜１１ｄに穿孔された接続孔１５を
通じてプラグ１３ｂと電気的に接続され、さらに、プラ
グ１３ｂを通じてメモリセル選択ＭＯＳ・ＦＥＴＱの半
導体領域５ｂと電気的に接続されている。
【００６９】ビット線ＢＬはワード線ＷＬの延在方向に
対して交差する方向に延びている。したがって、図１に
示すような断面にはビット線ＢＬは通常示されないが、
ビット線ＢＬが配置されている配線層を示すために等の
理由からビット線ＢＬを示している。
対して交差する方向に延びている。したがって、図１に
示すような断面にはビット線ＢＬは通常示されないが、
ビット線ＢＬが配置されている配線層を示すために等の
理由からビット線ＢＬを示している。
【００７０】一方、周辺回路領域の第１層配線１４は、
ビット線ＢＬと同様に、例えばチタン膜、窒化チタン膜
およびタングステン膜が下層から順に堆積されてなる。
なお、このビット線ＢＬおよび第１層配線１４の構成材
料は上述のものに限定されるものではなく種々変更可能
であり、例えばアルミニウム（Ａｌ）の単体膜、Ａｌか
らなる導体膜にＳｉやＣｕを導入してなる合金膜または
銅（Ｃｕ）の単体膜でも良い。また、このビット線ＢＬ
や第１層配線１４の表面（上面および側面）に、例えば
窒化シリコンからなる絶縁膜を被覆する構造としても良
い。
ビット線ＢＬと同様に、例えばチタン膜、窒化チタン膜
およびタングステン膜が下層から順に堆積されてなる。
なお、このビット線ＢＬおよび第１層配線１４の構成材
料は上述のものに限定されるものではなく種々変更可能
であり、例えばアルミニウム（Ａｌ）の単体膜、Ａｌか
らなる導体膜にＳｉやＣｕを導入してなる合金膜または
銅（Ｃｕ）の単体膜でも良い。また、このビット線ＢＬ
や第１層配線１４の表面（上面および側面）に、例えば
窒化シリコンからなる絶縁膜を被覆する構造としても良
い。
【００７１】このうち、第１層配線１４ａは、層間絶縁
膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１６を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１６を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
膜１１ａ〜１１ｄに穿孔された接続孔１６を通じてｎチ
ャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ａと電気
的に接続されている。また、第１層配線１４ｂは、層間
絶縁膜１１ａ〜１１ｄも穿孔された接続孔１６を通じて
ｎチャネル形のＭＯＳ・ＦＥＴＱｎの半導体領域８ｂお
よびｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導体領域１
０ａと電気的に接続されている。さらに、第１層配線１
４ｃは、層間絶縁膜１１ａ〜１１ｄに穿孔された接続孔
１６を通じてｐチャネル形のＭＯＳ・ＦＥＴＱｐの半導
体領域１０ｂと電気的に接続されている。
【００７２】層間絶縁膜１１ｄの上面には、層間絶縁膜
（第１の層間絶縁膜）１１ｅ〜１１ｇが下層から順に堆
積されており、これにより、ビット線ＢＬおよび第１層
配線１４が被覆されている。層間絶縁膜１１ｅ〜１１ｇ
は、例えば酸化シリコン等からなる。このうち、層間絶
縁膜１１ｅは、例えばＳＯＧ法によって堆積されてい
る。また、層間絶縁膜１１ｆ, １１ｇは、例えばプラズ
マＣＶＤ法等によって形成されている。そして、層間絶
縁膜１１ｇの上面の高さがメモリセル領域と周辺回路領
域とでほぼ一致するように平坦化処理が施されている。
（第１の層間絶縁膜）１１ｅ〜１１ｇが下層から順に堆
積されており、これにより、ビット線ＢＬおよび第１層
配線１４が被覆されている。層間絶縁膜１１ｅ〜１１ｇ
は、例えば酸化シリコン等からなる。このうち、層間絶
縁膜１１ｅは、例えばＳＯＧ法によって堆積されてい
る。また、層間絶縁膜１１ｆ, １１ｇは、例えばプラズ
マＣＶＤ法等によって形成されている。そして、層間絶
縁膜１１ｇの上面の高さがメモリセル領域と周辺回路領
域とでほぼ一致するように平坦化処理が施されている。
【００７３】まず、このような半導体基板１に対して、
フォトリソグラフィ処理およびドライエッチング処理を
施すことにより、図２に示すように、層間絶縁膜１１ｅ
〜１１ｇに第１層配線１４ｂの一部が露出するような接
続孔（第１の接続孔）１７ａを穿孔する。
フォトリソグラフィ処理およびドライエッチング処理を
施すことにより、図２に示すように、層間絶縁膜１１ｅ
〜１１ｇに第１層配線１４ｂの一部が露出するような接
続孔（第１の接続孔）１７ａを穿孔する。
【００７４】この接続孔１７ａの深さは、例えば0.７μ
ｍ程度であり、その直径は、特に限定されないが、例え
ばゲート加工長〜ゲート加工長の1.５倍程度（0.２〜0.
３μｍ）、好ましくは0.２５μｍ程度である。
ｍ程度であり、その直径は、特に限定されないが、例え
ばゲート加工長〜ゲート加工長の1.５倍程度（0.２〜0.
３μｍ）、好ましくは0.２５μｍ程度である。
【００７５】続いて、図３に示すように、層間絶縁膜１
１ｇの上面および接続孔１７ａ内に導体膜１８をブラン
ケットＣＶＤ法等によって被着する。すなわち、相対的
に薄い導体膜（第１の導体膜）をスパッタリング法等に
よって被着した後、その上に相対的に厚い導体膜（第２
の導体膜）をＣＶＤ法等によって被着することで導体膜
１８を形成する。この際、接続孔１７ａがその上部まで
完全に導体膜１８で埋め込まれるようにする。なお、こ
の薄い導体膜は、例えば窒化チタンからなり、厚い導体
膜は、例えばタングステン等からなる。
１ｇの上面および接続孔１７ａ内に導体膜１８をブラン
ケットＣＶＤ法等によって被着する。すなわち、相対的
に薄い導体膜（第１の導体膜）をスパッタリング法等に
よって被着した後、その上に相対的に厚い導体膜（第２
の導体膜）をＣＶＤ法等によって被着することで導体膜
１８を形成する。この際、接続孔１７ａがその上部まで
完全に導体膜１８で埋め込まれるようにする。なお、こ
の薄い導体膜は、例えば窒化チタンからなり、厚い導体
膜は、例えばタングステン等からなる。
【００７６】その後、半導体基板１に対して異方性のド
ライエッチング処理あるいはＣＭＰ（Chemical Mechani
cal Polishing ）処理を施すことにより、層間絶縁膜１
１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１
７ａ内のみに残されるようにすることで、図４に示すよ
うに、接続孔１７ａ内にプラグ（第１の埋込導体膜）１
８ａを形成する。
ライエッチング処理あるいはＣＭＰ（Chemical Mechani
cal Polishing ）処理を施すことにより、層間絶縁膜１
１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１
７ａ内のみに残されるようにすることで、図４に示すよ
うに、接続孔１７ａ内にプラグ（第１の埋込導体膜）１
８ａを形成する。
【００７７】この接続孔１７ａは、直径が小さくても浅
いので、アスペクト比を小さくでき、その穴あけも導体
膜１８による埋め込みも比較的容易である。したがっ
て、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂ
とを良好に電気的に接続することが可能となっている。
いので、アスペクト比を小さくでき、その穴あけも導体
膜１８による埋め込みも比較的容易である。したがっ
て、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂ
とを良好に電気的に接続することが可能となっている。
【００７８】次いで、メモリセル領域における層間絶縁
膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するよう
な接続孔１９をフォトリソグラフィ技術およびドライエ
ッチング技術によって形成した後、接続孔１９内にプラ
グ（容量素子用導体膜）２０を形成する。この接続孔１
９の直径は、特に限定されないが、例えばゲート加工長
〜ゲート加工長の1.５倍（0.２〜0.３μｍ）程度、好ま
しくは0.２５μｍ程度である。
膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するよう
な接続孔１９をフォトリソグラフィ技術およびドライエ
ッチング技術によって形成した後、接続孔１９内にプラ
グ（容量素子用導体膜）２０を形成する。この接続孔１
９の直径は、特に限定されないが、例えばゲート加工長
〜ゲート加工長の1.５倍（0.２〜0.３μｍ）程度、好ま
しくは0.２５μｍ程度である。
【００７９】このプラグ２０は、例えばｎ型不純物（例
えばＰ（リン））をドープした低抵抗ポリシリコン膜を
ＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に
被着した後、このポリシリコン膜を異方性のドライエッ
チング法またはＣＭＰ法によってエッチバックして接続
孔１９の内部に残すことにより形成する。
えばＰ（リン））をドープした低抵抗ポリシリコン膜を
ＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に
被着した後、このポリシリコン膜を異方性のドライエッ
チング法またはＣＭＰ法によってエッチバックして接続
孔１９の内部に残すことにより形成する。
【００８０】ただし、本実施の形態１では、周辺回路領
域のプラグ１８ａを形成した後、メモリ領域のプラグ２
０を形成する場合について説明したが、これに限定され
るものではなく、その逆でも良い。すなわち、メモリ領
域のプラグ２０を形成した後、周辺回路領域のプラグ１
８ａを形成しても良い。
域のプラグ１８ａを形成した後、メモリ領域のプラグ２
０を形成する場合について説明したが、これに限定され
るものではなく、その逆でも良い。すなわち、メモリ領
域のプラグ２０を形成した後、周辺回路領域のプラグ１
８ａを形成しても良い。
【００８１】次いで、層間絶縁膜１１ｇの上面、プラグ
１８ａの露出面およびプラグ２０の露出面を覆うよう
に、例えば厚さ１００ｎｍ程度の窒化シリコン等からな
る絶縁膜（第１絶縁膜）２１をプラズマＣＶＤ法等によ
って形成する。
１８ａの露出面およびプラグ２０の露出面を覆うよう
に、例えば厚さ１００ｎｍ程度の窒化シリコン等からな
る絶縁膜（第１絶縁膜）２１をプラズマＣＶＤ法等によ
って形成する。
【００８２】この絶縁膜２１は、後述する情報蓄積用容
量素子の蓄積電極を形成する工程で下部電極の間の酸化
シリコン膜をエッチングする際のエッチングストッパと
して機能する。また、情報蓄積容量素子の蓄積電極の倒
壊を防止するように機能する。さらに、本実施の形態１
では、プラグ１８ａの上面が露出するような接続孔を形
成する工程でプラグ１８ａ上の酸化シリコン膜をエッチ
ング除去する際のエッチングストッパとして機能する。
量素子の蓄積電極を形成する工程で下部電極の間の酸化
シリコン膜をエッチングする際のエッチングストッパと
して機能する。また、情報蓄積容量素子の蓄積電極の倒
壊を防止するように機能する。さらに、本実施の形態１
では、プラグ１８ａの上面が露出するような接続孔を形
成する工程でプラグ１８ａ上の酸化シリコン膜をエッチ
ング除去する際のエッチングストッパとして機能する。
【００８３】次に、図５に示すように、絶縁膜２１上
に、例えば厚さ１. ３μｍ程度の酸化シリコン等からな
る層間絶縁膜（第２の層間絶縁膜）１１ｈを、例えばオ
ゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法等によって堆積し
た後、その層間絶縁膜１１ｈおよび下層の絶縁膜２１
に、プラグ２０の上面が露出するような溝２２をフォト
リソグラフィ技術およびエッチング技術によって形成す
る。
に、例えば厚さ１. ３μｍ程度の酸化シリコン等からな
る層間絶縁膜（第２の層間絶縁膜）１１ｈを、例えばオ
ゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）とを
ソースガスに用いたプラズマＣＶＤ法等によって堆積し
た後、その層間絶縁膜１１ｈおよび下層の絶縁膜２１
に、プラグ２０の上面が露出するような溝２２をフォト
リソグラフィ技術およびエッチング技術によって形成す
る。
【００８４】この溝２２の形成に際しては、酸化シリコ
ン膜と窒化シリコン膜とのエッチング選択比を大きくし
た状態でのエッチング処理を施す。すなわち、まず、酸
化シリコン膜の方が速くエッチング除去されるようなエ
ッチング処理を施すことにより、フォトレジストパター
ンから露出する層間絶縁膜１１ｈ部分を除去する。この
時、下層の絶縁膜２１は窒化シリコン等からなるのでエ
ッチングストッパとして機能する。続いて、窒化シリコ
ンの方が速くエッチング除去されるようなエッチング処
理を施すことにより絶縁膜２１部分を除去する。この
時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコ
ン等からなるので、この絶縁膜２１の除去の際に大幅に
除去されることもない。
ン膜と窒化シリコン膜とのエッチング選択比を大きくし
た状態でのエッチング処理を施す。すなわち、まず、酸
化シリコン膜の方が速くエッチング除去されるようなエ
ッチング処理を施すことにより、フォトレジストパター
ンから露出する層間絶縁膜１１ｈ部分を除去する。この
時、下層の絶縁膜２１は窒化シリコン等からなるのでエ
ッチングストッパとして機能する。続いて、窒化シリコ
ンの方が速くエッチング除去されるようなエッチング処
理を施すことにより絶縁膜２１部分を除去する。この
時、絶縁膜２１の下層の層間絶縁膜１１ｇは酸化シリコ
ン等からなるので、この絶縁膜２１の除去の際に大幅に
除去されることもない。
【００８５】このような溝２２の形成工程後、半導体基
板１上に、例えばｎ型不純物（例えばＰ（リン））をド
ープした膜厚６０nm程度の低抵抗ポリシリコンからなる
導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコン
からなる導体膜は、情報蓄積用容量素子の蓄積電極材料
として使用される。
板１上に、例えばｎ型不純物（例えばＰ（リン））をド
ープした膜厚６０nm程度の低抵抗ポリシリコンからなる
導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコン
からなる導体膜は、情報蓄積用容量素子の蓄積電極材料
として使用される。
【００８６】続いて、その低抵抗ポリシリコンからなる
導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μ
ｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布
した後、その絶縁膜をエッチバックし、さらに層間絶縁
膜１１ｈ上の低抵抗ポリシリコンからなる導体膜をエッ
チバックすることにより、溝２２の内側（内壁および底
部）に低抵抗ポリシリコンからなる導体膜を残す。
導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μ
ｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布
した後、その絶縁膜をエッチバックし、さらに層間絶縁
膜１１ｈ上の低抵抗ポリシリコンからなる導体膜をエッ
チバックすることにより、溝２２の内側（内壁および底
部）に低抵抗ポリシリコンからなる導体膜を残す。
【００８７】その後、周辺回路領域の層間絶縁膜１１ｈ
を覆うフォトレジスト膜をマスクに溝２２の内部の絶縁
膜と溝２２の隙間の層間絶縁膜１１ｈをウェットエッチ
ングにより除去して情報蓄積用容量素子の蓄積電極２３
ａを形成する。
を覆うフォトレジスト膜をマスクに溝２２の内部の絶縁
膜と溝２２の隙間の層間絶縁膜１１ｈをウェットエッチ
ングにより除去して情報蓄積用容量素子の蓄積電極２３
ａを形成する。
【００８８】この際、溝２２の隙間には窒化シリコン等
からなる絶縁膜２１が残っているので、その下層の層間
絶縁膜１１ｇの上部がエッチングされることはない。
からなる絶縁膜２１が残っているので、その下層の層間
絶縁膜１１ｇの上部がエッチングされることはない。
【００８９】また、この際、本実施の形態１において
は、蓄積電極２３ａの下部を、残された絶縁膜２１によ
って支えることができるので、その固定強度を向上させ
ることができ、その倒壊を防止することが可能となって
いる。
は、蓄積電極２３ａの下部を、残された絶縁膜２１によ
って支えることができるので、その固定強度を向上させ
ることができ、その倒壊を防止することが可能となって
いる。
【００９０】さらに、周辺回路領域の層間絶縁膜１１ｈ
を覆うフォトレジスト膜は、その一端をメモリアレイの
最も外側に形成される蓄積電極２３ａと周辺回路領域と
の境界部に配置する。このようにすると、そのフォトレ
ジスト膜の端部に合わせずれが生じた場合でも、メモリ
アレイの最も外側に形成される蓄積電極２３ａの溝２２
の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜
１１ｈがエッチングされたりすることはない。
を覆うフォトレジスト膜は、その一端をメモリアレイの
最も外側に形成される蓄積電極２３ａと周辺回路領域と
の境界部に配置する。このようにすると、そのフォトレ
ジスト膜の端部に合わせずれが生じた場合でも、メモリ
アレイの最も外側に形成される蓄積電極２３ａの溝２２
の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜
１１ｈがエッチングされたりすることはない。
【００９１】次いで、そのフォトレジスト膜を除去した
後、蓄積電極２３ａを構成する低抵抗ポリシリコンの酸
化を防止するために、半導体基板１をアンモニア雰囲気
中、８００℃程度で熱処理して低抵抗ポリシリコンから
なる蓄積電極２３ａの表面を窒化した後、蓄積電極２３
ａの上部に、例えば膜厚２０nm程度の酸化タンタルから
なる絶縁膜膜２３ｂをＣＶＤ法で堆積する。
後、蓄積電極２３ａを構成する低抵抗ポリシリコンの酸
化を防止するために、半導体基板１をアンモニア雰囲気
中、８００℃程度で熱処理して低抵抗ポリシリコンから
なる蓄積電極２３ａの表面を窒化した後、蓄積電極２３
ａの上部に、例えば膜厚２０nm程度の酸化タンタルから
なる絶縁膜膜２３ｂをＣＶＤ法で堆積する。
【００９２】続いて、半導体基板１に対して、例えば８
００℃程度で熱処理を施して酸化タンタルからなる絶縁
膜２３ｂを活性化する。この絶縁膜２３ｂは、情報蓄積
用容量素子の容量絶縁膜材料として使用される。
００℃程度で熱処理を施して酸化タンタルからなる絶縁
膜２３ｂを活性化する。この絶縁膜２３ｂは、情報蓄積
用容量素子の容量絶縁膜材料として使用される。
【００９３】その後、絶縁膜２３ｂの表面上に、例えば
膜厚１５０nm程度の窒化チタン等からなる導体膜をＣＶ
Ｄ法とスパッタリング法とで堆積した後、その導体膜お
よび絶縁膜２３ｂをフォトリソグラフィ技術およびドラ
イエッチング技術でパターニングする。
膜厚１５０nm程度の窒化チタン等からなる導体膜をＣＶ
Ｄ法とスパッタリング法とで堆積した後、その導体膜お
よび絶縁膜２３ｂをフォトリソグラフィ技術およびドラ
イエッチング技術でパターニングする。
【００９４】これにより、上部電極２３ｃと、酸化タン
タル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンか
らなる蓄積電極２３ａとで構成される例えばクラウン形
の情報蓄積用容量素子Ｃを形成する。このようにしてメ
モリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが完成する。
タル等からなる絶縁膜２３ｂと、低抵抗ポリシリコンか
らなる蓄積電極２３ａとで構成される例えばクラウン形
の情報蓄積用容量素子Ｃを形成する。このようにしてメ
モリセル選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが完成する。
【００９５】次に、情報蓄積用容量素子Ｃを覆うよう
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜（第２の層間絶縁
膜、第３の層間絶縁膜）１１ｉを堆積する。この層間絶
縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテトラエトキシ
シラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜（第２の層間絶縁
膜、第３の層間絶縁膜）１１ｉを堆積する。この層間絶
縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテトラエトキシ
シラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣ
ＶＤ法で堆積する。
【００９６】続いて、層間絶縁膜１１ｉ上に、周辺回路
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ１８ａの上部が露
出するような接続孔（第２の接続孔）１７ｂを穿孔す
る。この接続孔１７ｂの直径は、特に限定されないが、
例えばゲート加工長×1.５〜ゲート加工長×３（0.３〜
0.６）μｍ程度、好ましくは0.４μｍ程度であり、上記
した接続孔１７ａの直径よりも大きい。また、その深さ
は、特に限定されないが、1.８μｍ程度である。
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ１８ａの上部が露
出するような接続孔（第２の接続孔）１７ｂを穿孔す
る。この接続孔１７ｂの直径は、特に限定されないが、
例えばゲート加工長×1.５〜ゲート加工長×３（0.３〜
0.６）μｍ程度、好ましくは0.４μｍ程度であり、上記
した接続孔１７ａの直径よりも大きい。また、その深さ
は、特に限定されないが、1.８μｍ程度である。
【００９７】この接続孔１７ｂの形成に際しては、酸化
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターン２４ａから露出する層間絶縁膜１１ｉ, １１ｈ
部分を除去する。この時、下層の絶縁膜２１は窒化シリ
コン等からなるのでエッチングストッパとして機能す
る。続いて、窒化シリコンの方が速くエッチング除去さ
れるようなエッチング処理を施すことにより絶縁膜２１
部分を除去する。この時、絶縁膜２１の下層の層間絶縁
膜１１ｇは酸化シリコン等からなるので、この絶縁膜２
１の除去の際に大幅に除去されることもない。
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターン２４ａから露出する層間絶縁膜１１ｉ, １１ｈ
部分を除去する。この時、下層の絶縁膜２１は窒化シリ
コン等からなるのでエッチングストッパとして機能す
る。続いて、窒化シリコンの方が速くエッチング除去さ
れるようなエッチング処理を施すことにより絶縁膜２１
部分を除去する。この時、絶縁膜２１の下層の層間絶縁
膜１１ｇは酸化シリコン等からなるので、この絶縁膜２
１の除去の際に大幅に除去されることもない。
【００９８】このように周辺回路領域に接続孔１７ｂを
穿孔した後、図６に示すように、層間絶縁膜１１ｉの上
面および接続孔１７ｂ内に導体膜２５をブランケットＣ
ＶＤ法等によって被着する。
穿孔した後、図６に示すように、層間絶縁膜１１ｉの上
面および接続孔１７ｂ内に導体膜２５をブランケットＣ
ＶＤ法等によって被着する。
【００９９】すなわち、例えば窒化チタン膜からなる薄
い導体膜をスパッタリング法等によって被着した後、そ
の上にタングステン膜からなる厚い導体膜をＣＶＤ法等
によって被着することで導体膜２５を形成する。この
際、接続孔１７ｂがその上部まで導体膜２５で完全に埋
め込まれるようにする。
い導体膜をスパッタリング法等によって被着した後、そ
の上にタングステン膜からなる厚い導体膜をＣＶＤ法等
によって被着することで導体膜２５を形成する。この
際、接続孔１７ｂがその上部まで導体膜２５で完全に埋
め込まれるようにする。
【０１００】その後、半導体基板１に対して異方性のド
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図７に示すように、
接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを
形成する。
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図７に示すように、
接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５ａを
形成する。
【０１０１】次いで、層間絶縁膜１１ｉ上に、例えば窒
化チタンからなる導体膜をスパッタリング法等によって
堆積した後、その上に、例えばアルミニウム（Ａｌ）ま
たはＡｌ−Ｓｉ−Ｃｕ合金等のＡｌ合金をスパッタリン
グ法によって堆積し、さらに、その上に、例えば窒化チ
タン等からなる導体膜をスパッタリング法等によって堆
積する。
化チタンからなる導体膜をスパッタリング法等によって
堆積した後、その上に、例えばアルミニウム（Ａｌ）ま
たはＡｌ−Ｓｉ−Ｃｕ合金等のＡｌ合金をスパッタリン
グ法によって堆積し、さらに、その上に、例えば窒化チ
タン等からなる導体膜をスパッタリング法等によって堆
積する。
【０１０２】続いて、その積層導体膜をフォトリソグラ
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、図８に示すように、第２層配線２
６を形成する。この第２層配線２６の幅は、特に限定さ
れないが、例えば0.７μｍ程度、厚さは、特に限定され
ないが、例えば0.８μｍ程度である。
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、図８に示すように、第２層配線２
６を形成する。この第２層配線２６の幅は、特に限定さ
れないが、例えば0.７μｍ程度、厚さは、特に限定され
ないが、例えば0.８μｍ程度である。
【０１０３】その後、層間絶縁膜１１ｉ上に、例えば酸
化シリコンからなる層間絶縁膜１１ｊ, １１ｋ, １１ｍ
をＣＶＤ法等によって堆積し、その上に、上記第２層配
線２６と同様にして第３層配線を形成する。
化シリコンからなる層間絶縁膜１１ｊ, １１ｋ, １１ｍ
をＣＶＤ法等によって堆積し、その上に、上記第２層配
線２６と同様にして第３層配線を形成する。
【０１０４】その後、その第３層配線を被覆するよう
に、例えば酸化シリコン膜の単体膜または酸化シリコン
膜上に窒化シリコン膜を積み重ねた積層膜からなる表面
保護膜をＣＶＤ法等によって堆積することでＤＲＡＭを
製造する。
に、例えば酸化シリコン膜の単体膜または酸化シリコン
膜上に窒化シリコン膜を積み重ねた積層膜からなる表面
保護膜をＣＶＤ法等によって堆積することでＤＲＡＭを
製造する。
【０１０５】このように本実施の形態１においては、Ｄ
ＲＡＭの周辺回路領域において第２層配線２６と第１層
配線１４とを電気的に接続する接続孔１７ａ, １７ｂを
２回に分けて形成し、かつ、それぞれの接続孔１７ａ,
１７ｂの穿孔後に導体膜を埋め込みプラグ１８ａ, ２５
ａを形成している。したがって、本実施の形態１におい
ては、第１層配線１４と第２層配線２６とが、その配線
層間において高さ方向に積み重ねられた２個のプラグ１
８ａ, ２５ａによって互いに電気的に接続される構造と
なっている。
ＲＡＭの周辺回路領域において第２層配線２６と第１層
配線１４とを電気的に接続する接続孔１７ａ, １７ｂを
２回に分けて形成し、かつ、それぞれの接続孔１７ａ,
１７ｂの穿孔後に導体膜を埋め込みプラグ１８ａ, ２５
ａを形成している。したがって、本実施の形態１におい
ては、第１層配線１４と第２層配線２６とが、その配線
層間において高さ方向に積み重ねられた２個のプラグ１
８ａ, ２５ａによって互いに電気的に接続される構造と
なっている。
【０１０６】ところで、ＤＲＡＭの周辺回路領域におい
て、第１層配線１４と第２層配線２６とを接続する接続
孔を１回の処理で穿孔する技術の場合、すなわち、第２
層配線形成用の導体膜を被着する工程に先立って、第１
層配線１４と第２層配線２６との間の絶縁膜に、第１層
配線１４の一部が露出するような１つの接続孔を穿孔す
る技術の場合は、接続孔のアスペクト比が大きくなり、
穴あけおよび導体膜での埋め込みが困難となる。
て、第１層配線１４と第２層配線２６とを接続する接続
孔を１回の処理で穿孔する技術の場合、すなわち、第２
層配線形成用の導体膜を被着する工程に先立って、第１
層配線１４と第２層配線２６との間の絶縁膜に、第１層
配線１４の一部が露出するような１つの接続孔を穿孔す
る技術の場合は、接続孔のアスペクト比が大きくなり、
穴あけおよび導体膜での埋め込みが困難となる。
【０１０７】メモリセル領域においては、第１層配線１
４と第２層配線２６との間に情報蓄積用容量素子Ｃが設
けられているが、その高さは、小さな占有面積であって
も容量を増大させる観点から高くなる傾向にある。した
がって、情報蓄積用容量素子Ｃが高くなればなるほど、
周辺回路領域における第１層配線１４と第２層配線２６
との間の絶縁膜も厚くなるので、当該接続孔も深くなり
アスペクト比が大きくなる。
４と第２層配線２６との間に情報蓄積用容量素子Ｃが設
けられているが、その高さは、小さな占有面積であって
も容量を増大させる観点から高くなる傾向にある。した
がって、情報蓄積用容量素子Ｃが高くなればなるほど、
周辺回路領域における第１層配線１４と第２層配線２６
との間の絶縁膜も厚くなるので、当該接続孔も深くなり
アスペクト比が大きくなる。
【０１０８】これに対して本実施の形態１においては、
周辺回路領域において第１層配線１４と第２層配線２６
とを接続する接続孔を接続孔１７ａ, １７ｂの２回に分
けて穿孔し、かつ、その各々を各々の穿孔後に導体膜で
埋め込むことにより、その接続孔１７ａ, １７ｂの穴あ
けおよび導体膜の埋め込みを容易にすることができるの
で、第１層配線１４と第２層配線２６との接続上の信頼
性を向上させることができ、ＤＲＡＭの歩留まりおよび
信頼性を向上させることが可能となっている。
周辺回路領域において第１層配線１４と第２層配線２６
とを接続する接続孔を接続孔１７ａ, １７ｂの２回に分
けて穿孔し、かつ、その各々を各々の穿孔後に導体膜で
埋め込むことにより、その接続孔１７ａ, １７ｂの穴あ
けおよび導体膜の埋め込みを容易にすることができるの
で、第１層配線１４と第２層配線２６との接続上の信頼
性を向上させることができ、ＤＲＡＭの歩留まりおよび
信頼性を向上させることが可能となっている。
【０１０９】特に、本実施の形態１においては、第２層
配線形成用の導体膜を被着する工程の直前の段階で開け
る接続孔１７ｂを浅くできるので、そのアスペクト比を
小さくすることができる。
配線形成用の導体膜を被着する工程の直前の段階で開け
る接続孔１７ｂを浅くできるので、そのアスペクト比を
小さくすることができる。
【０１１０】これは、当該接続孔１７ｂはプラグ１８ａ
の上部が露出する深さまで穿孔すれば良いので、その深
さを、第１層配線１４の一部が露出するような接続孔を
穿孔する場合よりも、プラグ１８ａの高さ（あるいは層
間絶縁膜１１ｅ〜１１ｇの厚さ）分だけ浅くすることが
できるからである。すなわち、ここでの接続孔１７ａ内
のプラグ１８ａは、接続孔１７ｂを浅くし、そのアスペ
クト比を小さくするための機能を有している。
の上部が露出する深さまで穿孔すれば良いので、その深
さを、第１層配線１４の一部が露出するような接続孔を
穿孔する場合よりも、プラグ１８ａの高さ（あるいは層
間絶縁膜１１ｅ〜１１ｇの厚さ）分だけ浅くすることが
できるからである。すなわち、ここでの接続孔１７ａ内
のプラグ１８ａは、接続孔１７ｂを浅くし、そのアスペ
クト比を小さくするための機能を有している。
【０１１１】また、本実施の形態１においては、第２層
配線形成用の導体膜を被着する工程の直前の段階で開け
る接続孔１７ｂの直径を大きくできるので、そのアスペ
クト比を小さくすることができる。これは、例えば次の
ような理由からである。
配線形成用の導体膜を被着する工程の直前の段階で開け
る接続孔１７ｂの直径を大きくできるので、そのアスペ
クト比を小さくすることができる。これは、例えば次の
ような理由からである。
【０１１２】周辺回路領域に第１層配線１４の一部が露
出するような接続孔を穿孔する技術の場合、その直径
は、素子と接続される微細な第１層配線１４の幅、第１
層配線１４との平面的な位置合わせおよび隣接する第１
層配線１４の間隔等の制約を受けるため、あまり大きく
することができない。
出するような接続孔を穿孔する技術の場合、その直径
は、素子と接続される微細な第１層配線１４の幅、第１
層配線１４との平面的な位置合わせおよび隣接する第１
層配線１４の間隔等の制約を受けるため、あまり大きく
することができない。
【０１１３】これに対して本実施の形態１では、周辺回
路領域の接続孔１７ｂはプラグ１８ａの上部が露出する
ように穿孔すれば良く、その直径は第１層配線１４から
の制約をあまり受けずプラグ１８ａからの制約を受け
る。しかし、その制約は第１層配線１４からの制約より
も緩いので、接続孔１７ｂの直径を比較的大きく設定す
ることが可能となっている。ここでの接続孔１７ａ内の
プラグ１８ａは、接続孔１７ｂの直径を大きく設定可能
なように制約緩和機能を有している。
路領域の接続孔１７ｂはプラグ１８ａの上部が露出する
ように穿孔すれば良く、その直径は第１層配線１４から
の制約をあまり受けずプラグ１８ａからの制約を受け
る。しかし、その制約は第１層配線１４からの制約より
も緩いので、接続孔１７ｂの直径を比較的大きく設定す
ることが可能となっている。ここでの接続孔１７ａ内の
プラグ１８ａは、接続孔１７ｂの直径を大きく設定可能
なように制約緩和機能を有している。
【０１１４】このような本実施の形態１においては、以
下の効果を得ることが可能となる。
下の効果を得ることが可能となる。
【０１１５】(1).ＤＲＡＭの周辺回路領域において第１
層配線１４と第２層配線２６とを電気的に接続する接続
孔を接続孔１７ａ, １７ｂの２段に分け、それぞれにプ
ラグ１８ａ, ２５ａを埋め込むことにより、その接続孔
１７ａ, １７ｂの穴あけおよび導体膜の埋め込みを容易
にすることが可能となる。
層配線１４と第２層配線２６とを電気的に接続する接続
孔を接続孔１７ａ, １７ｂの２段に分け、それぞれにプ
ラグ１８ａ, ２５ａを埋め込むことにより、その接続孔
１７ａ, １７ｂの穴あけおよび導体膜の埋め込みを容易
にすることが可能となる。
【０１１６】(2).接続孔１７ｂの直径を接続孔１７ａの
直径よりも大径としたことにより、接続孔１７ｂを形成
するためのフォトリソグラフィ工程での位置合わせ精度
を緩和することができる。また、接続孔１７ｂを形成す
るためのエッチング工程での穴あけ処理を容易にするこ
とができる。さらに、接続孔１７ｂ内への導体膜の埋め
込みを容易に、かつ、良好にすることが可能となる。
直径よりも大径としたことにより、接続孔１７ｂを形成
するためのフォトリソグラフィ工程での位置合わせ精度
を緩和することができる。また、接続孔１７ｂを形成す
るためのエッチング工程での穴あけ処理を容易にするこ
とができる。さらに、接続孔１７ｂ内への導体膜の埋め
込みを容易に、かつ、良好にすることが可能となる。
【０１１７】(3).上記(1) または(2) により、第１層配
線１４と第２層配線２６とを電気的に接続する接続孔１
７ａ, １７ｂでの導通不良を低減することができるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
線１４と第２層配線２６とを電気的に接続する接続孔１
７ａ, １７ｂでの導通不良を低減することができるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
【０１１８】(4).上記(1) により、筒状の情報蓄積用容
量素子Ｃの高さの設定に際して、周辺回路領域に穿孔す
る接続孔１７ａ, １７ｂから受ける制約を緩和すること
ができるので、当該情報蓄積用容量素子Ｃを高くするこ
とができる。したがって、情報蓄積用容量素Ｃの占有面
積を増大させることなく、また、高度で複雑なプロセス
技術を新たに導入することなく、情報蓄積に寄与する容
量を増大させることが可能となる。
量素子Ｃの高さの設定に際して、周辺回路領域に穿孔す
る接続孔１７ａ, １７ｂから受ける制約を緩和すること
ができるので、当該情報蓄積用容量素子Ｃを高くするこ
とができる。したがって、情報蓄積用容量素Ｃの占有面
積を増大させることなく、また、高度で複雑なプロセス
技術を新たに導入することなく、情報蓄積に寄与する容
量を増大させることが可能となる。
【０１１９】(5).上記(4) により、メモリセル領域の面
積を増大させることなく、ＤＲＡＭのリフレッシュ特性
および読み出し／書き込み動作の信頼性を向上させるこ
とが可能となる。
積を増大させることなく、ＤＲＡＭのリフレッシュ特性
および読み出し／書き込み動作の信頼性を向上させるこ
とが可能となる。
【０１２０】（実施の形態２）図９〜図１７は本発明の
他の実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。
他の実施の形態である半導体集積回路装置の製造工程中
における要部断面図である。
【０１２１】本実施の形態２においても、例えば２５６
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図９はそのＤＲＡＭの製造工程中におけ
る要部断面図を示している。なお、この図９は図１と同
じなので説明を省略する。
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図９はそのＤＲＡＭの製造工程中におけ
る要部断面図を示している。なお、この図９は図１と同
じなので説明を省略する。
【０１２２】まず、図９に示す層間絶縁膜１１ｄ〜１１
ｇに、図１０に示すように、プラグ１３ａの上面が露出
するような接続孔１９をフォトリソグラフィ技術および
ドライエッチング技術によって穿孔する。
ｇに、図１０に示すように、プラグ１３ａの上面が露出
するような接続孔１９をフォトリソグラフィ技術および
ドライエッチング技術によって穿孔する。
【０１２３】続いて、層間絶縁膜１１ｇ上および接続孔
１９内に、例えば低抵抗ポリシリコンからなる導体膜を
ＣＶＤ法によって被着した後、その導体膜をエッチバッ
ク法またはＣＭＰ法等によって削る。この場合も前記実
施の形態１と同様に、その導体膜が接続孔１９内のみに
残るようにし、層間絶縁膜１１ｇの上面には残らないよ
うにすることで、プラグ２０を形成する。
１９内に、例えば低抵抗ポリシリコンからなる導体膜を
ＣＶＤ法によって被着した後、その導体膜をエッチバッ
ク法またはＣＭＰ法等によって削る。この場合も前記実
施の形態１と同様に、その導体膜が接続孔１９内のみに
残るようにし、層間絶縁膜１１ｇの上面には残らないよ
うにすることで、プラグ２０を形成する。
【０１２４】その後、層間絶縁膜１１ｇおよびプラグ２
０の上面を被覆するように、例えば窒化シリコン等から
なる絶縁膜（第１の絶縁膜）２１ａをＣＶＤ法等によっ
て被着した後、その上面に、例えば酸化シリコン等から
なる層間絶縁膜（第２の層間絶縁膜）１１ｈ1 をＣＶＤ
法等によって被着する。
０の上面を被覆するように、例えば窒化シリコン等から
なる絶縁膜（第１の絶縁膜）２１ａをＣＶＤ法等によっ
て被着した後、その上面に、例えば酸化シリコン等から
なる層間絶縁膜（第２の層間絶縁膜）１１ｈ1 をＣＶＤ
法等によって被着する。
【０１２５】次いで、図１１に示すように、層間絶縁膜
１１ｅ〜１１ｇ、絶縁膜２１ａおよび層間絶縁膜１１ｈ
1 に第１層配線１４ｂの一部が露出するような接続孔１
７ａをフォトリソグラフィ技術およびドライエッチング
技術によって穿孔する。この接続孔１７ａの直径は、特
に限定されないが、例えばゲート加工長〜ゲート加工長
×1.５μｍ、好ましくは0.２５μｍ程度である。また、
その深さは、特に限定されないが、例えば1.２μｍ程度
である。
１１ｅ〜１１ｇ、絶縁膜２１ａおよび層間絶縁膜１１ｈ
1 に第１層配線１４ｂの一部が露出するような接続孔１
７ａをフォトリソグラフィ技術およびドライエッチング
技術によって穿孔する。この接続孔１７ａの直径は、特
に限定されないが、例えばゲート加工長〜ゲート加工長
×1.５μｍ、好ましくは0.２５μｍ程度である。また、
その深さは、特に限定されないが、例えば1.２μｍ程度
である。
【０１２６】続いて、層間絶縁膜１１ｈ1 の上面および
接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等
によって被着する。すなわち、例えば窒化チタン膜から
なる薄い導体膜をスパッタリング法等によって被着した
後、その上にタングステン膜からなる厚い導体膜をＣＶ
Ｄ法等によって被着することで導体膜１８を形成する。
この際、接続孔１７ａがその上部まで完全に導体膜１８
で埋め込まれるようにする。
接続孔１７ａ内に導体膜１８をブランケットＣＶＤ法等
によって被着する。すなわち、例えば窒化チタン膜から
なる薄い導体膜をスパッタリング法等によって被着した
後、その上にタングステン膜からなる厚い導体膜をＣＶ
Ｄ法等によって被着することで導体膜１８を形成する。
この際、接続孔１７ａがその上部まで完全に導体膜１８
で埋め込まれるようにする。
【０１２７】その後、半導体基板１に対して異方性のド
ライエッチング処理あるいはＣＭＰ処理を施すことによ
り、層間絶縁膜１１ｈ1 上面の導体膜１８を除去し、導
体膜１８が接続孔１７ａ内のみに残されるようにするこ
とで、図１２に示すように、接続孔１７ａ内にプラグ
（第１の埋込導体膜）１８ａを形成する。
ライエッチング処理あるいはＣＭＰ処理を施すことによ
り、層間絶縁膜１１ｈ1 上面の導体膜１８を除去し、導
体膜１８が接続孔１７ａ内のみに残されるようにするこ
とで、図１２に示すように、接続孔１７ａ内にプラグ
（第１の埋込導体膜）１８ａを形成する。
【０１２８】次いで、層間絶縁膜１１ｈ1 およびプラグ
１８ａの上面を被覆するように、例えば窒化シリコン等
からなる絶縁膜（第２の絶縁膜）２１ｂをＣＶＤ法等に
よって被着した後、その上面に、例えば酸化シリコン等
からなる層間絶縁膜（第３の層間絶縁膜）１１ｈ2 をＣ
ＶＤ法等によって被着する。
１８ａの上面を被覆するように、例えば窒化シリコン等
からなる絶縁膜（第２の絶縁膜）２１ｂをＣＶＤ法等に
よって被着した後、その上面に、例えば酸化シリコン等
からなる層間絶縁膜（第３の層間絶縁膜）１１ｈ2 をＣ
ＶＤ法等によって被着する。
【０１２９】続いて、図１３に示すように、その層間絶
縁膜１１ｈ1,１１ｈ2 および絶縁膜２１ａ, ２１ｂに、
プラグ２０の上面が露出するような溝２２をフォトリソ
グラフィ技術およびエッチング技術によって形成する。
縁膜１１ｈ1,１１ｈ2 および絶縁膜２１ａ, ２１ｂに、
プラグ２０の上面が露出するような溝２２をフォトリソ
グラフィ技術およびエッチング技術によって形成する。
【０１３０】この溝２２の形成に際して、層間絶縁膜１
１ｈ1 をエッチング除去する場合は、酸化シリコン膜と
窒化シリコン膜とのエッチング選択比を大きくした状態
でのエッチング処理を施す。
１ｈ1 をエッチング除去する場合は、酸化シリコン膜と
窒化シリコン膜とのエッチング選択比を大きくした状態
でのエッチング処理を施す。
【０１３１】すなわち、まず、酸化シリコン膜の方が速
くエッチング除去されるようなエッチング処理を施すこ
とにより、フォトレジストパターンから露出する層間絶
縁膜１１ｈ1 部分を除去する。この時、下層の絶縁膜２
１ａは窒化シリコン等からなるのでエッチングストッパ
として機能する。
くエッチング除去されるようなエッチング処理を施すこ
とにより、フォトレジストパターンから露出する層間絶
縁膜１１ｈ1 部分を除去する。この時、下層の絶縁膜２
１ａは窒化シリコン等からなるのでエッチングストッパ
として機能する。
【０１３２】続いて、窒化シリコンの方が速くエッチン
グ除去されるようなエッチング処理を施すことにより絶
縁膜２１ａ部分を除去する。この時、絶縁膜２１ａの下
地の層間絶縁膜１１ｇは酸化シリコン等からなるので、
この絶縁膜２１ａの除去の際に大幅に除去されることも
ない。
グ除去されるようなエッチング処理を施すことにより絶
縁膜２１ａ部分を除去する。この時、絶縁膜２１ａの下
地の層間絶縁膜１１ｇは酸化シリコン等からなるので、
この絶縁膜２１ａの除去の際に大幅に除去されることも
ない。
【０１３３】このような溝２２の形成工程後、半導体基
板１上に、例えばｎ型不純物（例えばＰ（リン））をド
ープした膜厚６０nm程度の低抵抗ポリシリコンからなる
導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコン
からなる導体膜は、情報蓄積用容量素子の蓄積電極材料
として使用される。
板１上に、例えばｎ型不純物（例えばＰ（リン））をド
ープした膜厚６０nm程度の低抵抗ポリシリコンからなる
導体膜をＣＶＤ法で堆積する。この低抵抗ポリシリコン
からなる導体膜は、情報蓄積用容量素子の蓄積電極材料
として使用される。
【０１３４】続いて、その低抵抗ポリシリコンからなる
導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μ
ｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布
した後、その絶縁膜をエッチバックし、さらに層間絶縁
膜１１ｈ2 上の低抵抗ポリシリコンからなる導体膜をエ
ッチバックすることにより、溝２２の内側（内壁および
底部）に低抵抗ポリシリコンからなる導体膜を残す。
導体膜上に、溝２２の深さよりも厚い膜厚（例えば２μ
ｍ程度）の酸化シリコン等からなる絶縁膜をスピン塗布
した後、その絶縁膜をエッチバックし、さらに層間絶縁
膜１１ｈ2 上の低抵抗ポリシリコンからなる導体膜をエ
ッチバックすることにより、溝２２の内側（内壁および
底部）に低抵抗ポリシリコンからなる導体膜を残す。
【０１３５】その後、周辺回路領域の層間絶縁膜１１ｈ
1 を覆うフォトレジスト膜をマスクに溝２２の内部の絶
縁膜と溝２２の隙間の層間絶縁膜１１ｈ2 をウェットエ
ッチングにより除去して情報蓄積用容量素子の蓄積電極
２３ａを形成する。
1 を覆うフォトレジスト膜をマスクに溝２２の内部の絶
縁膜と溝２２の隙間の層間絶縁膜１１ｈ2 をウェットエ
ッチングにより除去して情報蓄積用容量素子の蓄積電極
２３ａを形成する。
【０１３６】この時、溝２２の隙間には窒化シリコン等
からなる絶縁膜２１ｂが残っているので、その下層の層
間絶縁膜１１ｈ1 の上部がエッチングされることはな
い。また、層間絶縁膜１１ｈ1 および絶縁膜２１ｂは蓄
積電極２３ａが倒れてしまうのを防止する機能を有して
いる。この場合、絶縁膜２１ｂおよび層間絶縁膜１１ｈ
1 の膜厚の分、前記実施の形態１の場合よりも蓄積電極
２３ａの倒壊防止能力を向上させることが可能となって
いる。
からなる絶縁膜２１ｂが残っているので、その下層の層
間絶縁膜１１ｈ1 の上部がエッチングされることはな
い。また、層間絶縁膜１１ｈ1 および絶縁膜２１ｂは蓄
積電極２３ａが倒れてしまうのを防止する機能を有して
いる。この場合、絶縁膜２１ｂおよび層間絶縁膜１１ｈ
1 の膜厚の分、前記実施の形態１の場合よりも蓄積電極
２３ａの倒壊防止能力を向上させることが可能となって
いる。
【０１３７】また、周辺回路領域の層間絶縁膜１１ｈ2
を覆うフォトレジスト膜は、その一端をメモリアレイの
最も外側に形成される蓄積電極２３ａと周辺回路領域と
の境界部に配置する。このようにすると、そのフォトレ
ジスト膜の端部に合わせずれが生じた場合でも、メモリ
アレイの最も外側に形成される蓄積電極２３ａの溝２２
の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜
１１ｈ2 がエッチングされたりすることはない。
を覆うフォトレジスト膜は、その一端をメモリアレイの
最も外側に形成される蓄積電極２３ａと周辺回路領域と
の境界部に配置する。このようにすると、そのフォトレ
ジスト膜の端部に合わせずれが生じた場合でも、メモリ
アレイの最も外側に形成される蓄積電極２３ａの溝２２
の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜
１１ｈ2 がエッチングされたりすることはない。
【０１３８】次いで、前記実施の形態１と同様にして、
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで
構成される例えば筒状の情報蓄積用容量素子Ｃを形成す
る。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱと
これに直列に接続された情報蓄積用容量素子Ｃとで構成
されるＤＲＡＭのメモリセルが完成する。
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、低抵抗ポリシリコンからなる蓄積電極２３ａとで
構成される例えば筒状の情報蓄積用容量素子Ｃを形成す
る。これにより、メモリセル選択用ＭＯＳ・ＦＥＴＱと
これに直列に接続された情報蓄積用容量素子Ｃとで構成
されるＤＲＡＭのメモリセルが完成する。
【０１３９】続いて、情報蓄積用容量素子Ｃを覆うよう
に、層間絶縁膜１１ｈ2 上に、例えば膜厚１００nm程度
の酸化シリコン等からなる層間絶縁膜（第４の層間絶縁
膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例え
ばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）
とをソースガスに用いたプラズマＣＶＤ法で堆積する。
に、層間絶縁膜１１ｈ2 上に、例えば膜厚１００nm程度
の酸化シリコン等からなる層間絶縁膜（第４の層間絶縁
膜）１１ｉを堆積する。この層間絶縁膜１１ｉは、例え
ばオゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）
とをソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１４０】その後、層間絶縁膜１１ｉ上に、周辺回路
領域に接続孔を穿孔するためのフォトレジストパターン
を形成した後、これをマスクとして、ここから露出する
層間絶縁膜１１ｉ, １１ｈ2 および絶縁膜２１ｂをエッ
チング除去することにより、プラグ１８ａの上部が露出
するような接続孔１７ｂを穿孔する。
領域に接続孔を穿孔するためのフォトレジストパターン
を形成した後、これをマスクとして、ここから露出する
層間絶縁膜１１ｉ, １１ｈ2 および絶縁膜２１ｂをエッ
チング除去することにより、プラグ１８ａの上部が露出
するような接続孔１７ｂを穿孔する。
【０１４１】この接続孔１７ｂの直径は、例えばゲート
加工長（1.５〜3.０倍）μｍ程度、好ましくは0.４μｍ
程度であり、上記した接続孔１７ａの直径よりも大き
い。また、本実施の形態１では、プラグ１８ａの上部が
情報蓄積用容量素子Ｃの高さの途中位置にあるので、接
続孔１７ｂの深さを前記実施の形態１の場合よりも浅く
することができる。したがって、接続孔１７ｂの穴あけ
を前記実施の形態１の場合よりも容易にすることが可能
となっている。その深さは、特に限定されないが、例え
ば1.３μｍ程度である。
加工長（1.５〜3.０倍）μｍ程度、好ましくは0.４μｍ
程度であり、上記した接続孔１７ａの直径よりも大き
い。また、本実施の形態１では、プラグ１８ａの上部が
情報蓄積用容量素子Ｃの高さの途中位置にあるので、接
続孔１７ｂの深さを前記実施の形態１の場合よりも浅く
することができる。したがって、接続孔１７ｂの穴あけ
を前記実施の形態１の場合よりも容易にすることが可能
となっている。その深さは、特に限定されないが、例え
ば1.３μｍ程度である。
【０１４２】この接続孔１７ｂの形成に際しては、酸化
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターンから露出する層間絶縁膜１１ｉ, １１ｈ2 部分
を除去する。この時、下層の絶縁膜２１ｂは窒化シリコ
ン等からなるのでエッチングストッパとして機能する。
続いて、窒化シリコンの方が速くエッチング除去される
ようなエッチング処理を施すことにより絶縁膜２１部分
を除去する。この時、絶縁膜２１ｂの下層の層間絶縁膜
１１ｈ1 は酸化シリコン等からなるので、この絶縁膜２
１ｂの除去の際に大幅に除去されることもない。
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターンから露出する層間絶縁膜１１ｉ, １１ｈ2 部分
を除去する。この時、下層の絶縁膜２１ｂは窒化シリコ
ン等からなるのでエッチングストッパとして機能する。
続いて、窒化シリコンの方が速くエッチング除去される
ようなエッチング処理を施すことにより絶縁膜２１部分
を除去する。この時、絶縁膜２１ｂの下層の層間絶縁膜
１１ｈ1 は酸化シリコン等からなるので、この絶縁膜２
１ｂの除去の際に大幅に除去されることもない。
【０１４３】このように周辺回路領域に接続孔１７ｂを
穿孔した後、図１５に示すように、前記実施の形態１と
同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ
内に導体膜２５を被着する。
穿孔した後、図１５に示すように、前記実施の形態１と
同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ
内に導体膜２５を被着する。
【０１４４】続いて、半導体基板１に対して異方性のド
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図１６に示すよう
に、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５
ａを形成する。
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図１６に示すよう
に、接続孔１７ｂ内にプラグ（第２の埋込導体膜）２５
ａを形成する。
【０１４５】本実施の形態１の場合、接続孔１７ｂの深
さが前記実施の形態１の場合よりも浅いので、前記実施
の形態１の場合よりも導体膜の埋め込みが容易である。
このように本実施の形態２においても、周辺回路領域に
おいて、プラグ１８ａ上にプラグ２５ａが積み重ねられ
互いに電気的に接続される構造となっている。
さが前記実施の形態１の場合よりも浅いので、前記実施
の形態１の場合よりも導体膜の埋め込みが容易である。
このように本実施の形態２においても、周辺回路領域に
おいて、プラグ１８ａ上にプラグ２５ａが積み重ねられ
互いに電気的に接続される構造となっている。
【０１４６】その後、図１７に示すように、前記実施の
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
【０１４７】このような本実施の形態２においては、前
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能である。
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能である。
【０１４８】(1).情報蓄積用容量素子Ｃを形成する際
に、蓄積電極２３ａを層間絶縁膜１１ｈ1 および絶縁膜
２１ａ, ２１ｂで支えるので、蓄積電極２３ａの倒壊防
止能力を向上させることが可能となる。
に、蓄積電極２３ａを層間絶縁膜１１ｈ1 および絶縁膜
２１ａ, ２１ｂで支えるので、蓄積電極２３ａの倒壊防
止能力を向上させることが可能となる。
【０１４９】(2).プラグ１８ａの最上部の高さを、情報
蓄積用容量素子Ｃの高さの途中位置にすることにより、
前記実施の形態１の場合よりも接続孔１７ｂを浅くする
ことができるので、そのアスペクト比を小さくすること
ができる。したがって、接続孔１７ｂの穴あけおよび導
体膜での埋め込みをさらに容易にすることが可能とな
る。
蓄積用容量素子Ｃの高さの途中位置にすることにより、
前記実施の形態１の場合よりも接続孔１７ｂを浅くする
ことができるので、そのアスペクト比を小さくすること
ができる。したがって、接続孔１７ｂの穴あけおよび導
体膜での埋め込みをさらに容易にすることが可能とな
る。
【０１５０】（実施の形態３）図１８〜図２５は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【０１５１】本実施の形態３においても、例えば２５６
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図１８はそのＤＲＡＭの製造工程中にお
ける要部断面図を示している。なお、この図１８は図１
と同じなので説明を省略する。
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図１８はそのＤＲＡＭの製造工程中にお
ける要部断面図を示している。なお、この図１８は図１
と同じなので説明を省略する。
【０１５２】まず、図１８に示す層間絶縁膜１１ｄ〜１
１ｇに、図１９に示すように、プラグ１３ａの上面が露
出するような接続孔１９および第１層配線１４ｂの一部
が露出するような接続孔１７ａをフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。
１ｇに、図１９に示すように、プラグ１３ａの上面が露
出するような接続孔１９および第１層配線１４ｂの一部
が露出するような接続孔１７ａをフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。
【０１５３】すなわち、本実施の形態３においては、メ
モリセル領域の接続孔１９と周辺回路領域の接続孔１７
ａとを同時に穿孔する。これにより、レジスト塗布、露
光および現像の一連のフォトリソグラフィ処理を１回分
減らすことができるので、製造工程を簡略化することが
可能である。また、フォトリソグラフィ工程を減らせる
ので、異物の付着率を低減でき、ＤＲＡＭの歩留まりお
よび信頼性を向上させることが可能となる。
モリセル領域の接続孔１９と周辺回路領域の接続孔１７
ａとを同時に穿孔する。これにより、レジスト塗布、露
光および現像の一連のフォトリソグラフィ処理を１回分
減らすことができるので、製造工程を簡略化することが
可能である。また、フォトリソグラフィ工程を減らせる
ので、異物の付着率を低減でき、ＤＲＡＭの歩留まりお
よび信頼性を向上させることが可能となる。
【０１５４】なお、この場合の接続孔１９の直径は、特
に限定されないが、例えば0.２μｍ程度、深さは、特に
限定されないが、例えば0.８μｍ程度である。また、こ
の場合の接続孔１７ａの直径は、特に限定されないが、
例えば0.２５μｍ程度、深さは、特に限定されないが、
例えば0.７μｍ程度である。
に限定されないが、例えば0.２μｍ程度、深さは、特に
限定されないが、例えば0.８μｍ程度である。また、こ
の場合の接続孔１７ａの直径は、特に限定されないが、
例えば0.２５μｍ程度、深さは、特に限定されないが、
例えば0.７μｍ程度である。
【０１５５】続いて、図２０に示すように、層間絶縁膜
１１ｇ上および接続孔１７ａ, １９内に、例えば窒化チ
タンからなる導体膜２７をＣＶＤ法によって被着した
後、その導体膜２７をエッチバック法またはＣＭＰ法等
によって削る。
１１ｇ上および接続孔１７ａ, １９内に、例えば窒化チ
タンからなる導体膜２７をＣＶＤ法によって被着した
後、その導体膜２７をエッチバック法またはＣＭＰ法等
によって削る。
【０１５６】この場合、その導体膜２７が接続孔１７
ａ, １９内のみに残るようにし、層間絶縁膜１１ｇの上
面には残らないようにする。これにより、図２１に示す
ように、接続孔１９内にプラグ２７ａを形成するととも
に、接続孔１７ａ内にプラグ２７ｂを形成する。
ａ, １９内のみに残るようにし、層間絶縁膜１１ｇの上
面には残らないようにする。これにより、図２１に示す
ように、接続孔１９内にプラグ２７ａを形成するととも
に、接続孔１７ａ内にプラグ２７ｂを形成する。
【０１５７】すなわち、本実施の形態３においては、メ
モリセル領域の情報蓄積用容量素子用のプラグ２７ａを
形成する際に周辺回路領域のプラグ２７ｂも同時に形成
する。これにより、導体膜の被着およびエッチバック等
のような一連の処理を１回分減らすことができるので、
ＤＲＡＭの製造工程数の低減および簡略化が可能とな
る。
モリセル領域の情報蓄積用容量素子用のプラグ２７ａを
形成する際に周辺回路領域のプラグ２７ｂも同時に形成
する。これにより、導体膜の被着およびエッチバック等
のような一連の処理を１回分減らすことができるので、
ＤＲＡＭの製造工程数の低減および簡略化が可能とな
る。
【０１５８】ただし、プラグ２７ａ, ２７ｂを形成する
ための導体膜２７は、窒化チタンに限定されるものでは
なく種々変更可能であり、例えば窒化チタン上にタング
ステンを被着してなる積層膜でも良い。この場合、窒化
チタン膜は、例えばスパッタリングリング法で形成し、
タングステン膜は、例えばＣＶＤ法で形成しても良く、
両方ともＣＶＤ法で形成しても良い。
ための導体膜２７は、窒化チタンに限定されるものでは
なく種々変更可能であり、例えば窒化チタン上にタング
ステンを被着してなる積層膜でも良い。この場合、窒化
チタン膜は、例えばスパッタリングリング法で形成し、
タングステン膜は、例えばＣＶＤ法で形成しても良く、
両方ともＣＶＤ法で形成しても良い。
【０１５９】その後、層間絶縁膜１１ｇおよびプラグ２
７ａ, ２７ｂの上面を被覆するように、例えば窒化シリ
コン等からなる絶縁膜２１をＣＶＤ法等によって被着し
た後、図２２に示すように、その上面に、例えば酸化シ
リコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によっ
て被着する。
７ａ, ２７ｂの上面を被覆するように、例えば窒化シリ
コン等からなる絶縁膜２１をＣＶＤ法等によって被着し
た後、図２２に示すように、その上面に、例えば酸化シ
リコン等からなる層間絶縁膜１１ｈをＣＶＤ法等によっ
て被着する。
【０１６０】次いで、前記実施の形態１と同様にして、
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、蓄積電極２３ａとで構成される例えば筒状の情報
蓄積用容量素子Ｃを形成する。これにより、メモリセル
選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報
蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセル
が完成する。
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、蓄積電極２３ａとで構成される例えば筒状の情報
蓄積用容量素子Ｃを形成する。これにより、メモリセル
選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報
蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセル
が完成する。
【０１６１】なお、プラグ２７ａが窒化チタンの場合
は、蓄積電極２３ａは、例えばポリシリコン膜、タング
ステン、窒化タングステンで構成すると良い。また、プ
ラグ２７ａが窒化チタンとタングステンとの積層膜の場
合は、蓄積電極２３ａは、例えばタングステン、窒化タ
ングステンで構成すると良い。
は、蓄積電極２３ａは、例えばポリシリコン膜、タング
ステン、窒化タングステンで構成すると良い。また、プ
ラグ２７ａが窒化チタンとタングステンとの積層膜の場
合は、蓄積電極２３ａは、例えばタングステン、窒化タ
ングステンで構成すると良い。
【０１６２】続いて、情報蓄積用容量素子Ｃを覆うよう
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。
この層間絶縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。
この層間絶縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
【０１６３】その後、層間絶縁膜１１ｉ上に、周辺回路
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ２７ｂの上部が露
出するような接続孔１７ｂを穿孔する。
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ２７ｂの上部が露
出するような接続孔１７ｂを穿孔する。
【０１６４】この接続孔１７ｂの直径は、例えばゲート
加工長の1.５〜3.０倍程度、好ましくは0.４μｍ程度で
あり、上記した接続孔１７ａの直径よりも大きい。ま
た、その深さは、特に限定されないが、例えば1.８μｍ
程度である。
加工長の1.５〜3.０倍程度、好ましくは0.４μｍ程度で
あり、上記した接続孔１７ａの直径よりも大きい。ま
た、その深さは、特に限定されないが、例えば1.８μｍ
程度である。
【０１６５】この接続孔１７ｂの形成に際しては、酸化
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターンから露出する層間絶縁膜１１ｉ, １１ｈ部分を
除去する。この時、下層の絶縁膜２１は窒化シリコン等
からなるのでエッチングストッパとして機能する。続い
て、窒化シリコンの方が速くエッチング除去されるよう
なエッチング処理を施すことにより絶縁膜２１部分を除
去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｈ
1 は酸化シリコン等からなるので、この絶縁膜２１の除
去の際に大幅に除去されることもない。
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターンから露出する層間絶縁膜１１ｉ, １１ｈ部分を
除去する。この時、下層の絶縁膜２１は窒化シリコン等
からなるのでエッチングストッパとして機能する。続い
て、窒化シリコンの方が速くエッチング除去されるよう
なエッチング処理を施すことにより絶縁膜２１部分を除
去する。この時、絶縁膜２１の下層の層間絶縁膜１１ｈ
1 は酸化シリコン等からなるので、この絶縁膜２１の除
去の際に大幅に除去されることもない。
【０１６６】このように周辺回路領域に接続孔１７ｂを
穿孔した後、図２３に示すように、前記実施の形態１と
同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ
内に導体膜２５を被着する。
穿孔した後、図２３に示すように、前記実施の形態１と
同様にして層間絶縁膜１１ｉの上面および接続孔１７ｂ
内に導体膜２５を被着する。
【０１６７】続いて、半導体基板１に対して異方性のド
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図２４に示すよう
に、接続孔１７ｂ内にプラグ２５ａを形成する。このよ
うに本実施の形態３においても、周辺回路領域におい
て、プラグ２７ｂ上にプラグ２５ａが積み重ねられ互い
に電気的に接続される構造となっている。
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図２４に示すよう
に、接続孔１７ｂ内にプラグ２５ａを形成する。このよ
うに本実施の形態３においても、周辺回路領域におい
て、プラグ２７ｂ上にプラグ２５ａが積み重ねられ互い
に電気的に接続される構造となっている。
【０１６８】その後、図２５に示すように、前記実施の
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
【０１６９】このような本実施の形態３においては、前
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能である。
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能である。
【０１７０】(1).周辺回路領域における接続孔１７ａを
メモリセル領域における接続孔１９の穿孔工程と同時に
穿孔し、また、接続孔１９, １７ａを同時に埋め込みそ
の各々にプラグ２７ａ, ２７ｂを同時に形成することに
より、ＤＲＡＭの製造工程数を大幅に低減することがで
き、ＤＲＡＭの製造工程を簡略化することが可能とな
る。
メモリセル領域における接続孔１９の穿孔工程と同時に
穿孔し、また、接続孔１９, １７ａを同時に埋め込みそ
の各々にプラグ２７ａ, ２７ｂを同時に形成することに
より、ＤＲＡＭの製造工程数を大幅に低減することがで
き、ＤＲＡＭの製造工程を簡略化することが可能とな
る。
【０１７１】(2).周辺回路領域における接続孔１７ａを
メモリセル領域における接続孔１９の穿孔工程と同時に
穿孔し、また、接続孔１９, １７ａを同時に埋め込みそ
の各々にプラグ２７ａ, ２７ｂを同時に形成することに
より、ＤＲＡＭの製造工程中に発生する異物の発生率を
低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向
上させることが可能となる。
メモリセル領域における接続孔１９の穿孔工程と同時に
穿孔し、また、接続孔１９, １７ａを同時に埋め込みそ
の各々にプラグ２７ａ, ２７ｂを同時に形成することに
より、ＤＲＡＭの製造工程中に発生する異物の発生率を
低減できるので、ＤＲＡＭの歩留まりおよび信頼性を向
上させることが可能となる。
【０１７２】（実施の形態４）図２６〜図３４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【０１７３】本実施の形態４においても、例えば２５６
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図２６はそのＤＲＡＭの製造工程中にお
ける要部断面図を示している。なお、この図２６は図１
と同じなので説明を省略する。
Ｍ・ＤＲＡＭに本発明の技術的思想を適用した場合につ
いて説明する。図２６はそのＤＲＡＭの製造工程中にお
ける要部断面図を示している。なお、この図２６は図１
と同じなので説明を省略する。
【０１７４】まず、図２６に示す層間絶縁膜１１ｅ〜１
１ｇに、図２７に示すように、第１層配線１４ｂの一部
が露出するような接続孔１７ａをフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。この
接続孔１７ａの深さは、例えば0.７μｍ程度であり、そ
の直径は、特に限定されないが、例えばゲート加工長〜
ゲート加工長×1.５倍μｍ程度、好ましくは0.２５μｍ
程度である。
１ｇに、図２７に示すように、第１層配線１４ｂの一部
が露出するような接続孔１７ａをフォトリソグラフィ技
術およびドライエッチング技術によって穿孔する。この
接続孔１７ａの深さは、例えば0.７μｍ程度であり、そ
の直径は、特に限定されないが、例えばゲート加工長〜
ゲート加工長×1.５倍μｍ程度、好ましくは0.２５μｍ
程度である。
【０１７５】続いて、図２８に示すように、層間絶縁膜
１１ｇの上面および接続孔１７ａ内に導体膜１８をブラ
ンケットＣＶＤ法等によって被着する。すなわち、例え
ば窒化チタン膜からなる薄い導体膜をスパッタリング法
等によって被着した後、その上にタングステン膜からな
る厚い導体膜をＣＶＤ法等によって被着することで導体
膜１８を形成する。この際、接続孔１７ａがその上部ま
で完全に導体膜１８で埋め込まれるようにする。
１１ｇの上面および接続孔１７ａ内に導体膜１８をブラ
ンケットＣＶＤ法等によって被着する。すなわち、例え
ば窒化チタン膜からなる薄い導体膜をスパッタリング法
等によって被着した後、その上にタングステン膜からな
る厚い導体膜をＣＶＤ法等によって被着することで導体
膜１８を形成する。この際、接続孔１７ａがその上部ま
で完全に導体膜１８で埋め込まれるようにする。
【０１７６】その後、半導体基板１に対して異方性のド
ライエッチング処理あるいはＣＭＰ（Chemical Mechani
cal Polishing ）処理を施すことにより、層間絶縁膜１
１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１
７ａ内のみに残されるようにすることで、図２９に示す
ように、接続孔１７ａ内にプラグ（埋込導体膜）１８ａ
を形成する。
ライエッチング処理あるいはＣＭＰ（Chemical Mechani
cal Polishing ）処理を施すことにより、層間絶縁膜１
１ｇ上面の導体膜１８は除去し、導体膜１８が接続孔１
７ａ内のみに残されるようにすることで、図２９に示す
ように、接続孔１７ａ内にプラグ（埋込導体膜）１８ａ
を形成する。
【０１７７】この接続孔１７ａは、直径が小さくても浅
いので、アスペクト比を小さくでき、その穴あけも導体
膜１８による埋め込みも比較的容易である。したがっ
て、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂ
とを良好に電気的に接続することが可能となっている。
いので、アスペクト比を小さくでき、その穴あけも導体
膜１８による埋め込みも比較的容易である。したがっ
て、接続孔１７ａ内のプラグ１８ａと第１層配線１４ｂ
とを良好に電気的に接続することが可能となっている。
【０１７８】次いで、層間絶縁膜１１ｇの上面およびプ
ラグ１８ａの露出面を覆うように、例えば厚さ１００ｎ
ｍ程度の窒化シリコン等からなる絶縁膜２１をプラズマ
ＣＶＤ法等によって形成する。
ラグ１８ａの露出面を覆うように、例えば厚さ１００ｎ
ｍ程度の窒化シリコン等からなる絶縁膜２１をプラズマ
ＣＶＤ法等によって形成する。
【０１７９】この絶縁膜２１は、後述する情報蓄積用容
量素子の蓄積電極を形成する工程で下部電極の間の酸化
シリコン膜をエッチングする際のエッチングストッパと
して機能する。また、本実施の形態４では、プラグ１８
ａの上面が露出するような接続孔を形成する工程でプラ
グ１８ａ上の酸化シリコン膜をエッチング除去する際の
エッチングストッパとして機能する。
量素子の蓄積電極を形成する工程で下部電極の間の酸化
シリコン膜をエッチングする際のエッチングストッパと
して機能する。また、本実施の形態４では、プラグ１８
ａの上面が露出するような接続孔を形成する工程でプラ
グ１８ａ上の酸化シリコン膜をエッチング除去する際の
エッチングストッパとして機能する。
【０１８０】次いで、メモリセル領域における層間絶縁
膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するよう
な接続孔１９をフォトリソグラフィ技術およびドライエ
ッチング技術によって形成した後、接続孔１９内にプラ
グ２０を形成する。この接続孔１９の直径は、特に限定
されないが、例えばゲート加工長〜ゲート加工長×1.５
倍μｍ程度、好ましくは0.２５μｍ程度である。
膜１１ｅ〜１１ｇにプラグ１３ａの上面が露出するよう
な接続孔１９をフォトリソグラフィ技術およびドライエ
ッチング技術によって形成した後、接続孔１９内にプラ
グ２０を形成する。この接続孔１９の直径は、特に限定
されないが、例えばゲート加工長〜ゲート加工長×1.５
倍μｍ程度、好ましくは0.２５μｍ程度である。
【０１８１】このプラグ２０は、例えばｎ型不純物（例
えばＰ（リン））をドープした低抵抗ポリシリコン膜を
ＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に
被着した後、このポリシリコン膜を異方性のドライエッ
チング法またはＣＭＰ法によってエッチバックして接続
孔１９の内部に残すことにより形成する。
えばＰ（リン））をドープした低抵抗ポリシリコン膜を
ＣＶＤ法等で層間絶縁膜１１ｇ上および接続孔１９内に
被着した後、このポリシリコン膜を異方性のドライエッ
チング法またはＣＭＰ法によってエッチバックして接続
孔１９の内部に残すことにより形成する。
【０１８２】ただし、本実施の形態４では、周辺回路領
域のプラグ１８ａを形成した後、メモリ領域のプラグ２
０を形成する場合について説明したが、これに限定され
るものではなく、その逆でも良い。すなわち、メモリ領
域のプラグ２０を形成した後、周辺回路領域のプラグ１
８ａを形成しても良い。
域のプラグ１８ａを形成した後、メモリ領域のプラグ２
０を形成する場合について説明したが、これに限定され
るものではなく、その逆でも良い。すなわち、メモリ領
域のプラグ２０を形成した後、周辺回路領域のプラグ１
８ａを形成しても良い。
【０１８３】その後、図３０に示すように、層間絶縁膜
１１ｇおよびプラグ２７ａ, ２７ｂの上面を被覆するよ
うに、例えば酸化シリコン等からなる層間絶縁膜１１ｈ
をＣＶＤ法等によって被着する。
１１ｇおよびプラグ２７ａ, ２７ｂの上面を被覆するよ
うに、例えば酸化シリコン等からなる層間絶縁膜１１ｈ
をＣＶＤ法等によって被着する。
【０１８４】次いで、前記実施の形態１と同様にして、
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、蓄積電極２３ａとで構成される例えば筒状の情報
蓄積用容量素子Ｃを形成する。これにより、メモリセル
選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報
蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセル
が完成する。
上部電極２３ｃと、酸化タンタル等からなる絶縁膜２３
ｂと、蓄積電極２３ａとで構成される例えば筒状の情報
蓄積用容量素子Ｃを形成する。これにより、メモリセル
選択用ＭＯＳ・ＦＥＴＱとこれに直列に接続された情報
蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセル
が完成する。
【０１８５】続いて、情報蓄積用容量素子Ｃを覆うよう
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。
この層間絶縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
に、層間絶縁膜１１ｈ上に、例えば膜厚１００nm程度の
酸化シリコン等からなる層間絶縁膜１１ｉを堆積する。
この層間絶縁膜１１ｉは、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で堆積する。
【０１８６】その後、層間絶縁膜１１ｉ上に、周辺回路
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ１８ａの上部が露
出するような接続孔１７ｂを穿孔する。この接続孔１７
ｂの直径は、特に限定されないが、例えばゲート加工長
の1.５〜3.０倍μｍ程度、好ましくは0.４μｍ程度であ
り、上記した接続孔１７ａの直径よりも大きい。また、
その深さは、特に限定されないが、例えば1.８μｍ程度
である。
領域に接続孔を穿孔するためのフォトレジストパターン
２４ａを形成した後、これをマスクとして、ここから露
出する層間絶縁膜１１ｉ, １１ｈおよび絶縁膜２１をエ
ッチング除去することにより、プラグ１８ａの上部が露
出するような接続孔１７ｂを穿孔する。この接続孔１７
ｂの直径は、特に限定されないが、例えばゲート加工長
の1.５〜3.０倍μｍ程度、好ましくは0.４μｍ程度であ
り、上記した接続孔１７ａの直径よりも大きい。また、
その深さは、特に限定されないが、例えば1.８μｍ程度
である。
【０１８７】この接続孔１７ｂの形成に際しては、酸化
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターン２４ａから露出する層間絶縁膜１１ｉ, １１ｈ
部分を除去する。この時、下層の絶縁膜２１は窒化シリ
コン等からなるのでエッチングストッパとして機能す
る。続いて、窒化シリコンの方が速くエッチング除去さ
れるようなエッチング処理を施すことにより絶縁膜２１
部分を除去する。この時、絶縁膜２１の下層の層間絶縁
膜１１ｇは酸化シリコン等からなるので、この絶縁膜２
１の除去の際に大幅に除去されることもない。
シリコン膜と窒化シリコン膜とのエッチング選択比を大
きくした状態でのエッチング処理を施す。すなわち、ま
ず、酸化シリコン膜の方が速くエッチング除去されるよ
うなエッチング処理を施すことにより、フォトレジスト
パターン２４ａから露出する層間絶縁膜１１ｉ, １１ｈ
部分を除去する。この時、下層の絶縁膜２１は窒化シリ
コン等からなるのでエッチングストッパとして機能す
る。続いて、窒化シリコンの方が速くエッチング除去さ
れるようなエッチング処理を施すことにより絶縁膜２１
部分を除去する。この時、絶縁膜２１の下層の層間絶縁
膜１１ｇは酸化シリコン等からなるので、この絶縁膜２
１の除去の際に大幅に除去されることもない。
【０１８８】このように周辺回路領域に接続孔１７ｂを
穿孔した後、図３１に示すように、層間絶縁膜１１ｉの
上面および接続孔１７ｂ内に導体膜２５をブランケット
ＣＶＤ法等によって被着する。
穿孔した後、図３１に示すように、層間絶縁膜１１ｉの
上面および接続孔１７ｂ内に導体膜２５をブランケット
ＣＶＤ法等によって被着する。
【０１８９】すなわち、例えば窒化チタン膜からなる薄
い導体膜をスパッタリング法等によって被着した後、そ
の上にタングステン膜からなる厚い導体膜をＣＶＤ法等
によって被着することで導体膜２５を形成する。この
際、接続孔１７ｂがその上部まで導体膜２５で完全に埋
め込まれるようにする。
い導体膜をスパッタリング法等によって被着した後、そ
の上にタングステン膜からなる厚い導体膜をＣＶＤ法等
によって被着することで導体膜２５を形成する。この
際、接続孔１７ｂがその上部まで導体膜２５で完全に埋
め込まれるようにする。
【０１９０】その後、半導体基板１に対して異方性のド
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図３２に示すよう
に、接続孔１７ｂ内にプラグ２５ａを形成する。
ライエッチング処理を施すことにより、層間絶縁膜１１
ｉ上面の導体膜２５を除去し、接続孔１７ｂ内の導体膜
２５が残されるようにすることで、図３２に示すよう
に、接続孔１７ｂ内にプラグ２５ａを形成する。
【０１９１】その後、図３３に示すように、前記実施の
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
形態１と同様に、第２層配線２６を形成した後、層間絶
縁膜１１ｉ上に、例えば酸化シリコンからなる層間絶縁
膜を堆積した後、その上に、上記第２層配線２６と同様
にして第３層配線を形成し、さらに、その第３層配線を
被覆するように、例えば酸化シリコン膜の単体膜または
酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜
からなる表面保護膜を堆積することでＤＲＡＭを製造す
る。
【０１９２】このような本実施の形態４においては、前
記実施の形態１と同じ効果を得ることが可能となる。
記実施の形態１と同じ効果を得ることが可能となる。
【０１９３】（実施の形態５）図３４および図３７は本
発明の他の実施の形態である半導体集積回路装置の要部
平面図、図３５および図３６は図３４の半導体集積回路
装置の一部を破断した要部斜視図である。
発明の他の実施の形態である半導体集積回路装置の要部
平面図、図３５および図３６は図３４の半導体集積回路
装置の一部を破断した要部斜視図である。
【０１９４】本実施の形態５においては、図３４、図３
５および図３６に示すように、上段の接続孔１７ｂの直
径が、下段の２つの接続孔１７ａを包含する程度に個々
の接続孔１７ａの直径よりも大きく、かつ、上段の接続
孔１７ｂ内の１つのプラグ２５ａが、下段に並列に配置
された２つの接続孔１７ａ内のプラグ１８ａと電気的に
接続される構造となっている。すなわち、次の通りであ
る。
５および図３６に示すように、上段の接続孔１７ｂの直
径が、下段の２つの接続孔１７ａを包含する程度に個々
の接続孔１７ａの直径よりも大きく、かつ、上段の接続
孔１７ｂ内の１つのプラグ２５ａが、下段に並列に配置
された２つの接続孔１７ａ内のプラグ１８ａと電気的に
接続される構造となっている。すなわち、次の通りであ
る。
【０１９５】下段の接続孔１７ａおよび上段の接続孔１
７ｂは、平面的には、第１層配線１４と第２層配線２６
との交差領域に配置されている。
７ｂは、平面的には、第１層配線１４と第２層配線２６
との交差領域に配置されている。
【０１９６】このうち、下段の２個の接続孔１７ａは、
例えば平面円形状に形成され、第１層配線１４の長手方
向に沿って並列に配置されている。なお、接続孔１７ａ
内のプラグ１８ａは第１層配線１４と電気的に接続され
ている。
例えば平面円形状に形成され、第１層配線１４の長手方
向に沿って並列に配置されている。なお、接続孔１７ａ
内のプラグ１８ａは第１層配線１４と電気的に接続され
ている。
【０１９７】ただし、接続孔１７ａを第１層配線１４の
幅方向に沿って２個並列に配置しても良い。すなわち、
微細な２個の接続孔１７ａを流れる電流の方向に対して
垂直な方向に沿って配置する。これにより、微細な接続
孔１７ａに流れる電流を分散できるので、接続孔１７
ａ, １７ｂ内でのエレクトロマイグレーション耐性を向
上させることが可能となる。また、接続孔１７ａの数は
２個に限定されるものではない。
幅方向に沿って２個並列に配置しても良い。すなわち、
微細な２個の接続孔１７ａを流れる電流の方向に対して
垂直な方向に沿って配置する。これにより、微細な接続
孔１７ａに流れる電流を分散できるので、接続孔１７
ａ, １７ｂ内でのエレクトロマイグレーション耐性を向
上させることが可能となる。また、接続孔１７ａの数は
２個に限定されるものではない。
【０１９８】一方、上段の接続孔１７ｂは、例えば下段
の接続孔１７ａと同じく平面円形状に形成されている
が、その直径が、下段の接続孔１７ａの直径よりも大き
く、しかも、２個の接続孔１７ａを含む大きさで形成さ
れている。
の接続孔１７ａと同じく平面円形状に形成されている
が、その直径が、下段の接続孔１７ａの直径よりも大き
く、しかも、２個の接続孔１７ａを含む大きさで形成さ
れている。
【０１９９】上段の接続孔１７ｂ内のプラグ２５ａは、
その下部が下段の２個の接続孔１７ａ内のプラグ１８ａ
と電気的に接続され、かつ、その上部が第２層配線２６
と電気的に接続されている。このように、本実施の形態
５では、１個のプラグ２５ａに２個のプラグ１８ａを電
気的に接続することにより、プラグ１８ａ, ２５ａにお
ける抵抗を下げることが可能となっている。
その下部が下段の２個の接続孔１７ａ内のプラグ１８ａ
と電気的に接続され、かつ、その上部が第２層配線２６
と電気的に接続されている。このように、本実施の形態
５では、１個のプラグ２５ａに２個のプラグ１８ａを電
気的に接続することにより、プラグ１８ａ, ２５ａにお
ける抵抗を下げることが可能となっている。
【０２００】ただし、接続孔１７ｂの平面形状は円形状
に限定されるものではなく種々変更可能であり、例えば
図３７に示すように、楕円形状でも良い。この場合も上
段の接続孔１７ｂを示す領域内に下段の２個の接続孔１
７ａを示す領域が含まれている。
に限定されるものではなく種々変更可能であり、例えば
図３７に示すように、楕円形状でも良い。この場合も上
段の接続孔１７ｂを示す領域内に下段の２個の接続孔１
７ａを示す領域が含まれている。
【０２０１】このような本実施の形態５によれば、前記
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。
実施の形態１で得られた効果の他に、以下の効果を得る
ことが可能となる。
【０２０２】(1).第１層配線１４と第２層配線２６とを
電気的に接続する接続孔１７ａ, １７ｂにおいて、接続
孔１７ａを複数にして並列配置したことにより、プラグ
２５ａと第１層配線１４ｂとの間の抵抗を下げることが
できるので、全体的な配線抵抗を低下させることが可能
となる。
電気的に接続する接続孔１７ａ, １７ｂにおいて、接続
孔１７ａを複数にして並列配置したことにより、プラグ
２５ａと第１層配線１４ｂとの間の抵抗を下げることが
できるので、全体的な配線抵抗を低下させることが可能
となる。
【０２０３】(2).接続孔１７ｂの平面的な大きさを２つ
の接続孔１７ａを平面的に包含できる大きさとしたこと
により、接続孔１７ｂの穴あけおよび導体膜での埋め込
みを容易にすることが可能となる。
の接続孔１７ａを平面的に包含できる大きさとしたこと
により、接続孔１７ｂの穴あけおよび導体膜での埋め込
みを容易にすることが可能となる。
【０２０４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０２０５】例えば前記実施の形態１〜５においては、
情報蓄積用容量素子の形状を筒形の場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばフィン形の情報蓄積用容量素子にも適用でき
る。
情報蓄積用容量素子の形状を筒形の場合について説明し
たが、これに限定されるものではなく種々適用可能であ
り、例えばフィン形の情報蓄積用容量素子にも適用でき
る。
【０２０６】また、前記実施の形態１〜５においては、
情報蓄積用容量素子を形成する場合に、層間絶縁膜に溝
を形成した後、その溝内に蓄積電極を形成する方法につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、例えば次のようにしても良い。
情報蓄積用容量素子を形成する場合に、層間絶縁膜に溝
を形成した後、その溝内に蓄積電極を形成する方法につ
いて説明したが、これに限定されるものではなく種々変
更可能であり、例えば次のようにしても良い。
【０２０７】まず、蓄積電極形成用の導体膜を層間絶縁
膜上に堆積した後、その上に絶縁膜を堆積する。続い
て、その絶縁膜および導体膜をパターニングすることに
より蓄積電極の底部を形成するとともに、その上に絶縁
膜のパターンを形成する。その後、その絶縁膜および蓄
積電極の底部の表面を覆うように蓄積電極形成用の導体
膜を被着した後、それをエッチバックすることで上記絶
縁膜の側壁のみに導体膜を残し、蓄積電極の側壁部を形
成する。その後、蓄積電極の底部および側壁部に囲まれ
た絶縁膜を除去することで蓄積電極を形成する。
膜上に堆積した後、その上に絶縁膜を堆積する。続い
て、その絶縁膜および導体膜をパターニングすることに
より蓄積電極の底部を形成するとともに、その上に絶縁
膜のパターンを形成する。その後、その絶縁膜および蓄
積電極の底部の表面を覆うように蓄積電極形成用の導体
膜を被着した後、それをエッチバックすることで上記絶
縁膜の側壁のみに導体膜を残し、蓄積電極の側壁部を形
成する。その後、蓄積電極の底部および側壁部に囲まれ
た絶縁膜を除去することで蓄積電極を形成する。
【０２０８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍ技術に適用した場合について説明したが、それに限定
されるものではなく、例えばＳＲＡＭ（Static Random
Access Memory ）やフラッシュメモリ（ＥＥＰＲＯＭ；
Electrically Erasable Programmable ROM）等のような
他のメモリ回路チップ、マイクロプロセッサ等のような
論理回路チップまたは同一半導体チップに論理回路とメ
モリ回路とを有する論理付きメモリ回路チップ等、他の
半導体集積回路装置に適用できる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍ技術に適用した場合について説明したが、それに限定
されるものではなく、例えばＳＲＡＭ（Static Random
Access Memory ）やフラッシュメモリ（ＥＥＰＲＯＭ；
Electrically Erasable Programmable ROM）等のような
他のメモリ回路チップ、マイクロプロセッサ等のような
論理回路チップまたは同一半導体チップに論理回路とメ
モリ回路とを有する論理付きメモリ回路チップ等、他の
半導体集積回路装置に適用できる。
【０２０９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０２１０】(1).本発明によれば、第１の接続孔と第２
の接続孔とをそれぞれ別々に形成し、かつ、それぞれの
接続孔の形成後に第１の埋込導体膜および第２の埋込導
体膜で埋め込み、その第１の埋込導体膜と第２の埋込導
体膜とを高さ方向に積み重ねて互いに電気的に接続する
ことにより、第１の接続孔および第２の接続孔の穴あけ
および導体膜での埋め込みを容易にすることが可能とな
る。
の接続孔とをそれぞれ別々に形成し、かつ、それぞれの
接続孔の形成後に第１の埋込導体膜および第２の埋込導
体膜で埋め込み、その第１の埋込導体膜と第２の埋込導
体膜とを高さ方向に積み重ねて互いに電気的に接続する
ことにより、第１の接続孔および第２の接続孔の穴あけ
および導体膜での埋め込みを容易にすることが可能とな
る。
【０２１１】(2).本発明によれば、ＤＲＡＭの周辺回路
領域において第１層配線と第２層配線２とを電気的に接
続する接続孔を第１の接続孔および第２の接続孔の２段
に分け、それぞれの接続孔内に第１の埋込導体膜および
第２の埋込導体膜を埋め込み形成することにより、その
第１の接続孔および第２の接続孔の穴あけおよび導体膜
での埋め込みを容易にすることが可能となる。
領域において第１層配線と第２層配線２とを電気的に接
続する接続孔を第１の接続孔および第２の接続孔の２段
に分け、それぞれの接続孔内に第１の埋込導体膜および
第２の埋込導体膜を埋め込み形成することにより、その
第１の接続孔および第２の接続孔の穴あけおよび導体膜
での埋め込みを容易にすることが可能となる。
【０２１２】(3).上記(2) により、第１の接続孔および
第２の接続孔での導通不良を低減することができるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
第２の接続孔での導通不良を低減することができるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
【０２１３】(4).上記(1) により、スタック形の情報蓄
積用容量素子の高さの設定に際して、周辺回路領域に穿
孔する接続孔から受ける制約を緩和することができるの
で、当該情報蓄積用容量素子を高くすることができる。
したがって、情報蓄積用容量素の占有面積を増大させる
ことなく、また、高度で複雑なプロセス技術を新たに導
入することなく、情報蓄積に寄与する容量を増大させる
ことが可能となる。
積用容量素子の高さの設定に際して、周辺回路領域に穿
孔する接続孔から受ける制約を緩和することができるの
で、当該情報蓄積用容量素子を高くすることができる。
したがって、情報蓄積用容量素の占有面積を増大させる
ことなく、また、高度で複雑なプロセス技術を新たに導
入することなく、情報蓄積に寄与する容量を増大させる
ことが可能となる。
【０２１４】(5).上記(4) により、メモリセル領域の面
積を増大させることなく、ＤＲＡＭのリフレッシュ特性
および読み出し／書き込み動作の信頼性を向上させるこ
とが可能となる。
積を増大させることなく、ＤＲＡＭのリフレッシュ特性
および読み出し／書き込み動作の信頼性を向上させるこ
とが可能となる。
【０２１５】(6).本発明によれば、第２の接続孔の直径
を第１の接続孔の直径よりも大径としたことにより、第
２の接続孔を形成するためのフォトリソグラフィ工程で
の位置合わせ精度を緩和することができる。また、第２
の接続孔を形成するためのエッチング工程での穴あけ処
理を容易にすることができる。さらに、第２の接続孔内
への導体膜の埋め込みを容易に、かつ、良好にすること
が可能となる。
を第１の接続孔の直径よりも大径としたことにより、第
２の接続孔を形成するためのフォトリソグラフィ工程で
の位置合わせ精度を緩和することができる。また、第２
の接続孔を形成するためのエッチング工程での穴あけ処
理を容易にすることができる。さらに、第２の接続孔内
への導体膜の埋め込みを容易に、かつ、良好にすること
が可能となる。
【０２１６】(7).本発明によれば、ＤＲＡＭの周辺回路
領域における第１の接続孔をメモリセル領域における情
報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿
孔し、また、その各々の接続孔を同時に埋め込みその各
々に埋込導体膜を同時に形成することにより、ＤＲＡＭ
の製造工程数を大幅に低減することができ、ＤＲＡＭの
製造工程を簡略化することが可能となる。
領域における第１の接続孔をメモリセル領域における情
報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿
孔し、また、その各々の接続孔を同時に埋め込みその各
々に埋込導体膜を同時に形成することにより、ＤＲＡＭ
の製造工程数を大幅に低減することができ、ＤＲＡＭの
製造工程を簡略化することが可能となる。
【０２１７】(8).本発明によれば、ＤＲＡＭの周辺回路
領域における第１の接続孔をメモリセル領域における情
報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿
孔し、また、その各々の接続孔を同時に埋め込みその各
々に埋込導体膜を同時に形成することにより、ＤＲＡＭ
の製造工程中に発生する異物の発生率を低減できるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
領域における第１の接続孔をメモリセル領域における情
報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿
孔し、また、その各々の接続孔を同時に埋め込みその各
々に埋込導体膜を同時に形成することにより、ＤＲＡＭ
の製造工程中に発生する異物の発生率を低減できるの
で、ＤＲＡＭの歩留まりおよび信頼性を向上させること
が可能となる。
【０２１８】(9).本発明によれば、第２の接続孔の直径
を、第１の接続孔を複数包含できるように第１の接続孔
の直径よりも大きくし、かつ、第２の接続孔内の１個の
第２の埋込導体膜と、複数の第１の接続孔内における各
々の第１の埋込導体膜とを電気的に接続することによ
り、第２の埋込導体膜と下層の接続部との間の抵抗を下
げることができるので、全体的な配線抵抗を低下させる
ことが可能となる。
を、第１の接続孔を複数包含できるように第１の接続孔
の直径よりも大きくし、かつ、第２の接続孔内の１個の
第２の埋込導体膜と、複数の第１の接続孔内における各
々の第１の埋込導体膜とを電気的に接続することによ
り、第２の埋込導体膜と下層の接続部との間の抵抗を下
げることができるので、全体的な配線抵抗を低下させる
ことが可能となる。
【０２１９】(10). 本発明によれば、第２の接続孔の直
径を、第１の接続孔を複数包含できるように第１の接続
孔の直径よりも大きくし、かつ、第２の接続孔内の１個
の第２の埋込導体膜と、複数の第１の接続孔内における
各々の第１の埋込導体膜とを電気的に接続することによ
り、第２の接続孔の穴あけおよび導体膜での埋め込みを
容易にすることが可能となる。
径を、第１の接続孔を複数包含できるように第１の接続
孔の直径よりも大きくし、かつ、第２の接続孔内の１個
の第２の埋込導体膜と、複数の第１の接続孔内における
各々の第１の埋込導体膜とを電気的に接続することによ
り、第２の接続孔の穴あけおよび導体膜での埋め込みを
容易にすることが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図３】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図４】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図５】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図６】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図７】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図８】図１に続く半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程中における要部断面図である。
装置の製造工程中における要部断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１２】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１３】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１４】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１５】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１６】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１７】図１０に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２０】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２１】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２２】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２３】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２４】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２５】図１８に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
路装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２８】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図２９】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図３０】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図３１】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図３２】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図３３】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。
中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体集積回
路装置の要部平面図である。
路装置の要部平面図である。
【図３５】図３４の半導体集積回路装置の一部を破断し
た要部斜視図である。
た要部斜視図である。
【図３６】図３４の半導体集積回路装置の一部を破断し
た要部斜視図である。
た要部斜視図である。
【図３７】本発明の他の実施の形態である半導体集積回
路装置の要部平面図である。
路装置の要部平面図である。
１ 半導体基板 ２ｎｗ 深いｎウエル ３ｐｗm ｐウエル ３ｐｗp ｐウエル ４ 素子分離領域 ４ａ 分離溝 ４ｂ1,４ｂ2 分離用の絶縁膜 ５ａ, ５ｂ 半導体領域 ５ｉ ゲート絶縁膜 ５ｇ ゲート電極 ６ キャップ絶縁膜 ７ 絶縁膜 ８ａ, ８ｂ 半導体領域 ８ａ1,８ｂ1 低濃度領域 ８ａ2,８ｂ2 高濃度領域 ８ｃ シリサイド層 ８ｉ ゲート絶縁膜 ８ｇ ゲート電極 ９ サイドウォール １０ａ, １０ｂ 半導体領域 １０ａ1,１０ｂ1 低濃度領域 １０ａ2,１０ｂ2 高濃度領域 １０ｃ シリサイド層 １０ｉ ゲート絶縁膜 １０ｇ ゲート電極 １１ａ〜１１ｄ 層間絶縁膜 １１ｅ〜１１ｇ 層間絶縁膜（第１の層間絶縁膜） １１ｈ 層間絶縁膜（第２の層間絶縁膜） １１ｈ1 層間絶縁膜（第２の層間絶縁膜） １１ｈ2 層間絶縁膜 １１ｉ 層間絶縁膜（第２の層間絶縁膜、第３の層間絶
縁膜、第４の層間絶縁膜） １２ａ, １２ｂ 接続孔 １３ａ, １３ｂ プラグ １４, １４ａ〜１４ｃ 第１層配線 １５ 接続孔 １６ 接続孔 １７ａ 接続孔（第１の接続孔） １７ｂ 接続孔（第２の接続孔） １８ 導体膜 １８ａ プラグ（第１の埋込導体膜） １９ 接続孔 ２０ プラグ（容量素子用導体膜） ２１ 絶縁膜（第１の絶縁膜） ２１ａ 絶縁膜（第１の絶縁膜） ２１ｂ 絶縁膜（第２の絶縁膜） ２２ 溝 ２３ａ 蓄積電極 ２３ｂ 絶縁膜 ２３ｃ 上部電極 ２４ａ フォトレジストパターン ２５ 導体膜 ２５ａ プラグ（第２の埋込導体膜） ２６ 第２層配線 ２７ 導体膜 ２７ａ プラグ（容量素子用導体膜） ２７ｂ プラグ（第１の埋込導体膜） Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ 情報蓄積用容量素子 Ｑｎ ＭＯＳ・ＦＥＴ Ｑｐ ＭＯＳ・ＦＥＴ ＢＬ ビット線 ＷＬ ワード線
縁膜、第４の層間絶縁膜） １２ａ, １２ｂ 接続孔 １３ａ, １３ｂ プラグ １４, １４ａ〜１４ｃ 第１層配線 １５ 接続孔 １６ 接続孔 １７ａ 接続孔（第１の接続孔） １７ｂ 接続孔（第２の接続孔） １８ 導体膜 １８ａ プラグ（第１の埋込導体膜） １９ 接続孔 ２０ プラグ（容量素子用導体膜） ２１ 絶縁膜（第１の絶縁膜） ２１ａ 絶縁膜（第１の絶縁膜） ２１ｂ 絶縁膜（第２の絶縁膜） ２２ 溝 ２３ａ 蓄積電極 ２３ｂ 絶縁膜 ２３ｃ 上部電極 ２４ａ フォトレジストパターン ２５ 導体膜 ２５ａ プラグ（第２の埋込導体膜） ２６ 第２層配線 ２７ 導体膜 ２７ａ プラグ（容量素子用導体膜） ２７ｂ プラグ（第１の埋込導体膜） Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ Ｃ 情報蓄積用容量素子 Ｑｎ ＭＯＳ・ＦＥＴ Ｑｐ ＭＯＳ・ＦＥＴ ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 悟 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (12)
- 【請求項１】 半導体基板に所定の半導体集積回路素子
を設けている半導体集積回路装置の製造方法であって、
（ａ）前記半導体基板上に第１の層間絶縁膜を形成する
工程と、（ｂ）前記第１の層間絶縁膜に下層の接続部が
露出する第１の接続孔を穿孔する工程と、（ｃ）前記第
１の接続孔内に第１の埋込導体膜を形成する工程と、
（ｄ）前記第１の層間絶縁膜上に前記第１の埋込導体膜
を被覆するように第２の層間絶縁膜を形成する工程と、
（ｅ）前記第２の層間絶縁膜に前記第１の埋込導体膜の
上面が露出する第２の接続孔を穿孔する工程と、（ｆ）
前記第２の接続孔内に第２の埋込導体膜を形成する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項２】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上に第１の層間絶縁膜を形成する工程
と、（ｂ）前記ＤＲＡＭの周辺回路領域において前記第
１の層間絶縁膜に下層の接続部が露出する第１の接続孔
を穿孔する工程と、（ｃ）前記第１の接続孔内に第１の
埋込導体膜を形成する工程と、（ｄ）前記ＤＲＡＭのメ
モリセル領域において前記第１の層間絶縁膜の上方に前
記情報蓄積用容量素子を形成する工程と、（ｅ）前記Ｄ
ＲＡＭの周辺回路領域において前記情報蓄積用容量素子
の上方の配線層と前記第１の層間絶縁膜との間に設けら
れた第２の層間絶縁膜に前記第１の埋込導体膜の上面が
露出する第２の接続孔を穿孔する工程と、（ｆ）前記第
２の接続孔内に第２の埋込導体膜を形成する工程とを有
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項３】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上に第１の層間絶縁膜を形成する工程
と、（ｂ）前記ＤＲＡＭの周辺回路領域において前記第
１の層間絶縁膜に下層の接続部が露出する第１の接続孔
を穿孔するとともに、前記ＤＲＡＭのメモリセル領域に
おいて前記第１の層間絶縁膜に下層の接続部が露出する
ように前記情報蓄積用容量素子に用いる接続孔を穿孔す
る工程と（ｃ）前記第１の接続孔内に第１の埋込導体膜
を形成するとともに、前記情報蓄積用容量素子に用いる
接続孔内に容量素子用導体膜を形成する工程と、（ｄ）
前記ＤＲＡＭのメモリセル領域において前記第１の層間
絶縁膜の上方に前記情報蓄積用容量素子を形成する工程
と、（ｅ）前記ＤＲＡＭの周辺回路領域において前記情
報蓄積用容量素子の上方の配線層と前記第１の層間絶縁
膜との間に設けられた第２の層間絶縁膜に前記第１の埋
込導体膜の上面が露出する第２の接続孔を穿孔する工程
と、（ｆ）前記第２の接続孔内に第２の埋込導体膜を形
成する工程とを有することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項４】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上に第１の層間絶縁膜を形成する工程
と、（ｂ）前記ＤＲＡＭの周辺回路領域において前記第
１の層間絶縁膜に下層の接続部が露出する第１の接続孔
を穿孔する工程と、（ｃ）前記第１の接続孔内に第１の
埋込導体膜を形成する工程と、（ｄ）前記ＤＲＡＭのメ
モリセル領域において前記第１の層間絶縁膜に下層の接
続部が露出するように前記情報蓄積用容量素子に用いる
接続孔を穿孔する工程と、（ｅ）前記情報蓄積用容量素
子に用いる接続孔内に容量素子用導体膜を形成する工程
と、（ｆ）前記第１の層間絶縁膜上に前記第１の埋込導
体膜および前記容量素子用導体膜の上面を被覆するよう
に前記第１の層間絶縁膜に対してエッチング選択比を大
きくとれる材料からなる第１の絶縁膜を形成する工程
と、（ｇ）前記第１の絶縁膜上に前記第１の絶縁膜に対
してエッチング選択比を大きくとれる材料からなる第２
の層間絶縁膜を形成する工程と、（ｈ）前記ＤＲＡＭの
メモリセル領域において前記第２の層間絶縁膜および第
１の絶縁膜に前記容量素子用導体膜の上面が露出するよ
うな溝を形成する工程と、（ｉ）前記溝内に前記情報蓄
積用容量素子の蓄積電極を形成する工程と、（ｊ）前記
蓄積電極の表面に前記情報蓄積用容量素子の容量絶縁膜
を形成する工程と、（ｋ）前記容量絶縁膜の表面に前記
情報蓄積用容量素子のプレート電極を形成する工程と、
（ｌ）前記第２の層間絶縁膜上に前記プレート電極を被
覆するように第３の層間絶縁膜を形成する工程と、
（ｍ）前記ＤＲＡＭの周辺回路領域において前記情報蓄
積用容量素子の上面を覆う第３の層間絶縁膜、前記情報
蓄積用容量素子の側面を覆う第２の層間絶縁膜および第
１の絶縁膜に前記第１の埋込導体膜の上面が露出する第
２の接続孔を穿孔する工程と、（ｎ）前記第２の接続孔
内に第２の埋込導体膜を形成する工程とを有し、 前記工程（ｈ）に際して、前記第２の層間絶縁膜と前記
第１の絶縁膜とのエッチング選択比を大きくした状態で
エッチング処理を施すことを特徴とする半導体集積回路
装置の製造方法。 - 【請求項５】 請求項１、２、３または４に記載の半導
体集積回路装置の製造方法において、 前記第１の埋込導体膜の形成工程は、（ａ）前記第１の
層間絶縁膜上および第１の接続孔内に第１の導体膜を形
成した後、その上に第２の導体膜を形成する工程と、
（ｂ）前記第１の層間絶縁膜膜上の前記第１の導体膜お
よび第２の導体膜は除去し、前記第１の接続孔内の第１
の導体膜および第２の導体膜は残して前記第１の埋込導
体膜を形成する工程とを有し、 前記第２の埋込導体膜の形成工程は、（ａ）前記第２の
層間絶縁膜上および第２の接続孔内に、第３の導体膜を
形成した後、その上に第４の導体膜を形成する工程と、
（ｂ）前記第２の層間絶縁膜膜上の前記第３の導体膜お
よび第４の導体膜は除去し、前記第２の接続孔内の第３
の導体膜および第４の導体膜は残して前記第２の埋込導
体膜を形成する工程とを有することを特徴とする半導体
集積回路装置の製造方法。 - 【請求項６】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置の製造方法であって、（ａ）
前記半導体基板上に第１の層間絶縁膜を形成する工程
と、（ｂ）前記ＤＲＡＭのメモリセル領域において前記
第１の層間絶縁膜に下層の接続部が露出するように前記
情報蓄積用容量素子に用いる接続孔を穿孔する工程と、
（ｃ）前記情報蓄積用容量素子に用いる接続孔内に容量
素子用導体膜を形成する工程と、（ｄ）前記第１の層間
絶縁膜上に前記容量素子用導体膜の上面を被覆するよう
に前記第１の層間絶縁膜に対してエッチング選択比を大
きくとれる材料からなる第１の絶縁膜を形成する工程
と、（ｅ）前記第１の絶縁膜上に前記第１の絶縁膜に対
してエッチング選択比を大きくとれる材料からなる第２
の層間絶縁膜を形成する工程と、（ｆ）前記第２の層間
絶縁膜、前記第１の絶縁膜および前記第１の層間絶縁膜
に下層の接続部が露出する第１の接続孔を穿孔する工程
と、（ｇ）前記第１の接続孔内に第１の埋込導体膜を形
成する工程と、（ｈ）前記第２の層間絶縁膜上に前記第
１の埋込導体膜の上面を被覆するように前記第２の層間
絶縁膜に対してエッチング選択比を大きくとれる材料か
らなる第２の絶縁膜を形成する工程と、（ｉ）前記第２
の絶縁膜上に前記第２の絶縁膜に対してエッチング選択
比を大きくとれる材料からなる第３の層間絶縁膜を形成
する工程と、（ｊ）前記ＤＲＡＭのメモリセル領域にお
いて前記第３の層間絶縁膜、第２の絶縁膜、前記第２の
層間絶縁膜および第１の絶縁膜に前記容量素子用導体膜
の上面が露出するような溝を形成する工程と、（ｋ）前
記溝内に前記情報蓄積用容量素子の蓄積電極を形成する
工程と、（ｌ）前記蓄積電極の表面に前記情報蓄積用容
量素子の容量絶縁膜を形成する工程と、（ｍ）前記容量
絶縁膜の表面に前記情報蓄積用容量素子のプレート電極
を形成する工程と、（ｎ）前記第３の層間絶縁膜上に前
記プレート電極を被覆するように第４の層間絶縁膜を形
成する工程と、（ｏ）前記ＤＲＡＭの周辺回路領域にお
いて前記第４の層間絶縁膜、前記第３の層間絶縁膜およ
び前記第２の絶縁膜に前記第１の埋込導体膜の上面が露
出する第２接続孔を穿孔する工程と、（ｐ）前記第２の
接続孔内に第２埋込導体膜を形成する工程とを有し、 前記工程（ｊ）において前記第２の層間絶縁膜を除去す
る工程および前記第１の絶縁膜を除去する工程に際して
は、前記第２の層間絶縁膜と前記第１の絶縁膜とのエッ
チング選択比を大きくした状態でエッチング処理を施す
ことを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項１、２、３、４、５または６記載
の半導体集積回路装置の製造方法において、前記第２の
接続孔の直径を、前記第１の接続孔の直径よりも大きく
することを特徴とする半導体集積回路装置の製造方法。 - 【請求項８】 請求項１、２、３、４、５または６記載
の半導体集積回路装置の製造方法において、前記第２の
接続孔の直径を、前記第１の接続孔を複数包含できるよ
うに前記第１の接続孔の直径よりも大きくし、かつ、前
記第２の接続孔内の１個の第２の埋込導体膜と、複数の
第１の接続孔内における各々の第１の埋込導体膜とを電
気的に接続することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置であって、 前記ＤＲＡＭの周辺回路領域において、前記情報蓄積用
容量素子の上層の配線層と前記情報蓄積用容量素子の下
層の配線層とを電気的に接続する接続部が、前記上層の
配線層と下層の配線層との間に設けられた層間絶縁膜に
おいてその厚さ方向に直列に穿孔された複数の接続孔
と、その各々の接続孔内に形成され、互いに電気的に接
続された状態で前記層間絶縁膜の厚さ方向に積み重ねら
れた埋込導体膜とで構成されていることを特徴とする半
導体集積回路装置。 - 【請求項１０】 請求項９記載の半導体集積回路装置に
おいて、前記層間絶縁膜の厚さ方向に直列に穿孔された
複数の接続孔の直径を、前記半導体基板から離間するに
つれて次第に大きくしたことを特徴とする半導体集積回
路装置。 - 【請求項１１】 メモリセル選択用ＭＩＳトランジスタ
と、これに直列に接続された情報蓄積用容量素子とで構
成されるＤＲＡＭのメモリセルを半導体基板に複数設け
ている半導体集積回路装置であって、（ａ）前記半導体
基板上に設けられた第１の層間絶縁膜と、（ｂ）前記Ｄ
ＲＡＭの周辺回路領域において前記第１の層間絶縁膜に
下層の接続部が露出するように穿孔された第１の接続孔
と、（ｃ）前記第１の接続孔内に形成された第１の埋込
導体膜と、（ｄ）前記第１の層間絶縁膜の上方に形成さ
れた情報蓄積用容量素子と、（ｅ）前記第１の層間絶縁
膜と前記情報蓄積用容量素子の上層の配線層との間に形
成された第２の層間絶縁膜と、（ｆ）前記ＤＲＡＭの周
辺回路領域において前記第２の層間絶縁膜に前記第１の
埋込導体膜の上面が露出するように穿孔された第２の接
続孔と、（ｇ）前記第２の接続孔内に形成された第２の
埋込導体膜とを有することを特徴とする半導体集積回路
装置。 - 【請求項１２】 請求項１１記載の半導体集積回路装置
において、前記第２の接続孔の直径を、前記第１の接続
孔の直径よりも大きくしたことを特徴とする半導体集積
回路装置。
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