JP3241242B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＴＣセルを用い
たＤＲＡＭの製造方法に関する。
たＤＲＡＭの製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭに代表される半導体記憶装置に
おいて、チップ面積を拡大せずに記憶容量を増大するた
めには、メモリ−セルを微細化する必要がある。しか
し、メモリ−セルを構成するキャパシタの面積を減少さ
せると、蓄積電荷が減少するために、デ−タの読みだし
が困難になったり、デ−タ保持能力が低下するなど、様
々な問題が生じる。このため、ゲ−ト電極上に蓄積電極
を積み上げるＳＴＣ（Stacked Capacitor)セルや、基板
に形成された溝内に蓄積電極を埋め込むトレンチセル
等、３次元構造のメモリ−セルを採用し、キャパシタ面
積を確保する工夫がなされている。
おいて、チップ面積を拡大せずに記憶容量を増大するた
めには、メモリ−セルを微細化する必要がある。しか
し、メモリ−セルを構成するキャパシタの面積を減少さ
せると、蓄積電荷が減少するために、デ−タの読みだし
が困難になったり、デ−タ保持能力が低下するなど、様
々な問題が生じる。このため、ゲ−ト電極上に蓄積電極
を積み上げるＳＴＣ（Stacked Capacitor)セルや、基板
に形成された溝内に蓄積電極を埋め込むトレンチセル
等、３次元構造のメモリ−セルを採用し、キャパシタ面
積を確保する工夫がなされている。
【０００３】図１３の（ｄ）にＳＴＣセルを用いたＤＲ
ＡＭの構造を示す。ビット線接続孔７ａの両側にそれぞ
れ、ゲ−ト酸化膜３とゲ−ト電極４とソ−スまたはドレ
イン拡散層５により構成されるＭＯＳトランジスタＴ１
が形成されている。トランジスタＴ１に対してビット線
接続孔７ａと反対側に蓄積電極接続孔８ａが形成され、
この蓄積電極接続孔８ａはトランジスタのソ−スまたは
ドレイン拡散層５と蓄積電極１８を接続する。この蓄積
電極１８とプレ−ト電極２１は絶縁膜２０を介してキャ
パシタを構成する。このようにＤＲＡＭでは、１つのト
ランジスタと１つのキャパシタにより１つのメモリ−セ
ルが構成され、この図では、１つのビット線接続孔７ａ
に対して２つのメモリ−セルが接続される構造となって
いる。ビット線１３を伝達してきた電子は一方のトラン
スファ−ゲ−トトランジスタＴ１を介して蓄積電極１８
に蓄積される。また逆に蓄積電極１８に蓄積された電子
はトランスファ−ゲ−トトランジスタＴ１を介してビッ
ト線に伝達する。前述のようにＳＴＣセルは、この蓄積
キャパシタをトランジスタＴ１の上に形成することによ
り、キャパシタ面積を確保し、蓄積できる電荷容量を増
加させるものである。さらに、例えばこの図に示すよう
に、蓄積電極１８を円筒型の形状として、その内側壁面
および外側壁面にもキャパシタ絶縁膜２０を形成するこ
とにより、キャパシタ面積の増大を図る試みがなされて
いる。
ＡＭの構造を示す。ビット線接続孔７ａの両側にそれぞ
れ、ゲ−ト酸化膜３とゲ−ト電極４とソ−スまたはドレ
イン拡散層５により構成されるＭＯＳトランジスタＴ１
が形成されている。トランジスタＴ１に対してビット線
接続孔７ａと反対側に蓄積電極接続孔８ａが形成され、
この蓄積電極接続孔８ａはトランジスタのソ−スまたは
ドレイン拡散層５と蓄積電極１８を接続する。この蓄積
電極１８とプレ−ト電極２１は絶縁膜２０を介してキャ
パシタを構成する。このようにＤＲＡＭでは、１つのト
ランジスタと１つのキャパシタにより１つのメモリ−セ
ルが構成され、この図では、１つのビット線接続孔７ａ
に対して２つのメモリ−セルが接続される構造となって
いる。ビット線１３を伝達してきた電子は一方のトラン
スファ−ゲ−トトランジスタＴ１を介して蓄積電極１８
に蓄積される。また逆に蓄積電極１８に蓄積された電子
はトランスファ−ゲ−トトランジスタＴ１を介してビッ
ト線に伝達する。前述のようにＳＴＣセルは、この蓄積
キャパシタをトランジスタＴ１の上に形成することによ
り、キャパシタ面積を確保し、蓄積できる電荷容量を増
加させるものである。さらに、例えばこの図に示すよう
に、蓄積電極１８を円筒型の形状として、その内側壁面
および外側壁面にもキャパシタ絶縁膜２０を形成するこ
とにより、キャパシタ面積の増大を図る試みがなされて
いる。
【０００４】一方、ＤＲＡＭ等の高密度半導体記憶装置
では、一般に、セルを高密度に集積したセル部分と、こ
れらのセルを駆動する周辺回路が配置された周辺回路部
分とがあり、それぞれの構成は全く異なる。このため、
セル部分と周辺回路部分をいかに整合性よく製造し、製
造工程を簡略化するかということは、装置の品質を保証
し、製造コストを低減するために必須の課題である。特
に、セル部分では、前述のようにセルの構造が複雑にな
り、その製造工程はますます複雑化する傾向がある。一
方、周辺回路部分では、回路の高機能化に伴い配線が多
層化する傾向がある。したがって、セル部分と周辺回路
部分の製造工程の整合性を図るということは、今後ます
ます重要な課題となる。
では、一般に、セルを高密度に集積したセル部分と、こ
れらのセルを駆動する周辺回路が配置された周辺回路部
分とがあり、それぞれの構成は全く異なる。このため、
セル部分と周辺回路部分をいかに整合性よく製造し、製
造工程を簡略化するかということは、装置の品質を保証
し、製造コストを低減するために必須の課題である。特
に、セル部分では、前述のようにセルの構造が複雑にな
り、その製造工程はますます複雑化する傾向がある。一
方、周辺回路部分では、回路の高機能化に伴い配線が多
層化する傾向がある。したがって、セル部分と周辺回路
部分の製造工程の整合性を図るということは、今後ます
ます重要な課題となる。
【０００５】以下、図１３を用いて、従来のＳＴＣセル
を用いたＤＲＡＭの製造方法を説明する。シリコン基板
１上に、ＬＯＣＯＳ（選択酸化）法または埋め込み法に
より素子分離領域２を形成した後、セル部分のＭＯＳト
ランジスタＴ１および周辺回路部分のＭＯＳトランジス
タＴ２を形成し、層間絶縁膜６を形成する。次に、導電
性電極材料として例えばチタン（Ｔｉ）、チタンナイト
ライド（ＴｉＮ）、タングステン（Ｗ）をコンタクトホ
−ル７、８、９、１０に埋め込み、セル部分のビット線
埋め込み電極７ａ、蓄積電極埋め込み電極８ａ、および
周辺回路部分のビット線埋め込み電極９ａ、コンタクト
埋め込み電極１０ａを形成する（図１３の（ａ））。
を用いたＤＲＡＭの製造方法を説明する。シリコン基板
１上に、ＬＯＣＯＳ（選択酸化）法または埋め込み法に
より素子分離領域２を形成した後、セル部分のＭＯＳト
ランジスタＴ１および周辺回路部分のＭＯＳトランジス
タＴ２を形成し、層間絶縁膜６を形成する。次に、導電
性電極材料として例えばチタン（Ｔｉ）、チタンナイト
ライド（ＴｉＮ）、タングステン（Ｗ）をコンタクトホ
−ル７、８、９、１０に埋め込み、セル部分のビット線
埋め込み電極７ａ、蓄積電極埋め込み電極８ａ、および
周辺回路部分のビット線埋め込み電極９ａ、コンタクト
埋め込み電極１０ａを形成する（図１３の（ａ））。
【０００６】この後、層間絶縁膜１１と形成し、ビット
線コンタクト７ｂ、９ｂおよびビット線１３を形成する
（図１３の（ｂ））。さらに、層間絶縁膜１４を形成
後、蓄積電極コンタクトと蓄積電極１８を形成し、続け
て、キャパシタ絶縁膜２０とプレ−ト電極２１を形成す
る（図１３の（ｃ））。
線コンタクト７ｂ、９ｂおよびビット線１３を形成する
（図１３の（ｂ））。さらに、層間絶縁膜１４を形成
後、蓄積電極コンタクトと蓄積電極１８を形成し、続け
て、キャパシタ絶縁膜２０とプレ−ト電極２１を形成す
る（図１３の（ｃ））。
【０００７】層間絶縁膜２２を形成した後、コンタクト
ホ−ル９ｄを開孔し、金属配線２３を形成する（図１３
の（ｄ））。このように製造された従来のＤＲＡＭにお
いては、以下のような問題点がある。
ホ−ル９ｄを開孔し、金属配線２３を形成する（図１３
の（ｄ））。このように製造された従来のＤＲＡＭにお
いては、以下のような問題点がある。
【０００８】第１に、従来のＳＴＣセルを用いたＤＲＡ
Ｍでは、蓄積電極の側壁面も利用することによりキャパ
シタ面積を確保しているが、さらにその面積を拡大する
ためには、蓄積電極の高さを高くする必要がある。この
ため、図１３の（ｄ）に示すように、セル部分と周辺回
路部分の段差が大きくなり、層間絶縁膜により充分に平
坦化することができない。このことに起因して、上層の
配線層２３を加工するときに、焦点深度の許容範囲を越
えてパタ−ニング露光をするために充分な解像力が得ら
れず、また、段差部分においてエッチング残りが生じる
可能性があり、配線間の短絡という問題が生じる。さら
に、コンタクトホ−ルが深くなるため、配線材料を充分
に埋め込むことが困難になり、接続不良の原因となる。
Ｍでは、蓄積電極の側壁面も利用することによりキャパ
シタ面積を確保しているが、さらにその面積を拡大する
ためには、蓄積電極の高さを高くする必要がある。この
ため、図１３の（ｄ）に示すように、セル部分と周辺回
路部分の段差が大きくなり、層間絶縁膜により充分に平
坦化することができない。このことに起因して、上層の
配線層２３を加工するときに、焦点深度の許容範囲を越
えてパタ−ニング露光をするために充分な解像力が得ら
れず、また、段差部分においてエッチング残りが生じる
可能性があり、配線間の短絡という問題が生じる。さら
に、コンタクトホ−ルが深くなるため、配線材料を充分
に埋め込むことが困難になり、接続不良の原因となる。
【０００９】また、キャパシタ面積を増加するために、
例えば図１３の（ｄ）に示す円筒構造あるいは図１４に
示すフィン構造等、蓄積電極の表面積を拡大させるよう
な複雑な構造にする必要があるため、工程が増加し複雑
になる。
例えば図１３の（ｄ）に示す円筒構造あるいは図１４に
示すフィン構造等、蓄積電極の表面積を拡大させるよう
な複雑な構造にする必要があるため、工程が増加し複雑
になる。
【００１０】さらに、キャパシタ容量を増加させるため
に、キャパシタ面積を拡大するだけでなく、例えば酸化
タンタル（ＴａＯ）またはバリウムストロンチウムタン
タルオキサイド（ＢＳＴＯ）等、誘電率の高い絶縁膜を
キャパシタ絶縁膜２０として使用することが試みられて
いるが、導電性電極材料として多結晶シリコン膜を用い
て蓄積電極１８を形成した場合には、この高誘電体膜を
形成する時に多結晶シリコン膜と化学反応を生じてしま
う。さらに、多結晶シリコン膜とこれらの高誘電体膜は
仕事関数差が小さいため、電子が容易に絶縁膜を通り抜
けることができ、リ−ク電流が増大してしまう。このた
め、高誘電体膜の開発と同時に、蓄積電極１８に金属膜
を用いることが試みられている。しかし、一般に金属膜
はＲＩＥ等の加工が容易ではないという問題がある。
に、キャパシタ面積を拡大するだけでなく、例えば酸化
タンタル（ＴａＯ）またはバリウムストロンチウムタン
タルオキサイド（ＢＳＴＯ）等、誘電率の高い絶縁膜を
キャパシタ絶縁膜２０として使用することが試みられて
いるが、導電性電極材料として多結晶シリコン膜を用い
て蓄積電極１８を形成した場合には、この高誘電体膜を
形成する時に多結晶シリコン膜と化学反応を生じてしま
う。さらに、多結晶シリコン膜とこれらの高誘電体膜は
仕事関数差が小さいため、電子が容易に絶縁膜を通り抜
けることができ、リ−ク電流が増大してしまう。このた
め、高誘電体膜の開発と同時に、蓄積電極１８に金属膜
を用いることが試みられている。しかし、一般に金属膜
はＲＩＥ等の加工が容易ではないという問題がある。
【００１１】また、蓄積電極１８として金属膜を使用し
た場合、その後に高温の熱処理を行うことが困難なた
め、熱処理により層間絶縁膜２２の平坦化を行うことが
できない。このため、例えばレジストエッチバック等の
方法により平坦化を行うが、図１３の（ｃ）の示すよう
に従来は、層間絶縁膜２２を堆積する時点でセル部分と
周辺回路部分に非常に大きい段差があり、これを平坦化
することは非常に困難であった。また、前述のように周
辺回路部分では、高集積化、高機能化のために、より多
層の配線が必要となり、さらにその配線抵抗を低減する
必要がある。
た場合、その後に高温の熱処理を行うことが困難なた
め、熱処理により層間絶縁膜２２の平坦化を行うことが
できない。このため、例えばレジストエッチバック等の
方法により平坦化を行うが、図１３の（ｃ）の示すよう
に従来は、層間絶縁膜２２を堆積する時点でセル部分と
周辺回路部分に非常に大きい段差があり、これを平坦化
することは非常に困難であった。また、前述のように周
辺回路部分では、高集積化、高機能化のために、より多
層の配線が必要となり、さらにその配線抵抗を低減する
必要がある。
【００１２】
【発明が解決しようとする課題】このように、従来のＳ
ＴＣセルを用いた半導体装置の製造方法では、メモリ−
セルのキャパシタ容量を増加するために、セル部分と周
辺回路部分の段差が増大し上層配線の加工が困難とな
り、また、蓄積電極の表面積を増加させるために製造工
程が複雑になり、さらに高誘電体膜の使用に伴い蓄積電
極として金属を使用する場合、そのエッチング加工が困
難となるという問題があった。
ＴＣセルを用いた半導体装置の製造方法では、メモリ−
セルのキャパシタ容量を増加するために、セル部分と周
辺回路部分の段差が増大し上層配線の加工が困難とな
り、また、蓄積電極の表面積を増加させるために製造工
程が複雑になり、さらに高誘電体膜の使用に伴い蓄積電
極として金属を使用する場合、そのエッチング加工が困
難となるという問題があった。
【００１３】また、周辺回路の高集積化、高機能化のた
めに、より多層の配線が必要となり、さらにその配線抵
抗を低減する必要がある。本発明の目的は、セル部分と
周辺回路部分の段差を低減し、蓄積電極の加工を容易に
し、周辺回路部分に配線抵抗の小さい多層配線を形成
し、さらにセル部分と周辺回路部分の製造工程を整合し
簡略化することができる半導体装置の製造方法を提供す
ることである。
めに、より多層の配線が必要となり、さらにその配線抵
抗を低減する必要がある。本発明の目的は、セル部分と
周辺回路部分の段差を低減し、蓄積電極の加工を容易に
し、周辺回路部分に配線抵抗の小さい多層配線を形成
し、さらにセル部分と周辺回路部分の製造工程を整合し
簡略化することができる半導体装置の製造方法を提供す
ることである。
【００１４】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、半導体基板上にトランジスタを形成する工程と、前
記トランジスタ上に層間絶縁膜を介してビット線となる
配線層を形成する工程と、前記配線層上に層間絶縁膜を
形成する工程と、前記層間絶縁膜上に導電性電極材料を
堆積する工程と、前記導電性電極材料を加工してセルの
電荷蓄積電極とセル領域外の配線層を同時に形成する工
程とを具備することを特徴とする。
達成するために、本発明による半導体装置の製造方法
は、半導体基板上にトランジスタを形成する工程と、前
記トランジスタ上に層間絶縁膜を介してビット線となる
配線層を形成する工程と、前記配線層上に層間絶縁膜を
形成する工程と、前記層間絶縁膜上に導電性電極材料を
堆積する工程と、前記導電性電極材料を加工してセルの
電荷蓄積電極とセル領域外の配線層を同時に形成する工
程とを具備することを特徴とする。
【００１５】また、本発明による半導体装置の製造方法
は、半導体基板上にトランジスタを形成する工程と、前
記トランジスタ上に層間絶縁膜を介してビット線となる
配線層を形成する工程と、前記配線層上に層間絶縁膜を
形成する工程と、前記層間絶縁膜を貫通して接続孔と蓄
積電極のための溝と周辺回路部分の配線層のための溝を
形成する工程と、導電性電極材料を前記接続孔および溝
の内部に埋め込み前記層間絶縁膜上に堆積する工程と、
前記導電性電極材料を前記層間絶縁膜の表面が露出する
まで除去して前記接続孔および溝の内部のみに残存させ
る工程とを具備することを特徴とする。
は、半導体基板上にトランジスタを形成する工程と、前
記トランジスタ上に層間絶縁膜を介してビット線となる
配線層を形成する工程と、前記配線層上に層間絶縁膜を
形成する工程と、前記層間絶縁膜を貫通して接続孔と蓄
積電極のための溝と周辺回路部分の配線層のための溝を
形成する工程と、導電性電極材料を前記接続孔および溝
の内部に埋め込み前記層間絶縁膜上に堆積する工程と、
前記導電性電極材料を前記層間絶縁膜の表面が露出する
まで除去して前記接続孔および溝の内部のみに残存させ
る工程とを具備することを特徴とする。
【００１６】さらに、本発明による半導体装置の製造方
法は、セルの電荷蓄積電極とセル領域外の配線層を同時
に形成した後に、少なくともセル部の層間絶縁膜の一部
を除去して前記蓄積電極の側壁面を露出する工程とを具
備することを特徴とする。
法は、セルの電荷蓄積電極とセル領域外の配線層を同時
に形成した後に、少なくともセル部の層間絶縁膜の一部
を除去して前記蓄積電極の側壁面を露出する工程とを具
備することを特徴とする。
【００１７】このように、本発明による半導体装置の製
造方法では、セル部分の蓄積電極と周辺回路部分の配線
層を同時に形成するため、セルのキャパシタ容量を増加
させるために蓄積電極の高さが増加した場合でもセル部
分と周辺回路部分の段差を低減することができる。ま
た、新たに配線層の形成工程を追加することなく、周辺
回路部分に配線抵抗の小さい多層配線を形成することが
できる。
造方法では、セル部分の蓄積電極と周辺回路部分の配線
層を同時に形成するため、セルのキャパシタ容量を増加
させるために蓄積電極の高さが増加した場合でもセル部
分と周辺回路部分の段差を低減することができる。ま
た、新たに配線層の形成工程を追加することなく、周辺
回路部分に配線抵抗の小さい多層配線を形成することが
できる。
【００１８】また、層間絶縁膜を開孔して接続孔と蓄積
電極のための溝と周辺回路部分の配線層のための溝を形
成し、導電性電極材料を溝の内部に埋め込むことにより
蓄積電極と周辺回路部分の配線層を形成しているため、
特に蓄積電極に金属を使用した場合に生じる、エッチン
グ加工が困難である等の問題を回避することができる。
また、蓄積電極を埋め込みにより形成するため、蓄積電
極により段差が増大することを防止することができる。
さらに、蓄積電極と配線層を同時に形成するため、セル
部分と周辺回路部分の段差を低減することができる。
電極のための溝と周辺回路部分の配線層のための溝を形
成し、導電性電極材料を溝の内部に埋め込むことにより
蓄積電極と周辺回路部分の配線層を形成しているため、
特に蓄積電極に金属を使用した場合に生じる、エッチン
グ加工が困難である等の問題を回避することができる。
また、蓄積電極を埋め込みにより形成するため、蓄積電
極により段差が増大することを防止することができる。
さらに、蓄積電極と配線層を同時に形成するため、セル
部分と周辺回路部分の段差を低減することができる。
【００１９】また、少なくともセル部の層間絶縁膜の一
部を除去して前記蓄積電極の側壁面を露出する本発明に
よる半導体装置の製造方法では、蓄積電極の側壁面にも
キャパシタを形成することができるため、キャパシタ容
量を増大することができる。このように、本発明による
半導体装置の製造方法では、セル部分と周辺回路部分の
製造工程を整合し簡略化することができる。
部を除去して前記蓄積電極の側壁面を露出する本発明に
よる半導体装置の製造方法では、蓄積電極の側壁面にも
キャパシタを形成することができるため、キャパシタ容
量を増大することができる。このように、本発明による
半導体装置の製造方法では、セル部分と周辺回路部分の
製造工程を整合し簡略化することができる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１乃至図５は本発明によ
る第１の実施の形態を示す工程断面図である。例えば、
トレンチ分離法により素子分離領域２が形成されている
ｐ型シリコン（Ｓｉ）基板１を熱酸化して、ゲ−ト酸化
膜（ＳｉＯ2 ）３を形成する。この酸化膜３上に例えば
ｎ型多結晶シリコン膜４を堆積し、通常のリソグラフィ
−法と異方性エッチングによりゲ−ト電極を形成する。
次に、例えばリン等の不純物をイオン注入法を用いて基
板に添加し、ソ−スまたはドレイン拡散層領域５を形成
し、セル部分のトランスファ−ゲ−トトランジスタＴ１
および周辺回路部分のトランジスタＴ２となるＭＯＳト
ランジスタを形成する。
て図面を参照して説明する。図１乃至図５は本発明によ
る第１の実施の形態を示す工程断面図である。例えば、
トレンチ分離法により素子分離領域２が形成されている
ｐ型シリコン（Ｓｉ）基板１を熱酸化して、ゲ−ト酸化
膜（ＳｉＯ2 ）３を形成する。この酸化膜３上に例えば
ｎ型多結晶シリコン膜４を堆積し、通常のリソグラフィ
−法と異方性エッチングによりゲ−ト電極を形成する。
次に、例えばリン等の不純物をイオン注入法を用いて基
板に添加し、ソ−スまたはドレイン拡散層領域５を形成
し、セル部分のトランスファ−ゲ−トトランジスタＴ１
および周辺回路部分のトランジスタＴ２となるＭＯＳト
ランジスタを形成する。
【００２１】この後、これらのトランジスタＴ１、Ｔ２
上に層間絶縁膜として例えば酸化膜６を堆積し、平坦化
を行う。次に、リソグラフィ−法とエッチング技術を用
いてセル部分の接続孔７、８、および周辺回路部分の接
続孔９、１０を開孔し、例えばチタン（Ｔｉ）とチタン
ナイトライド（ＴｉＮ）およびタングステン（Ｗ）等の
導電性電極材料を堆積する。このＴｉおよびＴｉＮはバ
リアメタルとして形成される。この後、例えばＣＭＰ等
の表面研磨法を用いて、導電性電極材料を研磨除去して
酸化膜６を露出し、接続孔７、８、９、１０に導電性電
極材料を埋め込み、セル部分のビット線埋め込み電極７
ａ、蓄積電極埋め込み電極８ａ、および周辺回路部分の
ビット線埋め込み電極９ａ、コンタクト埋め込み電極１
０ａを形成する（図１）。
上に層間絶縁膜として例えば酸化膜６を堆積し、平坦化
を行う。次に、リソグラフィ−法とエッチング技術を用
いてセル部分の接続孔７、８、および周辺回路部分の接
続孔９、１０を開孔し、例えばチタン（Ｔｉ）とチタン
ナイトライド（ＴｉＮ）およびタングステン（Ｗ）等の
導電性電極材料を堆積する。このＴｉおよびＴｉＮはバ
リアメタルとして形成される。この後、例えばＣＭＰ等
の表面研磨法を用いて、導電性電極材料を研磨除去して
酸化膜６を露出し、接続孔７、８、９、１０に導電性電
極材料を埋め込み、セル部分のビット線埋め込み電極７
ａ、蓄積電極埋め込み電極８ａ、および周辺回路部分の
ビット線埋め込み電極９ａ、コンタクト埋め込み電極１
０ａを形成する（図１）。
【００２２】この後、層間絶縁膜として例えば酸化膜１
１を堆積した後、リソグラフィ−法とエッチング技術を
用いて、セル部分のビット線接続孔７ｂおよび周辺回路
部分のビット線接続孔９ｂを開孔し、ビット線埋め込み
電極７ａ、ビット線埋め込み電極９ａを露出する。さら
に、リソグラフィ−法とエッチング技術を用いてビット
線配線のための埋め込み溝１２を形成する。次に、例え
ばチタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、タ
ングステン（Ｗ）等の導電性電極材料を堆積し、例えば
ＣＭＰ等の表面研磨法を用いて、導電性電極材料を研磨
除去して層間絶縁膜１１を露出し、接続孔７ｂ、９ｂお
よび配線溝１２に導電性電極材料を埋め込み、ビット線
１３を形成する（図２）。
１を堆積した後、リソグラフィ−法とエッチング技術を
用いて、セル部分のビット線接続孔７ｂおよび周辺回路
部分のビット線接続孔９ｂを開孔し、ビット線埋め込み
電極７ａ、ビット線埋め込み電極９ａを露出する。さら
に、リソグラフィ−法とエッチング技術を用いてビット
線配線のための埋め込み溝１２を形成する。次に、例え
ばチタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、タ
ングステン（Ｗ）等の導電性電極材料を堆積し、例えば
ＣＭＰ等の表面研磨法を用いて、導電性電極材料を研磨
除去して層間絶縁膜１１を露出し、接続孔７ｂ、９ｂお
よび配線溝１２に導電性電極材料を埋め込み、ビット線
１３を形成する（図２）。
【００２３】次に、層間絶縁膜として例えば酸化膜１４
を堆積した後、従来と異なり、リソグラフィ−法とエッ
チング技術を用いてセル部分の蓄積電極接続孔８ｃおよ
び周辺回路部分の接続孔９ｃを開孔し、さらにリソグラ
フィ−法とエッチング技術を用いて、セル部分の蓄積電
極部用の溝１５および周辺回路部分の配線溝１６を形成
する（図３）。
を堆積した後、従来と異なり、リソグラフィ−法とエッ
チング技術を用いてセル部分の蓄積電極接続孔８ｃおよ
び周辺回路部分の接続孔９ｃを開孔し、さらにリソグラ
フィ−法とエッチング技術を用いて、セル部分の蓄積電
極部用の溝１５および周辺回路部分の配線溝１６を形成
する（図３）。
【００２４】この後、例えばバリアメタルとしてチタン
（Ｔｉ）２０ｎｍとチタンナイトライド（ＴｉＮ）６０
ｎｍおよびタングステン（Ｗ）４００ｎｍ等の導電性電
極材料を堆積し、例えばＣＭＰ等の表面研磨法を用い
て、導電性電極材料を研磨除去して酸化膜１４を露出
し、接続孔８ｃ、９ｃ、１０ｃ、蓄積電極部用の溝１５
および周辺回路部分の配線溝１６に導電性電極材料を埋
め込み、蓄積電極１８および周辺回路部分の配線層１９
を同時に形成する。
（Ｔｉ）２０ｎｍとチタンナイトライド（ＴｉＮ）６０
ｎｍおよびタングステン（Ｗ）４００ｎｍ等の導電性電
極材料を堆積し、例えばＣＭＰ等の表面研磨法を用い
て、導電性電極材料を研磨除去して酸化膜１４を露出
し、接続孔８ｃ、９ｃ、１０ｃ、蓄積電極部用の溝１５
および周辺回路部分の配線溝１６に導電性電極材料を埋
め込み、蓄積電極１８および周辺回路部分の配線層１９
を同時に形成する。
【００２５】さらに、キャパシタ絶縁膜として例えば酸
化タンタル（ＴａＯ）膜２０と、プレ−ト電極として例
えばタングステン（Ｗ）膜２１を堆積し、リソグラフィ
−法とエッチング技術を用いて、セル部分以外のＷ膜２
１とＴａＯ膜２０を除去し、セル部分のみにＷ膜２１と
ＴａＯ膜２０を残存させる。このようにして、ＴａＯ膜
２０を介して、蓄積電極１８とプレ−ト電極２１により
キャパシタが構成される（図４）。
化タンタル（ＴａＯ）膜２０と、プレ−ト電極として例
えばタングステン（Ｗ）膜２１を堆積し、リソグラフィ
−法とエッチング技術を用いて、セル部分以外のＷ膜２
１とＴａＯ膜２０を除去し、セル部分のみにＷ膜２１と
ＴａＯ膜２０を残存させる。このようにして、ＴａＯ膜
２０を介して、蓄積電極１８とプレ−ト電極２１により
キャパシタが構成される（図４）。
【００２６】この後、例えばＴＥＯＳ（テトラエトキシ
シラン）等の絶縁膜を堆積し、ＣＭＰ（化学機械的研
磨）法を用いてこの絶縁膜を平坦化して、層間絶縁膜２
２を形成する。さらに、リソグラフィ−法とエッチング
技術を用いて接続孔９ｄを開孔し、例えばチタン（Ｔ
ｉ）、チタンナイトライド（ＴｉＮ）、アルミニウム
（Ａｌ）からなる配線材料を形成し、リソグラフィ−法
とエッチング技術を用いて配線層２３を形成する（図
５）。
シラン）等の絶縁膜を堆積し、ＣＭＰ（化学機械的研
磨）法を用いてこの絶縁膜を平坦化して、層間絶縁膜２
２を形成する。さらに、リソグラフィ−法とエッチング
技術を用いて接続孔９ｄを開孔し、例えばチタン（Ｔ
ｉ）、チタンナイトライド（ＴｉＮ）、アルミニウム
（Ａｌ）からなる配線材料を形成し、リソグラフィ−法
とエッチング技術を用いて配線層２３を形成する（図
５）。
【００２７】次に、本発明の第２の実施の形態について
図面を参照して説明する。図６乃至図１１は本発明によ
る第２の実施の形態を示す工程断面図である。第１の実
施の形態と同様にして、ゲ−ト電極４、ビット線１３等
を形成し（図６）、さらに、溝１５および配線溝１６を
形成する（図７）。図７は図３と同一の構造である。
図面を参照して説明する。図６乃至図１１は本発明によ
る第２の実施の形態を示す工程断面図である。第１の実
施の形態と同様にして、ゲ−ト電極４、ビット線１３等
を形成し（図６）、さらに、溝１５および配線溝１６を
形成する（図７）。図７は図３と同一の構造である。
【００２８】この後、例えばチタン（Ｔｉ）、チタンナ
イトライド（ＴｉＮ）、およびタングステン（Ｗ）等の
導電性電極材料を堆積するが、第１の実施の形態と異な
り、セル部分の蓄積電極部用の溝１５は完全に埋め込ま
れず、周辺回路部分の配線溝１６は完全に埋め込まれる
ように導電性電極材料の膜厚を選択する。一般に溝の内
部では、底面からのみでなく側面からも堆積が進み、溝
が十分に深い場合には、堆積膜厚が溝の幅の１／２とな
った時点で溝は完全に埋め込まれる。このため、幅の細
い溝の方が幅の広い溝よりも早く埋め込まれる。蓄積電
極部用の溝１５と周辺回路部分の配線溝１６が同じ深さ
であっても、配線溝１６の幅が溝１５の幅よりも細い場
合には、堆積膜厚が配線溝１６の幅の１／２となった時
点で、配線溝１６は完全に埋め込まれる。この時、堆積
膜厚が蓄積電極部用の溝１５の幅の１／２より薄けれ
ば、配線溝１６のみが埋め込まれ、蓄積電極部用の溝１
５はまだ完全に埋め込まれない状態とすることができ
る。すなわち、電極材料の堆積膜厚が、蓄積電極部用の
溝１５の深さより薄く、溝１５の最小幅の１／２より小
さく、さらに周辺回路部分の配線溝１６の最小幅の１／
２より大きい場合、電極材料は側壁上にも堆積されるた
め周辺回路部分の配線溝１６は完全に埋め込まれるが、
蓄積電極部用の溝１５は完全に埋め込まれず、中央部分
には溝の底部に堆積した層のみによる電極材料が存在す
る。例えば、蓄積電極部用の溝１５の最小幅が０．５μ
ｍ、周辺回路部分の配線溝１６の最小幅が０．３μｍ、
溝の深さが共に０．５μｍの場合、Ｔｉ２０ｎｍ、Ｔｉ
Ｎ６０ｎｍ、Ｗ１００ｎｍを堆積する。この後、例えば
ＣＭＰ等の表面研磨法を用いて、導電性電極材料を研磨
除去して酸化膜１４を露出し、蓄積電極部用の溝１５に
導電性電極材料を残存させ、周辺回路部分の配線溝１６
に導電性電極材料を埋め込み、蓄積電極１８および周辺
回路部分の配線層１９を同時に形成する。（図８）。
イトライド（ＴｉＮ）、およびタングステン（Ｗ）等の
導電性電極材料を堆積するが、第１の実施の形態と異な
り、セル部分の蓄積電極部用の溝１５は完全に埋め込ま
れず、周辺回路部分の配線溝１６は完全に埋め込まれる
ように導電性電極材料の膜厚を選択する。一般に溝の内
部では、底面からのみでなく側面からも堆積が進み、溝
が十分に深い場合には、堆積膜厚が溝の幅の１／２とな
った時点で溝は完全に埋め込まれる。このため、幅の細
い溝の方が幅の広い溝よりも早く埋め込まれる。蓄積電
極部用の溝１５と周辺回路部分の配線溝１６が同じ深さ
であっても、配線溝１６の幅が溝１５の幅よりも細い場
合には、堆積膜厚が配線溝１６の幅の１／２となった時
点で、配線溝１６は完全に埋め込まれる。この時、堆積
膜厚が蓄積電極部用の溝１５の幅の１／２より薄けれ
ば、配線溝１６のみが埋め込まれ、蓄積電極部用の溝１
５はまだ完全に埋め込まれない状態とすることができ
る。すなわち、電極材料の堆積膜厚が、蓄積電極部用の
溝１５の深さより薄く、溝１５の最小幅の１／２より小
さく、さらに周辺回路部分の配線溝１６の最小幅の１／
２より大きい場合、電極材料は側壁上にも堆積されるた
め周辺回路部分の配線溝１６は完全に埋め込まれるが、
蓄積電極部用の溝１５は完全に埋め込まれず、中央部分
には溝の底部に堆積した層のみによる電極材料が存在す
る。例えば、蓄積電極部用の溝１５の最小幅が０．５μ
ｍ、周辺回路部分の配線溝１６の最小幅が０．３μｍ、
溝の深さが共に０．５μｍの場合、Ｔｉ２０ｎｍ、Ｔｉ
Ｎ６０ｎｍ、Ｗ１００ｎｍを堆積する。この後、例えば
ＣＭＰ等の表面研磨法を用いて、導電性電極材料を研磨
除去して酸化膜１４を露出し、蓄積電極部用の溝１５に
導電性電極材料を残存させ、周辺回路部分の配線溝１６
に導電性電極材料を埋め込み、蓄積電極１８および周辺
回路部分の配線層１９を同時に形成する。（図８）。
【００２９】この後、例えばＲＩＥ（反応性イオンエッ
チング）等のドライエッチング法を用いて酸化膜１４を
エッチングして蓄積電極１８の側面を露出する（図
９）。蓄積電極１８および配線層１９が本実施の形態の
ようにＴｉ等の耐酸性がない金属の場合には、酸を用い
たウェットエッチング法を用いることはできない。
チング）等のドライエッチング法を用いて酸化膜１４を
エッチングして蓄積電極１８の側面を露出する（図
９）。蓄積電極１８および配線層１９が本実施の形態の
ようにＴｉ等の耐酸性がない金属の場合には、酸を用い
たウェットエッチング法を用いることはできない。
【００３０】以降は第１の実施の形態と同様に、キャパ
シタ絶縁膜として例えば酸化タンタル（ＴａＯ）膜２０
と、プレ−ト電極として例えばタングステン（Ｗ）膜２
１を堆積し、リソグラフィ−法とエッチング技術を用い
て、セル部分以外のＷ膜２１とＴａＯ膜２０を除去し、
セル部分のみにＷ膜２１とＴａＯ膜２０を残存させ、Ｔ
ａＯ膜２０を介して、蓄積電極１８とプレ−ト電極２１
によりキャパシタを構成する（図１０）。
シタ絶縁膜として例えば酸化タンタル（ＴａＯ）膜２０
と、プレ−ト電極として例えばタングステン（Ｗ）膜２
１を堆積し、リソグラフィ−法とエッチング技術を用い
て、セル部分以外のＷ膜２１とＴａＯ膜２０を除去し、
セル部分のみにＷ膜２１とＴａＯ膜２０を残存させ、Ｔ
ａＯ膜２０を介して、蓄積電極１８とプレ−ト電極２１
によりキャパシタを構成する（図１０）。
【００３１】さらに第１の実施の形態と同様に、層間絶
縁膜２２、接続孔９ｄ、１０ｄおよび配線層２３を形成
する（図１１）。このように、本発明による半導体装置
の製造方法では、セル部分の蓄積電極１８と周辺回路部
分の配線層１９を同時に形成するため、セル部分と周辺
回路部分の段差を低減することができる。すなわち、従
来の方法によれば、図１３の（ｃ）に示すように、セル
部分にのみ蓄積電極１８およびプレ−ト電極２１が形成
され、周辺回路部分上には配線が形成されないため、そ
の後層間絶縁膜２２により平坦化することが困難であっ
たが、本発明によれば、図９に示すように、セル部分の
蓄積電極１８と同時に周辺回路部分の配線１９が形成さ
れるため、その後の層間絶縁膜２２によりセル部分と周
辺回路部分の段差を容易に平坦化することができる。
縁膜２２、接続孔９ｄ、１０ｄおよび配線層２３を形成
する（図１１）。このように、本発明による半導体装置
の製造方法では、セル部分の蓄積電極１８と周辺回路部
分の配線層１９を同時に形成するため、セル部分と周辺
回路部分の段差を低減することができる。すなわち、従
来の方法によれば、図１３の（ｃ）に示すように、セル
部分にのみ蓄積電極１８およびプレ−ト電極２１が形成
され、周辺回路部分上には配線が形成されないため、そ
の後層間絶縁膜２２により平坦化することが困難であっ
たが、本発明によれば、図９に示すように、セル部分の
蓄積電極１８と同時に周辺回路部分の配線１９が形成さ
れるため、その後の層間絶縁膜２２によりセル部分と周
辺回路部分の段差を容易に平坦化することができる。
【００３２】特に第１の実施の形態のように、層間絶縁
膜１４に形成された溝１５、１６に導電性電極材料を埋
め込むことにより蓄積電極１８および配線１９を形成し
層間絶縁膜１４をエッチングしない場合には、セル部分
と周辺回路部分の段差はプレ−ト電極２１の厚さ分のみ
となるため、非常に容易に平坦化することができる。
膜１４に形成された溝１５、１６に導電性電極材料を埋
め込むことにより蓄積電極１８および配線１９を形成し
層間絶縁膜１４をエッチングしない場合には、セル部分
と周辺回路部分の段差はプレ−ト電極２１の厚さ分のみ
となるため、非常に容易に平坦化することができる。
【００３３】さらに、蓄積電極１８として金属膜を使用
し、その後の高温熱処理により層間絶縁膜２２の平坦化
を行うことができない場合にも、本発明によれば、図４
または図１０に示すように、層間絶縁膜２２を堆積する
時点でセル部分と周辺回路部分の段差が小さいため、エ
ッチバック等の方法により容易に平坦化することが可能
である。
し、その後の高温熱処理により層間絶縁膜２２の平坦化
を行うことができない場合にも、本発明によれば、図４
または図１０に示すように、層間絶縁膜２２を堆積する
時点でセル部分と周辺回路部分の段差が小さいため、エ
ッチバック等の方法により容易に平坦化することが可能
である。
【００３４】このように、本発明によれば、セル部分と
周辺回路部分の段差を低減して接続孔９ｄまたは配線２
３のパタ−ニング露光する時に、表面の段差を焦点深度
内に抑えることができ、解像度を確保することができ
る。また、配線２３をエッチング加工するときに、セル
部分と周辺回路部分の境界部分において、段差によるエ
ッチング残りを防止することができる。
周辺回路部分の段差を低減して接続孔９ｄまたは配線２
３のパタ−ニング露光する時に、表面の段差を焦点深度
内に抑えることができ、解像度を確保することができ
る。また、配線２３をエッチング加工するときに、セル
部分と周辺回路部分の境界部分において、段差によるエ
ッチング残りを防止することができる。
【００３５】また、従来では図１３の（ｄ）に示すよう
に、特にＡｌ配線層２３とコンタクト電極１０ａを接続
するために、コンタクト電極１０ａが露出するまで非常
に深い接続孔を開孔する必要があったが、本発明によれ
ば、図５または図１１に示すように、配線層１９を露出
するように開孔すればよいので、オ−バ−エッチング時
間を低減することができる。このため、接続孔のパタ−
ニングの時に合わせずれが生じた場合に、オ−バ−エッ
チング時間中にエッッチングされるゲ−ト電極４上の層
間絶縁膜６の減少量を低減することができ、Ａｌ配線２
３とゲ−ト電極４との短絡を回避することができる。
に、特にＡｌ配線層２３とコンタクト電極１０ａを接続
するために、コンタクト電極１０ａが露出するまで非常
に深い接続孔を開孔する必要があったが、本発明によれ
ば、図５または図１１に示すように、配線層１９を露出
するように開孔すればよいので、オ−バ−エッチング時
間を低減することができる。このため、接続孔のパタ−
ニングの時に合わせずれが生じた場合に、オ−バ−エッ
チング時間中にエッッチングされるゲ−ト電極４上の層
間絶縁膜６の減少量を低減することができ、Ａｌ配線２
３とゲ−ト電極４との短絡を回避することができる。
【００３６】さらに、コントクトホ−ル１０ｄの深さを
浅くすることができるため、その後の配線金属膜２３の
埋め込みが容易になる。なお、蓄積電極１８と同時に形
成される周辺回路部分の配線層１９は、図５または図１
１に示すように、Ａｌ配線層２３とビット線１３を接続
するように形成したり、Ａｌ配線層２３とコンタクト電
極１０ａを接続するように形成することもできる。
浅くすることができるため、その後の配線金属膜２３の
埋め込みが容易になる。なお、蓄積電極１８と同時に形
成される周辺回路部分の配線層１９は、図５または図１
１に示すように、Ａｌ配線層２３とビット線１３を接続
するように形成したり、Ａｌ配線層２３とコンタクト電
極１０ａを接続するように形成することもできる。
【００３７】また、配線層１９は必ずしもＡｌ配線２３
と接続する必要はなく、通常の配線層と同様に単独で配
線層として用いることが可能である。この時、従来は多
結晶シリコン膜により蓄積電極を形成していたので、こ
の蓄積電極と同時に配線層を形成する場合には、配線抵
抗を十分に低減することは困難であったが、本実施の形
態によれば、例えばタングステン等の金属膜を蓄積電極
１８および配線層１９に用いることにより、配線抵抗を
十分に低減することが可能である。
と接続する必要はなく、通常の配線層と同様に単独で配
線層として用いることが可能である。この時、従来は多
結晶シリコン膜により蓄積電極を形成していたので、こ
の蓄積電極と同時に配線層を形成する場合には、配線抵
抗を十分に低減することは困難であったが、本実施の形
態によれば、例えばタングステン等の金属膜を蓄積電極
１８および配線層１９に用いることにより、配線抵抗を
十分に低減することが可能である。
【００３８】また、金属膜の埋め込みにより配線層１９
を形成するため、この埋め込み深さを深くすることによ
り、さらに配線抵抗を低減することができる。この時、
配線層１９と共に形成される蓄積電極１８の厚さも同時
に厚くすることができ、特に第２の実施の形態のように
蓄積電極１８の側面もキャパシタとして利用する場合に
は、キャパシタ面積を増加させることが可能となる。
を形成するため、この埋め込み深さを深くすることによ
り、さらに配線抵抗を低減することができる。この時、
配線層１９と共に形成される蓄積電極１８の厚さも同時
に厚くすることができ、特に第２の実施の形態のように
蓄積電極１８の側面もキャパシタとして利用する場合に
は、キャパシタ面積を増加させることが可能となる。
【００３９】このように、本発明によれば、新たに配線
層の形成工程を追加することなく、周辺回路部分に配線
抵抗の小さい多層配線を形成することができる。また、
本発明によれば、導電性電極材料を層間絶縁膜１４に形
成された溝１５、１６の内部に表面研磨等の方法を用い
て埋め込むことにより蓄積電極１８と周辺回路部分の配
線層１９を形成しているため、特に蓄積電極に金属を使
用した場合にエッチング加工が困難である等の問題を回
避することができる。
層の形成工程を追加することなく、周辺回路部分に配線
抵抗の小さい多層配線を形成することができる。また、
本発明によれば、導電性電極材料を層間絶縁膜１４に形
成された溝１５、１６の内部に表面研磨等の方法を用い
て埋め込むことにより蓄積電極１８と周辺回路部分の配
線層１９を形成しているため、特に蓄積電極に金属を使
用した場合にエッチング加工が困難である等の問題を回
避することができる。
【００４０】また、本発明の第２の実施の形態によれ
ば、層間絶縁膜１４の一部を除去して蓄積電極１８の側
壁面を露出し、この側壁面にもキャパシタを形成するこ
とができるため、キャパシタ容量を増大することができ
る。このような蓄積電極１８の側壁面を利用するＳＴＣ
セルにおいては、蓄積電極１８の高さを高くすることに
より、さらにキャパシタ面積の拡大を図ることができる
が、この場合においても、本発明によれば、周辺回路部
分上にも蓄積電極１８と同じ高さの配線１９が形成され
るため、セル部分と周辺回路部分の段差を増大させるこ
とはない。
ば、層間絶縁膜１４の一部を除去して蓄積電極１８の側
壁面を露出し、この側壁面にもキャパシタを形成するこ
とができるため、キャパシタ容量を増大することができ
る。このような蓄積電極１８の側壁面を利用するＳＴＣ
セルにおいては、蓄積電極１８の高さを高くすることに
より、さらにキャパシタ面積の拡大を図ることができる
が、この場合においても、本発明によれば、周辺回路部
分上にも蓄積電極１８と同じ高さの配線１９が形成され
るため、セル部分と周辺回路部分の段差を増大させるこ
とはない。
【００４１】上記第２の実施の形態においては、周辺回
路部分の層間絶縁膜１４の一部もエッチング除去した
が、例えばレジスト等のエッチング耐性を有するもので
周辺回路部分上を覆った後にエッチングを行うことによ
り、周辺回路部分の層間絶縁膜１４を残存させてセル部
分のみ層間絶縁膜１４をエッチング除去することも可能
である。この場合、蓄積電極１８と同じ高さを有する層
間絶縁膜１４が周辺回路部分に残存するため、セル部分
と周辺回路部分の段差をさらに容易に低減することがで
きる。
路部分の層間絶縁膜１４の一部もエッチング除去した
が、例えばレジスト等のエッチング耐性を有するもので
周辺回路部分上を覆った後にエッチングを行うことによ
り、周辺回路部分の層間絶縁膜１４を残存させてセル部
分のみ層間絶縁膜１４をエッチング除去することも可能
である。この場合、蓄積電極１８と同じ高さを有する層
間絶縁膜１４が周辺回路部分に残存するため、セル部分
と周辺回路部分の段差をさらに容易に低減することがで
きる。
【００４２】なお、上記２つの実施の形態では、層間絶
縁膜１４に蓄積電極接続孔８ｃおよび周辺回路部分の接
続孔９ｃ、１０ｃを形成した後、続けて蓄積電極部用の
溝１５および配線溝１６を形成している（図３）が、第
３の実施の形態として、接続孔８ｃ、９ｃ、１０ｃを形
成した後、例えばチタン（Ｔｉ）、チタンナイトライド
（ＴｉＮ）、タングステン（Ｗ）を堆積して導電性電極
材料を形成し、例えばＣＭＰ等の表面研磨法を用いて、
導電性電極材料を研磨除去して層間絶縁膜１４を露出
し、接続孔８ｃ、９ｃ、１０ｃに導電性電極材料を埋め
込み、蓄積電極埋め混み電極８ｅおよび周辺回路部分の
コンタクト埋め込み電極９ｅ、１０ｅを形成することも
可能である（図１２の（ａ））。この場合、さらに層間
絶縁膜として酸化膜１４ａを堆積した後、リソグラフィ
−法とエッチング技術を用いて、セル部分の蓄積電極部
用の溝１５および周辺回路部分の配線溝１６を形成して
蓄積電極埋め混み電極８ｅおよびコンタクト埋め込み電
極９ｅ、１０ｅを露出し、その後は例えば第２の実施の
形態と同様に蓄積電極１８と配線１９を同時に形成する
（図１２の（ｂ））。
縁膜１４に蓄積電極接続孔８ｃおよび周辺回路部分の接
続孔９ｃ、１０ｃを形成した後、続けて蓄積電極部用の
溝１５および配線溝１６を形成している（図３）が、第
３の実施の形態として、接続孔８ｃ、９ｃ、１０ｃを形
成した後、例えばチタン（Ｔｉ）、チタンナイトライド
（ＴｉＮ）、タングステン（Ｗ）を堆積して導電性電極
材料を形成し、例えばＣＭＰ等の表面研磨法を用いて、
導電性電極材料を研磨除去して層間絶縁膜１４を露出
し、接続孔８ｃ、９ｃ、１０ｃに導電性電極材料を埋め
込み、蓄積電極埋め混み電極８ｅおよび周辺回路部分の
コンタクト埋め込み電極９ｅ、１０ｅを形成することも
可能である（図１２の（ａ））。この場合、さらに層間
絶縁膜として酸化膜１４ａを堆積した後、リソグラフィ
−法とエッチング技術を用いて、セル部分の蓄積電極部
用の溝１５および周辺回路部分の配線溝１６を形成して
蓄積電極埋め混み電極８ｅおよびコンタクト埋め込み電
極９ｅ、１０ｅを露出し、その後は例えば第２の実施の
形態と同様に蓄積電極１８と配線１９を同時に形成する
（図１２の（ｂ））。
【００４３】上記第３の実施の形態によれば、あらかじ
め埋め込み電極８ｅ、９ｅ、１０ｅを形成するため、そ
の後の蓄積電極１８と配線１９を形成する工程がより容
易になる。すなわち、前記第１および第２の実施の形態
では、蓄積電極１８と配線１９を形成する時に、蓄積電
極部用の溝１５および配線溝１６のみでなく蓄積電極接
続孔８ｃおよび周辺回路部分の接続孔９ｃ、１０ｃも共
に埋め込むため、埋め込み深さが深くなり、埋め込みが
困難になる可能性がある。しかし、本実施の形態では、
蓄積電極部用の溝１５および配線溝１６のみを埋め込め
ばよいため、埋め込み深さが浅くなり、埋め込みが容易
になる。このため、さらに図１２の（ｂ）に示すよう
に、配線溝１６の幅を細くすることが可能となる。ま
た、配線溝１６の幅を細くすることができるため、前記
第２の実施の形態による円筒型の蓄積電極１８をより容
易に形成することが可能となる。すなわち、前記第２の
実施の形態では、埋め込み電極材料の堆積膜厚を、蓄積
電極部用の溝１５の最小幅の１／２より薄く、さらに周
辺回路部分の配線溝１６の最小幅の１／２以上に設定す
る必要があるが、第３の実施の形態によれば配線溝１６
の幅を細くすることができるため、堆積膜厚の設定範囲
が拡がる。このため、円筒型の蓄積電極１８を容易に形
成することができる。
め埋め込み電極８ｅ、９ｅ、１０ｅを形成するため、そ
の後の蓄積電極１８と配線１９を形成する工程がより容
易になる。すなわち、前記第１および第２の実施の形態
では、蓄積電極１８と配線１９を形成する時に、蓄積電
極部用の溝１５および配線溝１６のみでなく蓄積電極接
続孔８ｃおよび周辺回路部分の接続孔９ｃ、１０ｃも共
に埋め込むため、埋め込み深さが深くなり、埋め込みが
困難になる可能性がある。しかし、本実施の形態では、
蓄積電極部用の溝１５および配線溝１６のみを埋め込め
ばよいため、埋め込み深さが浅くなり、埋め込みが容易
になる。このため、さらに図１２の（ｂ）に示すよう
に、配線溝１６の幅を細くすることが可能となる。ま
た、配線溝１６の幅を細くすることができるため、前記
第２の実施の形態による円筒型の蓄積電極１８をより容
易に形成することが可能となる。すなわち、前記第２の
実施の形態では、埋め込み電極材料の堆積膜厚を、蓄積
電極部用の溝１５の最小幅の１／２より薄く、さらに周
辺回路部分の配線溝１６の最小幅の１／２以上に設定す
る必要があるが、第３の実施の形態によれば配線溝１６
の幅を細くすることができるため、堆積膜厚の設定範囲
が拡がる。このため、円筒型の蓄積電極１８を容易に形
成することができる。
【００４４】また、上記２つの実施の形態においては、
蓄積電極１８、配線１９をＴｉ、ＴｉＮ、Ｗの導電性電
極材料を用いて形成しているが、例えば単層のＴｉ、
Ｗ、Ｍｏ等の高融点金属膜、またはこれらを適宜組み合
わせた導電性電極材料を用いて形成することも可能であ
る。さらに、Ｔｉ、Ｗ、Ｍｏ等の高融点金属膜のみでな
く、その後の工程における処理温度の範囲内に融点を有
するものであれば、他の金属を用いることも可能であ
る。本実施の形態では、キャパシタ絶縁膜を堆積により
形成し熱酸化により形成するのではないため、使用でき
る金属の選択範囲が拡がる。
蓄積電極１８、配線１９をＴｉ、ＴｉＮ、Ｗの導電性電
極材料を用いて形成しているが、例えば単層のＴｉ、
Ｗ、Ｍｏ等の高融点金属膜、またはこれらを適宜組み合
わせた導電性電極材料を用いて形成することも可能であ
る。さらに、Ｔｉ、Ｗ、Ｍｏ等の高融点金属膜のみでな
く、その後の工程における処理温度の範囲内に融点を有
するものであれば、他の金属を用いることも可能であ
る。本実施の形態では、キャパシタ絶縁膜を堆積により
形成し熱酸化により形成するのではないため、使用でき
る金属の選択範囲が拡がる。
【００４５】さらに、蓄積電極１８と配線１９を形成す
る工程において、ＣＭＰを用いて金属膜を溝に埋め込ん
だが、ＲＩＥ（反応性イオンエッチング）法またはＣＤ
Ｅ（ケミカルドライエッチング）法を用いることも可能
である。この場合、第２の実施の形態においては、蓄積
電極部用の溝１５内に堆積された導電性電極材料上にレ
ジスト等の耐エッチング材を残存させた後にエッチング
を行うことにより、層間絶縁膜１４を露出し溝１５内に
導電性電極材料を残存させて蓄積電極１８を形成するこ
とができる。
る工程において、ＣＭＰを用いて金属膜を溝に埋め込ん
だが、ＲＩＥ（反応性イオンエッチング）法またはＣＤ
Ｅ（ケミカルドライエッチング）法を用いることも可能
である。この場合、第２の実施の形態においては、蓄積
電極部用の溝１５内に堆積された導電性電極材料上にレ
ジスト等の耐エッチング材を残存させた後にエッチング
を行うことにより、層間絶縁膜１４を露出し溝１５内に
導電性電極材料を残存させて蓄積電極１８を形成するこ
とができる。
【００４６】また、蓄積電極１８の形状は、上記実施の
形態に限らず、例えばフィン構造等の他のキャパシタ構
造を有するＳＴＣセルにおいても、本発明を適用するこ
とができる。
形態に限らず、例えばフィン構造等の他のキャパシタ構
造を有するＳＴＣセルにおいても、本発明を適用するこ
とができる。
【００４７】さらに、上記実施の形態においては、ビッ
ト線１３を埋め込み配線により形成したが、従来と同様
に層間絶縁膜１１にビット線接続孔７ｂ、９ｂを開孔
後、これらの接続孔７ｂ、９ｂと層間絶縁膜１１上に配
線材料を堆積し、リソグラフィ−法とエッチング技術を
用いてビット線１３を形成することも可能である。ただ
し、上記第１および第２の実施の形態によれば、ビット
線１３を層間絶縁膜１１内の溝１２に埋め込むことによ
り形成するため、ビット線１３形成後の表面の段差を低
減することができる。このため、層間絶縁膜１４を容易
に平坦化することができ、蓄積電極１８および配線１９
を層間絶縁膜１４に形成された溝１５および１６へ埋め
込む工程が容易になる。
ト線１３を埋め込み配線により形成したが、従来と同様
に層間絶縁膜１１にビット線接続孔７ｂ、９ｂを開孔
後、これらの接続孔７ｂ、９ｂと層間絶縁膜１１上に配
線材料を堆積し、リソグラフィ−法とエッチング技術を
用いてビット線１３を形成することも可能である。ただ
し、上記第１および第２の実施の形態によれば、ビット
線１３を層間絶縁膜１１内の溝１２に埋め込むことによ
り形成するため、ビット線１３形成後の表面の段差を低
減することができる。このため、層間絶縁膜１４を容易
に平坦化することができ、蓄積電極１８および配線１９
を層間絶縁膜１４に形成された溝１５および１６へ埋め
込む工程が容易になる。
【００４８】また、キャパシタ絶縁膜２０としてＴａＯ
を用いたが、ＢＳＴＯ等他の絶縁膜を使用することもで
きる。さらに、周辺回路部分のキャパシタ絶縁膜２０を
除去したが、これを残存させておくことも可能である。
を用いたが、ＢＳＴＯ等他の絶縁膜を使用することもで
きる。さらに、周辺回路部分のキャパシタ絶縁膜２０を
除去したが、これを残存させておくことも可能である。
【００４９】また、ビット線埋め込み電極７ａ、蓄積電
極埋め込み電極８ａおよび周辺回路部分のコンタクト埋
め込み電極９ａ、１０ａは必ずしも形成する必要はな
い。すなわち、これらの埋め込み電極を全く形成しな
い、あるいは例えばビット線埋め込み電極７ａ、蓄積電
極埋め込み電極８ａのみを形成したり、埋め込み電極７
ａ、８ａと共にコンタクト埋め込み電極９ａ、１０ａの
一部を形成する等、これらの埋め込み電極の一部のみを
形成することも可能である。
極埋め込み電極８ａおよび周辺回路部分のコンタクト埋
め込み電極９ａ、１０ａは必ずしも形成する必要はな
い。すなわち、これらの埋め込み電極を全く形成しな
い、あるいは例えばビット線埋め込み電極７ａ、蓄積電
極埋め込み電極８ａのみを形成したり、埋め込み電極７
ａ、８ａと共にコンタクト埋め込み電極９ａ、１０ａの
一部を形成する等、これらの埋め込み電極の一部のみを
形成することも可能である。
【００５０】
【発明の効果】本発明による半導体装置の製造方法で
は、セル部分と周辺回路部分の段差を低減し、蓄積電極
の加工を容易にし、周辺回路部分に配線抵抗の小さい多
層配線を形成し、さらにセル部分と周辺回路部分の製造
工程を整合し簡略化することができる。
は、セル部分と周辺回路部分の段差を低減し、蓄積電極
の加工を容易にし、周辺回路部分に配線抵抗の小さい多
層配線を形成し、さらにセル部分と周辺回路部分の製造
工程を整合し簡略化することができる。
【図１】本発明による第１の実施の形態をを示す工程断
面図。
面図。
【図２】本発明による第１の実施の形態をを示す工程断
面図。
面図。
【図３】本発明による第１の実施の形態をを示す工程断
面図。
面図。
【図４】本発明による第１の実施の形態をを示す工程断
面図。
面図。
【図５】本発明による第１の実施の形態をを示す工程断
面図。
面図。
【図６】本発明による第２の実施の形態をを示す工程断
面図。
面図。
【図７】本発明による第２の実施の形態をを示す工程断
面図。
面図。
【図８】本発明による第２の実施の形態をを示す工程断
面図。
面図。
【図９】本発明による第２の実施の形態をを示す工程断
面図。
面図。
【図１０】本発明による第２の実施の形態をを示す工程
断面図。
断面図。
【図１１】本発明による第２の実施の形態をを示す工程
断面図。
断面図。
【図１２】本発明による第３の実施の形態をを示す工程
断面図。
断面図。
【図１３】従来の半導体装置の製造工程断面図。
【図１４】従来の半導体装置を示す断面図。
１…Ｓｉ基板、２…素子分離領域、３…ゲ−ト酸化膜、
４…ゲ−ト電極、５…拡散層、６、１１、１４、２２…
層間絶縁膜、７、９…ビット線接続孔、８…蓄積電極接
続孔、１０…接続孔、１２…ビット線みぞ、１３…ビッ
ト線、１５…蓄積電極溝、１６…配線溝、１８…蓄積電
極、１９…配線層、２０…キャパシタ絶縁膜、２１…プ
レ−ト電極、２３…配線
４…ゲ−ト電極、５…拡散層、６、１１、１４、２２…
層間絶縁膜、７、９…ビット線接続孔、８…蓄積電極接
続孔、１０…接続孔、１２…ビット線みぞ、１３…ビッ
ト線、１５…蓄積電極溝、１６…配線溝、１８…蓄積電
極、１９…配線層、２０…キャパシタ絶縁膜、２１…プ
レ−ト電極、２３…配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項１】 半導体基板上にトランジスタを形成する
工程と、前記トランジスタ上に層間絶縁膜を介してビッ
ト線となる配線層を形成する工程と、前記配線層上に層
間絶縁膜を形成する工程と、前記層間絶縁膜上に導電性
電極材料を堆積する工程と、前記導電性電極材料を加工
してセルの電荷蓄積電極とセル領域外の配線層を同時に
形成する工程と、前記電荷蓄積電極上に絶縁膜を介して
プレート電極を形成する工程とを具備し、前記導電性電
極材料は金属であることを特徴とする半導体装置の製造
方法。 - 【請求項２】 半導体基板上にトランジスタを形成する
工程と、前記トランジスタ上に層間絶縁膜を介してビッ
ト線となる配線層を形成する工程と、前記配線層上に層
間絶縁膜を形成する工程と、前記層間絶縁膜を貫通する
接続孔と電荷蓄積電極用の溝と周辺回路部分の配線層用
の溝を形成する工程と、導電性電極材料を前記接続孔お
よび溝の内部と前記層間絶縁膜上に堆積する工程と、前
記導電性電極材料を前記層間絶縁膜の表面が露出するま
で除去して前記接続孔および溝の内部のみに残存させて
セルの電荷蓄積電極とセル領域外の配線層を同時に形成
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板上にトランジスタを形成する
工程と、前記トランジスタ上に層間絶縁膜を介してビッ
ト線となる配線層を形成する工程と、前記配線層上に層
間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して
接続孔を形成する工程と、導電性電極材料を前記接続孔
の内部のみに形成する工程と、前記導電性電極材料と前
記層間絶縁膜上に層間絶縁膜を堆積する工程と、前記層
間絶縁膜を開孔して電荷蓄積電極のための溝と周辺回路
部分の配線層のための溝を形成する工程と、導電性電極
材料を前記溝の内部と前記層間絶縁膜上に堆積する工程
と、前記導電性電極材料を前記層間絶縁膜の表面が露出
するまで除去して前記溝の内部のみに残存させてセルの
電荷蓄積電極とセル領域外の配線層を同時に形成する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項４】 セルの電荷蓄積電極とセル領域外の配線
層を同時に形成した後に、前記電荷蓄積電極上に絶縁膜
を介してプレート電極を形成する工程を具備する請求項
２または３記載の半導体装置の製造方法。 - 【請求項５】 セルの電荷蓄積電極とセル領域外の配線
層を同時に形成した後に、少なくともセル部の層間絶縁
膜の一部を除去して前記電荷蓄積電極の側壁面を露出す
る工程を具備する請求項２または３記載の半導体装置の
製造方法。 - 【請求項６】 前記電荷蓄積電極の側壁面を露出した後
に、前記電荷蓄積電極上に絶縁膜を介してプレート電極
を形成する工程を具備する請求項５記載の半導体装置の
製造方法。 - 【請求項７】 前記トランジスタ上に形成された前記層
間絶縁膜を貫通して接続孔を形成した後に、導電性電極
材料を前記接続孔の内部のみに形成する工程を具備する
請求項２乃至６記載の半導体装置の製造方法。 - 【請求項８】 前記導電性電極材料の膜厚は電荷蓄積電
極用の溝の最小幅の１／２より小さく、周辺回路部分の
配線層用の溝の最小幅の１／２より大きい請求項２乃至
７記載の半導体装置の製造方法。 - 【請求項９】 表面研磨法により前記導電性電極材料を
前記層間絶縁膜の表面が露出するまで除去する請求項２
乃至８記載の半導体装置の製造方法。 - 【請求項１０】 前記導電性電極材料は金属である請求
項２乃至９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24411495A JP3241242B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24411495A JP3241242B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992794A JPH0992794A (ja) | 1997-04-04 |
| JP3241242B2 true JP3241242B2 (ja) | 2001-12-25 |
Family
ID=17113974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24411495A Expired - Fee Related JP3241242B2 (ja) | 1995-09-22 | 1995-09-22 | 半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
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|---|---|---|---|---|
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| JP3697044B2 (ja) | 1997-12-19 | 2005-09-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP3686248B2 (ja) | 1998-01-26 | 2005-08-24 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| US6291335B1 (en) * | 1999-10-04 | 2001-09-18 | Infineon Technologies Ag | Locally folded split level bitline wiring |
| US6337274B1 (en) | 1999-12-06 | 2002-01-08 | Micron Technology, Inc. | Methods of forming buried bit line memory circuitry |
| US6498364B1 (en) * | 2000-01-21 | 2002-12-24 | Agere Systems Inc. | Capacitor for integration with copper damascene processes |
| EP1146556A1 (en) * | 2000-04-07 | 2001-10-17 | Lucent Technologies Inc. | A process for fabricating an integrated ciruit that has embedded dram and logic devices |
| US6544850B1 (en) * | 2000-04-19 | 2003-04-08 | Infineon Technologies Ag | Dynamic random access memory |
| FR2816110B1 (fr) | 2000-10-27 | 2003-03-21 | St Microelectronics Sa | Lignes de bit en memoire dram |
| JP2003007854A (ja) * | 2001-06-22 | 2003-01-10 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JP4533919B2 (ja) * | 2007-09-18 | 2010-09-01 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
-
1995
- 1995-09-22 JP JP24411495A patent/JP3241242B2/ja not_active Expired - Fee Related
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