JP2001057411A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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孝司 橋本
Kenichi Kuroda
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Seiji Yoshida
省史 吉田
Toshiyuki Iwaki
俊之 岩城
Masamichi Matsuoka
正道 松岡
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Abstract

(57)【要約】 【課題】 多結晶シリコン膜で構成されたプラグの上部
にバリア層を介してビット線を形成するＤＲＡＭにおい
て、プラグとバリア層との接触面積の減少を防止してコ
ンタクト抵抗の低減を図る。 【解決手段】 ビット線ＢＬが接続されるコンタクトホ
ール１９の内部に多結晶シリコン膜で構成されたプラグ
２１を形成する際、プラグ２１の上面をコンタクトホー
ル１９の上端部よりも下方に後退させ、プラグ２１の上
部にＴｉＮ膜２６とＷ膜２７との積層膜で構成されたプ
ラグ２２を形成する。その後、コンタクトホール１９の
上部に堆積したＷ膜をパターニングしてコンタクトホー
ル１９の径よりも狭い幅のビット線ＢＬを形成する。こ
のとき、コンタクトホール１９の内部ではプラグ２２の
一部を構成するＷ膜２７もエッチングされるが、プラグ
２２の他の一部を構成するＴｉＮ膜２６は殆ど削られる
ことはない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面にマトリクス状に配置された複数のワード線と複数
のビット線との交点に配置され、１個のメモリセル選択
用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄
積用容量素子（キャパシタ）とによって構成される。
【０００３】上記メモリセルの一部を構成するメモリセ
ル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜、ワー
ド線と一体に構成されたゲート電極、ソースおよびドレ
インを構成する一対の半導体領域によって構成される。
また、メモリセルの他の一部を構成する情報蓄積用容量
素子は、メモリセル選択用ＭＩＳＦＥＴの上部に配置さ
れ、ソース、ドレインの一方と電気的に接続される。
【０００４】上記メモリセル選択用ＭＩＳＦＥＴのソー
ス、ドレインの他方と電気的に接続されるビット線は、
通常、メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量
素子との間に配置される。これは、情報蓄積用容量素子
の蓄積電荷量を増やそうとすると、その構造を立体化し
て表面積を増やす必要があるが、立体化された情報蓄積
用容量素子の上部にビット線を配置した場合には、ビッ
ト線とメモリセル選択用ＭＩＳＦＥＴとを接続するコン
タクトホールのアスペクト比が極端に大きくなり、その
開孔が困難になるからである。
【０００５】国際公開公報ＷＯ９８／５９３７２号は、
メモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子と
の間にビット線を配置したＤＲＡＭおよびその製造方法
を開示している。
【０００６】上記公報に記載されたＤＲＡＭのビット線
は、メモリセルサイズを微細化したときに顕在化するビ
ット線間の寄生容量を低減するために、ビット線の幅を
隣接するビット線との間隔よりも狭くしている。
【０００７】また、上記ビット線は、Ｗ（タングステ
ン）を主体とするメタル膜で構成されている。ビット線
を低抵抗のメタル膜で構成することにより、そのシート
抵抗を低減することができるので、情報の読み出しおよ
び書き込み速度が向上する。また、ビット線を形成する
工程でＤＲＡＭの周辺回路のメタル配線を同時に形成す
ることができるので、ＤＲＡＭの製造工程を簡略化する
ことができる。さらに、ＷはＡｌ（アルミニウム）に比
べてエレクトロマイグレーション耐性が大きいので、ビ
ット線の幅を微細化したときの断線不良率を低減するこ
とができる。
【０００８】上記ビット線は、酸化シリコン膜（第２の
酸化シリコン膜）に形成されたスルーホールおよびその
下層の酸化シリコン膜（第１の酸化シリコン膜）に形成
されたコンタクトホールを通じてメモリセル選択用ＭＩ
ＳＦＥＴのソース、ドレインの一方に電気的に接続され
ている。第１の酸化シリコン膜に形成された上記コンタ
クトホールの内部には、低抵抗の多結晶シリコン膜から
なるプラグが埋め込まれている。
【０００９】上記ビット線は、概略次のようなプロセス
によって形成される。まず、半導体基板上にメモリセル
を構成するＭＩＳＦＥＴ（メモリセル選択用ＭＩＳＦＥ
Ｔ）および周辺回路を構成するＭＩＳＦＥＴ（ｎチャネ
ル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）を
形成し、続いてこれらのＭＩＳＦＥＴの上部に第１の酸
化シリコン膜を形成した後、メモリセル選択用ＭＩＳＦ
ＥＴのソース、ドレインの上部の第１の酸化シリコン膜
にコンタクトホールを形成する。これらのコンタクトホ
ールの一方は、上記ソース、ドレインの一方とビット線
との接続に使用され、他方は、ソース、ドレインの他方
と情報蓄積用容量素子との接続に使用される。
【００１０】次に、上記第１の酸化シリコン膜の上部に
ｎ型不純物（例えばＰ（リン））をドープした多結晶シ
リコン膜を堆積した後、酸化シリコン膜の上部の不要な
多結晶シリコン膜を除去することによって、上記コンタ
クトホールの内部にプラグを形成する。
【００１１】次に、上記第１の酸化シリコン膜の上部に
第２の酸化シリコン膜を形成した後、上記コンタクトホ
ールの一方（ビット線が接続されるコンタクトホール）
の上部の第２の酸化シリコン膜にスルーホールを形成す
る。上記第２の酸化シリコン膜は、上記コンタクトホー
ルの他方（情報蓄積用容量素子が接続されるコンタクト
ホール）内のプラグとビット線との電気的絶縁を確保す
るために形成される。
【００１２】次に、上記スルーホールの上部領域を含む
第２の酸化シリコン膜の上部にＷ膜を形成した後、この
Ｗ膜をパターニングしてビット線を形成する。しかしこ
のとき、Ｗ膜で構成されたビット線とコンタクトホール
内のプラグ（多結晶シリコン膜）とが直接接触すると両
者の界面に電気抵抗が高いシリサイド層が形成されてし
まう。そのため、ビット線（Ｗ膜）とプラグ（多結晶シ
リコン膜）との間には、ＴｉＮ（窒化チタン）のような
バリア層を設け、両者の界面反応を防ぐ必要がある。す
なわち、実際のビット線の形成工程では、上記スルーホ
ールの上部領域を含む第２の酸化シリコン膜の上部にま
ずＴｉＮ膜を形成し、続いてこのＴｉＮ膜の上部にＷ膜
を形成した後、フォトレジスト膜をマスクにしたドライ
エッチングでＷ膜とＴｉＮ膜とをパターニングすること
によってビット線を形成する。
【００１３】
【発明が解決しようとする課題】上記従来技術のＤＲＡ
Ｍは、メモリセルサイズを縮小するためにビット線の幅
を微細化した結果、ビット線とメモリセル選択用ＭＩＳ
ＦＥＴとを接続するコンタクトホールやスルーホールの
径よりもビット線の幅の方が狭くなっている。
【００１４】ＴｉＮ膜とＷ膜との積層膜で構成されるビ
ット線の幅を微細化した場合、コンタクトホールに埋め
込まれたプラグとその上部に形成されるビット線との接
触面積もそれに比例して小さくなる。このとき、プラグ
を構成する多結晶シリコン膜は、ビット線の下層膜を構
成するＴｉＮ膜と界面を接することとなるが、ＴｉＮ膜
はＷ膜よりも電気抵抗が高いので、ビット線とプラグと
の接触面積が小さくなるとビット線とプラグとのコンタ
クト抵抗が著しく増加してしまう。また、製造工程の途
中で行われる熱処理に起因するＴｉＮ膜の体積収縮によ
って両者の界面にボイドが発生し、両者のコンタクト抵
抗がさらに増加したり、極端な場合はビット線がプラグ
の表面から剥離するという不良が発生したりする。
【００１５】さらに、ＴｉＮ膜とＷ膜との積層膜をドラ
イエッチングしてビット線を形成する上記従来技術で
は、プラグを構成する多結晶シリコン膜とＴｉＮ膜との
エッチング選択比を確保することが困難なため、ビット
線をパターニングする際にプラグ（多結晶シリコン膜）
の表面が深く削れてしまうことがある。
【００１６】また、上記従来技術のＤＲＡＭは、第１の
酸化シリコン膜にコンタクトホールを形成してその内部
にプラグを埋め込んだ後、第１の酸化シリコン膜の上部
に第２の酸化シリコン膜を形成し、上記コンタクトホー
ルの一方（ビット線が接続されるコンタクトホール）の
上部の第２の酸化シリコン膜にスルーホールを形成する
ので、工程が煩雑になるという問題がある。このような
工程増加は、ビット線を形成する工程で周辺回路のメタ
ル配線を同時に形成するＤＲＡＭや、ビット線を形成す
る工程でロジック回路のメタル配線を同時に形成するＤ
ＲＡＭ−ロジック混載ＬＳＩなどにおいて特に問題とな
る。
【００１７】本発明の目的は、多結晶シリコン膜で構成
されたプラグの上部にバリア層を介してビット線を形成
するＤＲＡＭにおいて、プラグとバリア層との接触面積
の減少を防止してコンタクト抵抗の低減、接続信頼性の
向上を図ることのできる技術を提供することにある。
【００１８】また、本発明の他の目的は、多結晶シリコ
ン膜で構成されたプラグの上部にバリア層を介してビッ
ト線を形成するＤＲＡＭ、またはこのＤＲＡＭを含む混
載ＬＳＩの製造工程を短縮することのできる技術を提供
することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２１】（１）本発明の半導体集積回路装置は、半
導体基板の主面の第１領域に形成された第１ＭＩＳＦＥ
Ｔおよび第２領域に形成された第２ＭＩＳＦＥＴのそれ
ぞれの上部に第１絶縁膜が形成され、前記第１領域の前
記第１絶縁膜に形成された第１接続孔の内部には、前記
第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に
接続された第１プラグおよび前記第１プラグの上部に形
成された第２プラグが埋め込まれ、前記第２領域の前記
第１絶縁膜に形成された第２接続孔の内部には、前記第
２ＭＩＳＦＥＴのソース、ドレインの一方に電気的に接
続された第３プラグが埋め込まれ、前記第１領域の前記
第１絶縁膜の上部には、前記第１接続孔の内部の前記第
１プラグおよびその下部の前記第２プラグを介して前記
第１ＭＩＳＦＥＴのソース、ドレインの一方に電気的に
接続された第１配線が形成され、前記第１接続孔の内部
の前記第２プラグは、第１金属材料からなる第１金属膜
およびその上部に形成された第２金属材料からなる第２
金属膜によって構成され、前記第２接続孔の内部の前記
第３プラグは、前記第１金属材料からなる第３金属膜お
よびその上部に形成された前記第２金属材料からなる第
４金属膜によって構成されている。
【００２２】（２）本発明の半導体集積回路装置の製造
方法は、以下の工程を含んでいる。
【００２３】（ａ）半導体基板の主面の第１領域に第１
ＭＩＳＦＥＴを形成し、第２領域に第２ＭＩＳＦＥＴを
形成した後、前記半導体基板の主面上に、前記第１ＭＩ
ＳＦＥＴおよび前記第２ＭＩＳＦＥＴを覆う第１絶縁膜
を形成する工程、（ｂ）前記第１領域の前記第１絶縁膜
に第１接続孔を形成した後、前記第１接続孔の内部に第
１プラグを埋め込むことによって、前記第１ＭＩＳＦＥ
Ｔのソース、ドレインの一方と前記第１プラグとを電気
的に接続する工程、（ｃ）前記第２領域の前記第１絶縁
膜に第２接続孔を形成した後、前記第１接続孔の内部の
前記第１プラグの上部に第２プラグを埋め込むことによ
って、前記第１プラグと前記第２プラグとを電気的に接
続し、前記第２接続孔の内部に第３プラグを埋め込むこ
とによって、前記第２ＭＩＳＦＥＴのソース、ドレイン
の一方と前記第３プラグとを電気的に接続する工程、
（ｄ）前記第１領域の前記第１絶縁膜の上部に第１配線
を形成し、前記第１接続孔の内部の前記第１プラグおよ
び前記第２プラグを介して、前記第１ＭＩＳＦＥＴのソ
ース、ドレインの一方と前記第１配線とを電気的に接続
する工程。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２５】（実施の形態１）本実施形態の半導体集積
回路装置は、ＤＲＡＭとロジックＬＳＩとを混載したシ
ステムＬＳＩであり、例えば図１に示すようなシステム
構成を備えている。すなわち、半導体基板（以下、単に
基板という）１の主面上には、メインメモリであるＤＲ
ＡＭ、演算装置であるＣＰＵ、ＣＰＵの制御回路ＣＮＴ
Ｌ、インターフェース回路ＩＦおよび電源回路ＰＷなど
が形成されている。ＤＲＡＭが形成された領域には、メ
モリセルをアレイ状に配置したメモリセルアレイＭＡＲ
Ｙ、センスアンプＳＡ、ワード線ドライバＷＤ、ＤＲＡ
Ｍの制御回路、入出力回路などが含まれている。センス
アンプＳＡ、ワード線ドライバＷＤなどは、直接周辺回
路としてメモリセルアレイＭＡＲＹの周辺に形成され、
制御回路、入出力回路などは間接周辺回路領域に形成さ
れている。
【００２６】次に、本実施形態のシステムＬＳＩの製造
方法を図２〜図２７を用いて工程順に説明する。なお、
特に断らない限り、基板の断面を示す各図の左側部分は
メモリ領域（ＤＲＡＭのメモリセルアレイ）を示し、右
側部分はロジック領域を示している。
【００２７】まず、図２に示すように、例えば１〜１０
Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからな
る半導体基板（以下、単に基板という）１に素子分離溝
２、ｐ型ウエル３およびｎ型ウエル４を形成し、続いて
ｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に膜
厚６nm〜７nm程度ゲート酸化膜６を形成した後、メモリ
領域のゲート酸化膜６の上部にゲート電極７Ａ（ワード
線ＷＬ）を形成し、ロジック領域のゲート酸化膜６の上
部にゲート電極７Ｂ、７Ｃを形成する。
【００２８】上記素子分離溝２を形成するには、まず素
子分離領域の基板１をエッチングして深さ３００nm〜４
００nm程度の溝を形成し、続いて溝の内部を含む基板１
上にＣＶＤ(Chemical Vapor Deposition) 法で酸化シリ
コン膜５を堆積した後、溝の外部の不要な酸化シリコン
膜５を化学機械研磨(Chemical Mechanical Polishing;
ＣＭＰ) 法によって除去する。
【００２９】また、ｐ型ウエル３およびｎ型ウエル４を
形成するには、基板１のｐ型ウエル形成領域にｐ型不純
物（ホウ素）をイオン注入し、ｎ型ウエル形成領域にｎ
型不純物（例えばリン）をイオン注入した後、約１００
０℃の熱処理を行ってこれらの不純物を拡散させる。さ
らに、ゲート酸化膜６を形成するには、ｐ型ウエル３お
よびｎ型ウエル４の表面をフッ酸系の洗浄液で洗浄した
後、基板１を約８００℃でスチーム酸化する。
【００３０】ゲート電極７Ａ（ワード線ＷＬ）およびゲ
ート電極７Ｂ、７Ｃは、例えば次のような方法で形成す
る。まず、基板１上にＣＶＤ法で膜厚２００nm程度の多
結晶シリコン膜（図示せず）を堆積した後、ｐ型ウエル
３の上部の多結晶シリコン膜にｎ型不純物（例えばリ
ン）をイオン注入し、ｎ型ウエル４の上部の多結晶シリ
コン膜にｐ型不純物（ホウ素）をイオン注入する。次
に、上記多結晶シリコン膜の上部にＣＶＤ法で窒化シリ
コン膜８を堆積した後、フォトレジスト膜（図示せず）
をマスクにして窒化シリコン膜８と多結晶シリコン膜と
をドライエッチングする。これにより、メモリ領域のｐ
型ウエル３の上部にｎ型の多結晶シリコンからなるゲー
ト電極７Ａ（ワード線ＷＬ）が形成され、ロジック領域
のｐ型ウエル３の上部に同じくｎ型の多結晶シリコンか
らなるゲート電極７Ｂが形成される。また、ロジック領
域のｎ型ウエル４の上部には、ｐ型の多結晶シリコンか
らなるゲート電極７Ｃが形成される。
【００３１】メモリ領域のゲート電極７Ａは、後述する
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極を構成
し、ロジック領域のゲート電極７Ｂ、７Ｃは、それぞれ
後述するｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型
ＭＩＳＦＥＴＱｐのゲート電極を構成する。
【００３２】図３は、上記ゲート電極７Ａが形成された
メモリ領域の一部を示す平面図である。なお、前記図２
は、図３のＡ−Ａ’線に沿った断面図である。
【００３３】周囲を素子分離溝２によって囲まれた活性
領域Ｌは、図の左右方向に延在する細長い島状のパター
ンで構成される。後述するように、これらの活性領域Ｌ
のそれぞれには、ソース、ドレインの一方を互いに共有
する２個のメモリセル選択用ＭＩＳＦＥＴＱｓが形成さ
れる。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極
７Ａは、同一の幅、同一のスペースで図の上下方向に沿
って直線的に延在し、活性領域Ｌ以外の領域ではワード
線ＷＬとして機能する。ゲート電極７Ａ（ワード線Ｗ
Ｌ）の幅（ゲート長）は０．１３μm 〜０．１４μm 程
度、互いに隣接するゲート電極７Ａ（ワード線ＷＬ）同
士のスペースは０．１３μm 〜０．１４μm 程度であ
る。
【００３４】次に、図４に示すように、ｐ型ウエル３に
ｎ型不純物（例えばリン）をイオン注入してｎ- 型半導
体領域９を形成し、ｎ型ウエル４にｐ型不純物（ホウ
素）をイオン注入してｐ- 型半導体領域１０を形成した
後、図５に示すように、基板１上にＣＶＤ法で堆積した
膜厚５０nm〜１００nm程度の酸化シリコン膜（図示せ
ず）を異方的にエッチングすることによって、ゲート電
極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃの側壁にサイドウ
ォールスペーサ１１を形成する。
【００３５】次に、図６に示すように、基板１を熱酸化
することによってｎ- 型半導体領域９の表面およびｐ-
型半導体領域１０の表面に酸化シリコン膜１２を形成し
た後、この酸化シリコン膜１２を通じてロジック領域の
ｐ型ウエル３にｎ型不純物（例えばリン）をイオン注入
してｎ+ 型半導体領域１３を形成し、ｎ型ウエル４にｐ
型不純物（ホウ素）をイオン注入してｐ+ 型半導体領域
１４を形成する。ｎ+型半導体領域１３は、ｎチャネル
型ＭＩＳＦＥＴＱｎのソース、ドレインを構成し、ｐ+
型半導体領域１４は、ｐチャネル型ＭＩＳＦＥＴＱｐの
ソース、ドレインを構成する。
【００３６】次に、図７に示すように、ロジック領域の
ｎ+ 型半導体領域１３の表面およびｐ+ 型半導体領域１
４の表面の酸化シリコン膜１２をウェットエッチングで
除去する。このとき、メモリ領域はフォトレジスト膜
（図示せず）で覆い、ｎ- 型半導体領域９の表面の酸化
シリコン膜１２が除去されないようにする。
【００３７】次に、図８に示すように、メモリ領域のゲ
ート電極７Ａ（ワード線ＷＬ）、ロジック領域のゲート
電極７Ｂ、７Ｃ、ｎ+ 型半導体領域１３（ソース、ドレ
イン）およびｐ+ 型半導体領域１４（ソース、ドレイ
ン）のそれぞれの表面にシリサイド層１６を形成する。
【００３８】上記シリサイド層１６を形成するには、ま
ずゲート電極７Ａ（ワード線ＷＬ）、７Ｂ、７Ｃの上面
を覆っている窒化シリコン膜８をエッチングで除去した
後、スパッタリング法などを用いて基板１上にＣｏ（コ
バルト）膜（図示せず）を堆積し、続いて基板１を熱処
理してＣｏ膜とシリコン（基板１およびゲート電極７
Ａ、７Ｂ、７Ｃ）とを反応させた後、未反応のＣｏ膜を
エッチングで除去する。このとき、メモリ領域のｎ- 型
半導体領域９は酸化シリコン膜１２で覆われているの
で、その表面にはシリサイド層１６が形成されない。こ
れにより、メモリセルのリーク電流を低減してりフレッ
シュ特性を向上させることができる。また、ここまでの
工程で、ロジック領域のＣＭＯＳ回路を構成するｎチャ
ネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥ
ＴＱｐが略完成する。
【００３９】次に、図９に示すように、基板１上にＣＶ
Ｄ法で膜厚５０nm〜１００nm程度の窒化シリコン膜１７
および膜厚４００nm〜５００nm程度の酸化シリコン膜１
８を順次堆積し、続いて酸化シリコン膜１８の表面を化
学機械研磨法で平坦化した後、図１０に示すように、メ
モリ領域の酸化シリコン膜１８、窒化シリコン膜１７お
よび酸化シリコン膜１２をドライエッチングすることに
よって、後の工程でビット線が接続されるｎ- 型半導体
領域９の上部にコンタクトホール１９を形成する。
【００４０】上記酸化シリコン膜１８のエッチングは、
窒化シリコンに比べて酸化シリコンのエッチング速度が
大きくなるような条件で行い、窒化シリコン膜１７が完
全には除去されないようにする。また、窒化シリコン膜
１７のエッチングは、窒化シリコン膜１７が異方的にエ
ッチングされるような条件で行い、ゲート電極７Ａ（ワ
ード線ＷＬ）の側壁に窒化シリコン膜１７を残すように
する。これにより、微細な径を有するコンタクトホール
１９がゲート電極７（ワード線ＷＬ）に対して自己整合
（セルフアライン）で形成される。
【００４１】図１１は、上記コンタクトホール１９の平
面パターンを示すメモリ領域の平面図、図１２は、図１
１のＢ−Ｂ’線に沿った断面図である。図示のように、
コンタクトホール１９は、その一部が素子分離溝２の上
部に延在する細長い平面パターンで構成される。コンタ
クトホール１９の径は、長辺方向が５４０nm程度、短辺
方向が１４０nm程度である。
【００４２】次に、図１３に示すように、コンタクトホ
ール１９の内部にプラグ２１を埋め込む。プラグ２１を
埋め込むには、まずフッ酸を含んだ洗浄液を使ってコン
タクトホール１９の内部をウェット洗浄し、続いてコン
タクトホール１９の内部および酸化シリコン膜１８の上
部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多
結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、
コンタクトホール１９の外部の不要な多結晶シリコン膜
をドライエッチングによって除去する。このとき、本実
施形態では、多結晶シリコン膜をオーバーエッチングす
ることによって、プラグ２１の上面をコンタクトホール
１９の上端部よりも１５０nm程度下方に後退させる。こ
の後退量は、少なくとも後の工程でプラグ２１の上部に
堆積するＴｉＮ膜（２６）の膜厚よりも大きいことを条
件とする。
【００４３】次に、図１４に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでロ
ジック領域の酸化シリコン膜１８およびその下層の窒化
シリコン膜１７をドライエッチングすることによって、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１３
（ソース、ドレイン）の上部にコンタクトホール２３を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域１４（ソース、ドレイン）の上部にコンタクトホー
ル２４を形成する。また、このとき同時に、ｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコンタク
トホール２５を形成する。
【００４４】次に、図１５および図１６（コンタクトホ
ール１９の長辺方向に沿ったメモリ領域の断面図）に示
すように、ロジック領域のコンタクトホール２３、２
４、２５の内部およびメモリ領域のコンタクトホール１
９の内部（プラグ２１の上部）にプラグ２２を埋め込
む。プラグ２２を埋め込むには、コンタクトホール１
９、２３〜２５の内部および酸化シリコン膜１８の上部
にＣＶＤ法で膜厚３０nm〜４０nm程度のＴｉＮ膜２６お
よび膜厚３００nm程度のＷ膜２７を順次堆積した後、コ
ンタクトホール１９、２３〜２５の外部の不要なＴｉＮ
膜２６およびＷ膜２７を化学機械研磨法によって除去す
る。このように、ロジック領域のコンタクトホール２
３、２４、２５の内部およびメモリ領域のコンタクトホ
ール１９の内部に同時にプラグ２２を埋め込むことによ
り、ＤＲＡＭとロジックＬＳＩとを混載したシステムＬ
ＳＩの製造工程を短縮することができる。
【００４５】メモリ領域のコンタクトホール１９の内部
には、すでに多結晶シリコンからなるプラグ２１が埋め
込まれているが、前述したように、このプラグ２１の上
面はコンタクトホール１９の上端部よりも下方に後退し
ており、その後退量はＴｉＮ膜２６の膜厚よりも大き
い。従って、コンタクトホール１９の内部（プラグ２１
の上部）に形成されるプラグ２２は、ロジック領域のコ
ンタクトホール２３〜２５の内部に形成されるプラグ２
２と同様、ＴｉＮ膜２６とＷ膜２７との積層膜で構成さ
れる。他方、プラグ２１の後退量をＴｉＮ膜２６の膜厚
と同等もしくはそれ以下にした場合は、コンタクトホー
ル１９、２３〜２５の外部の不要なＷ膜２７を化学機械
研磨法によって除去する際にコンタクトホール１９の上
部のＷ膜２７も除去されるので、コンタクトホール１９
の内部に形成されるプラグ２２は、ＴｉＮ膜２６のみに
よって構成される。
【００４６】上記プラグ２２は、高融点金属であるＷ膜
２７を主体として構成されているために抵抗が低いと共
に耐熱性が高い。Ｗ膜２７の下層のＴｉＮ膜２６は、Ｗ
膜２７をＣＶＤ法で堆積する際に使用する六フッ化タン
グステン（ＷＦ6 ）とＳｉとが反応して欠陥( エンクロ
ーチメントやワームホール) が発生するのを防止するバ
リア層として機能すると共に、後の熱処理工程でＷ膜２
７と基板１とが反応（シリサイド化反応）するのを防止
するバリア層として機能する。また、このＴｉＮ膜２６
は、次の工程でプラグ２２の上部に形成するビット線を
構成する金属膜（Ｗ膜）とプラグ２１を構成する多結晶
シリコン膜とが反応して両者の界面に高抵抗のシリサイ
ド層が形成されるのを防止するバリア層としても機能す
る。
【００４７】図１７（ａ）は、上記プラグ２２が埋め込
まれたメモリ領域のコンタクトホール１９の上端部近傍
を示す拡大断面図である。通常、コンタクトホール１９
の内部に堆積した多結晶シリコン膜をオーバーエッチン
グしてその上面を後退させた場合、その後退量はコンタ
クトホール１９の中央部で最大となる。そのため、図示
のように、プラグ２１とその上部のＴｉＮ膜２６とは、
ＴｉＮ膜２６の底面だけでなく、その側面の一部におい
ても互いに接触することになる。また、多結晶シリコン
膜のエッチング条件によっては、図１７（ｂ）に示すよ
うに、コンタクトホール１９の側壁近傍で多結晶シリコ
ン膜（プラグ２１）の表面がコンタクトホール１９の上
端部まで達することがある。この場合は、ビット線を構
成する金属膜とプラグ２１を構成する多結晶シリコン膜
とが接触することとなるが、両者の接触面積は極めて小
さいので、特に支障はない。
【００４８】次に、図１８、図１９（メモリ領域の平面
図）および図２０（図１９のＢ−Ｂ’線に沿った断面
図）に示すように、メモリ領域の酸化シリコン膜１８の
上部にビット線ＢＬを形成し、ロジック領域の酸化シリ
コン膜１８の上部に第１層目の配線３０、３１、３２、
３３を形成する。
【００４９】ビット線ＢＬおよび配線３０〜３３を形成
するには、酸化シリコン膜１８の上部にスパッタリング
法で膜厚１００nm程度のＷ膜（図示せず）を堆積した
後、フォトレジスト膜２９をマスクにしたドライエッチ
ングでこのＷ膜をパターニングする。
【００５０】また、本実施形態では、メモリセルサイズ
を微細化したときに顕在化するビット線ＢＬ間の寄生容
量を低減するために、ビット線ＢＬの幅を隣接するビッ
ト線ＢＬとの間隔よりも狭くする。すなわち、図１９お
よび図２０に示すように、ビット線ＢＬの幅は、ビット
線ＢＬの幅方向（Ｂ−Ｂ’線方向）に沿ったコンタクト
ホール１９の径よりも狭い。
【００５１】この結果、上記Ｗ膜をドライエッチングし
てビット線ＢＬを形成する際、図２０に示すように、コ
ンタクトホール１９の内部ではプラグ２２の一部を構成
するＷ膜２７もエッチングされる。しかし、プラグ２２
の他の一部を構成するＴｉＮ膜２６は、Ｗ膜をエッチン
グする際に使用するガス（例えばＳＦ6 ＋Ｃｌ2 ）によ
ってはエッチングされにくいため、殆ど削られることは
ない。これにより、プラグ２１を構成する多結晶シリコ
ン膜とその上部の（プラグ２２の一部を構成する）Ｔｉ
Ｎ膜２６とは、ビット線ＢＬの形成後においても、その
形成前と同じ広い面積で接触することとなる。
【００５２】このように、本実施形態のビット線形成方
法によれば、ＴｉＮ膜２６とプラグ２１（多結晶シリコ
ン膜）との接触面積を十分に確保することができるの
で、ビット線ＢＬ−プラグ２２−プラグ２１間のコンタ
クト抵抗の増加を防止することができる。また、製造工
程の途中で行われる熱処理に起因するＴｉＮ膜の体積収
縮によってＴｉＮ膜２６とプラグ２１（多結晶シリコン
膜）との界面にボイドが発生した場合でも、両者のコン
タクト抵抗が大幅に増加したり、ビット線ＢＬがプラグ
２１の表面から剥離するという不良が発生したりするこ
とがないので、ビット線ＢＬ−プラグ２２−プラグ２１
間の接続信頼性を確保することができる。
【００５３】また、本実施形態によれば、Ｗ（タングス
テン）を主体とする低抵抗のメタル膜でビット線ＢＬを
構成したことにより、ビット線ＢＬを形成する工程でロ
ジック領域の第１層目の配線３０、３１、３２、３３を
同時に形成することができるので、ＤＲＡＭ−ロジック
混載ＬＳＩの製造工程を簡略化することができる。
【００５４】さらに、酸化シリコン膜１８に形成したコ
ンタクトホール１９の内部に２層のプラグ２１、２２を
埋め込んでその上部にビット線ＢＬを形成する本実施形
態によれば、従来プロセスに比べてビット線形成工程を
短縮することができる。
【００５５】次に、図２１および図２２（メモリ領域の
平面図）に示すように、ビット線ＢＬおよび第１層目の
配線３０〜３３の上部に膜厚３００nm程度の酸化シリコ
ン膜３４を形成した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングでメモリ領域の酸化シ
リコン膜３４、その下層の酸化シリコン膜１８、窒化シ
リコン膜１７および酸化シリコン膜１２を順次エッチン
グすることによって、ビット線ＢＬが接続されていない
ｎ- 型半導体領域９の上部にコンタクトホール２０を形
成する。このコンタクトホール２０の径は、１４０nm程
度である。
【００５６】次に、図２３に示すように、コンタクトホ
ール２０の内部にプラグ３５を埋め込む。プラグ３５を
埋め込むには、まずフッ酸を含んだ洗浄液を使ってコン
タクトホール２０の内部をウェット洗浄し、続いてコン
タクトホール２０の内部および酸化シリコン膜３４の上
部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多
結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、
コンタクトホール２０の外部の不要な多結晶シリコン膜
をドライエッチングによって除去する。
【００５７】次に、基板１を熱処理し、コンタクトホー
ル１９の内部のプラグ２１およびコンタクトホール２０
の内部のプラグ３５を構成する多結晶シリコン膜中のｎ
型不純物を基板１（ｐ型ウエル３）に拡散させることに
よって、ｎ+ 型半導体領域１５（ソース、ドレイン）を
形成する。ここまでの工程で、メモリ領域にメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。
【００５８】次に、図２４および図４４に示すように、
酸化シリコン膜３４の上部にＣＶＤ法で膜厚１００nm程
度の窒化シリコン膜４０を堆積し、続いて窒化シリコン
膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積し
た後、フォトレジスト膜( 図示せず) をマスクにしてメ
モリ領域の酸化シリコン膜４１およびその下層の窒化シ
リコン膜４０をドライエッチングすることにより、コン
タクトホール２０の上部に溝４２を形成する。情報蓄積
用容量素子の下部電極は、この溝４２の内壁に沿って形
成されるので、下部電極の表面積を大きくして蓄積電荷
量を増やすためには、溝４２を形成する酸化シリコン膜
４１を厚い膜厚（例えば１. ３μｍ程度）で堆積する必
要がある。
【００５９】次に、図２５に示すように、上記溝４２の
内部に情報蓄積用容量素子の下部電極として使用される
多結晶シリコン膜４３を形成する。多結晶シリコン膜４
３を形成するには、まず溝４２の内部および酸化シリコ
ン膜４１の上部にｎ型不純物（リン）をドープした膜厚
５０nm程度のアモルファスシリコン膜（図示せず）をＣ
ＶＤ法で堆積し、続いて溝４２の外部の不要なアモルフ
ァスシリコン膜をドライエッチングで除去する。
【００６０】次に、溝４２の内部に残った上記アモルフ
ァスシリコン膜の表面をフッ酸系の洗浄液でウェット洗
浄した後、減圧雰囲気中でアモルファスシリコン膜の表
面にモノシラン（ＳｉＨ4 ）を供給しながら基板１を熱
処理することによって、アモルファスシリコン膜を多結
晶化すると共にその表面にシリコン粒を成長させる。こ
れにより、表面が粗面化された多結晶シリコン膜４３が
溝４２の内壁に沿って形成される。
【００６１】次に、図２６に示すように、溝４２の内部
および酸化シリコン膜４１の上部にＣＶＤ法で膜厚１５
nm程度の酸化タンタル( Ｔａ2 Ｏ5)膜４４を堆積し、続
いて溝４２の内部および酸化タンタル膜４４の上部にＣ
ＶＤ法とスパッタリング法とを併用して膜厚１５０nm程
度のＴｉＮ膜４５を堆積した後、フォトレジスト膜（図
示せず）をマスクにしてＴｉＮ膜４５と酸化タンタル膜
４４とをドライエッチングする。これにより、ＴｉＮ膜
４５からなる上部電極、酸化タンタル膜４４からなる容
量絶縁膜および多結晶シリコン膜４３からなる下部電極
で構成される情報蓄積用容量素子Ｃが形成される。ま
た、ここまでの工程により、メモリセル選択用ＭＩＳＦ
ＥＴＱｓとこれに直列に接続された情報蓄積用容量素子
ＣとからなるＤＲＡＭのメモリセルが略完成する。
【００６２】情報蓄積用容量素子Ｃの容量絶縁膜は、上
記酸化タンタル膜４４の他、例えばＰＺＴ、ＰＬＴ、Ｐ
ＬＺＴ、ＰｂＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、
ＢＳＴ、ＳＢＴまたはＴａ2 Ｏ5 など、ペロブスカイト
型または複合ペロブスカイト型の結晶構造を有する高誘
電体または強誘電体を主成分とする絶縁膜によって構成
してもよい。
【００６３】次に、図２７に示すように、情報蓄積用容
量素子Ｃの上部にＣＶＤ法で膜厚１００nm程度の酸化シ
リコン膜５０を堆積し、続いてロジック領域の配線３
０、３３の上部の酸化シリコン膜５０、４１、窒化シリ
コン膜４０および酸化シリコン膜３４をドライエッチン
グすることによってスルーホール５１、５２を形成した
後、スルーホール５１、５２の内部にプラグ５３を形成
する。プラグ５３を形成するには、例えば酸化シリコン
膜５０の上部にスパッタリング法で膜厚１００nm程度の
ＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚５
００nm程度のＷ膜を堆積した後、スルーホール５１、５
２の外部の不要なＷ膜およびＴｉＮ膜をドライエッチン
グで除去する。
【００６４】次に、酸化シリコン膜５０の上部に第２層
目の配線５４〜５６を形成する。配線５４〜５６を形成
するには、例えば酸化シリコン膜５０の上部にスパッタ
リング法で膜厚５０nm程度のＴｉＮ膜、膜厚５００nm程
度のＡｌ（アルミニウム）合金膜および膜厚５０nm程度
のＴｉ膜を堆積した後、フォトレジスト膜（図示せず）
をマスクにしてこれらの膜をドライエッチングする。
【００６５】その後、配線５４〜５６の上層に層間絶縁
膜を挟んで複数層の配線を形成するが、それらの図示は
省略する。以上の工程により、本実施形態のシステムＬ
ＳＩが略完成する。
【００６６】（実施の形態２）ビット線ＢＬは、次のよ
うな方法によって形成することもできる。まず、図２８
に示すように、ゲート電極７Ａ（ワード線ＷＬ）、ロジ
ック領域のゲート電極７Ｂ、７Ｃの上部に窒化シリコン
膜１７および酸化シリコン膜１８を順次堆積した後、酸
化シリコン膜１８の表面を化学機械研磨法で平坦化す
る。ここまでの工程は、前記実施の形態１の図２〜図９
に示す工程と同じである。
【００６７】次に、図２９に示すように、メモリ領域の
酸化シリコン膜１８、窒化シリコン膜１７および酸化シ
リコン膜１２をドライエッチングすることによって、後
の工程で情報蓄積用容量素子Ｃが接続されるｎ- 型半導
体領域９の上部にコンタクトホール３６を形成した後、
コンタクトホール３６の内部に多結晶シリコン膜からな
るプラグ３７を埋め込む。プラグ３７を埋め込むには、
コンタクトホール３６の内部および酸化シリコン膜１８
の上部にリン（Ｐ）などのｎ型不純物をドープした低抵
抗多結晶シリコン膜（図示せず）を堆積した後、コンタ
クトホール３６の外部の不要な多結晶シリコン膜をドラ
イエッチングによって除去する。
【００６８】次に、図３０に示すように、酸化シリコン
膜１８の上部に膜厚２００nm程度の酸化シリコン膜２８
をＣＶＤ法で堆積した後、メモリ領域の酸化シリコン膜
２８、１８、窒化シリコン膜１７および酸化シリコン膜
１２をドライエッチングすることによって、後の工程で
ビット線が接続されるｎ- 型半導体領域９の上部にコン
タクトホール１９を形成する。このコンタクトホール１
９は、前記実施の形態１のコンタクトホール１９と同
様、その一部が素子分離溝２の上部に延在する細長い平
面パターンで構成される（図１１、図１２参照）。
【００６９】次に、上記コンタクトホール１９の内部に
プラグ２１を埋め込む。プラグ２１を埋め込むには、コ
ンタクトホール１９の内部および酸化シリコン膜２８の
上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗
多結晶シリコン膜（図示せず）を堆積した後、コンタク
トホール１９の外部の不要な多結晶シリコン膜をドライ
エッチングによって除去する。このとき、前記実施の形
態１と同様、多結晶シリコン膜をオーバーエッチングす
ることによって、プラグ２１の上面をコンタクトホール
１９の上端部よりも下方に後退させる。この後退量は、
少なくとも後の工程でプラグ２１の上部に堆積するＴｉ
Ｎ膜（２６）の膜厚よりも大きいことを条件とする。
【００７０】次に、基板１を熱処理し、コンタクトホー
ル１９の内部のプラグ２１およびコンタクトホール３６
の内部のプラグ３７を構成する多結晶シリコン膜中のｎ
型不純物を基板１（ｐ型ウエル３）に拡散させることに
よって、ｎ+ 型半導体領域１５（ソース、ドレイン）を
形成する。ここまでの工程で、メモリ領域にメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。
【００７１】次に、図３１に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでロ
ジック領域の酸化シリコン膜２８、１８およびその下層
の窒化シリコン膜１７をドライエッチングすることによ
って、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領
域１３（ソース、ドレイン）の上部にコンタクトホール
２３を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域１４（ソース、ドレイン）の上部にコンタク
トホール２４を形成する。また、このとき同時に、ｐチ
ャネル型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコ
ンタクトホール２５を形成する。
【００７２】次に、前記実施の形態１と同様の方法でロ
ジック領域のコンタクトホール２３、２４、２５の内部
およびメモリ領域のコンタクトホール１９の内部（プラ
グ２１の上部）にＴｉＮ膜２６とＷ膜２７との積層膜で
構成されたプラグ２２を埋め込む。
【００７３】次に、図３２および図３３（コンタクトホ
ール１９の長辺方向に沿ったメモリ領域の断面図）に示
すように、前記実施の形態１と同様の方法でメモリ領域
の酸化シリコン膜２８の上部にビット線ＢＬを形成し、
ロジック領域の酸化シリコン膜２８の上部に第１層目の
配線３０、３１、３２、３３を形成する。
【００７４】上記ビット線ＢＬを形成する際は、図３３
に示すように、コンタクトホール１９の内部でプラグ２
２の一部を構成するＷ膜２７がエッチングされる。しか
し、プラグ２２の他の一部を構成するＴｉＮ膜２６は、
Ｗ膜をエッチングする際に使用するガスによってはエッ
チングされにくいため、殆ど削られることはない。これ
により、プラグ２１を構成する多結晶シリコン膜とその
上部の（プラグ２２の一部を構成する）ＴｉＮ膜２６と
は、ビット線ＢＬの形成後においても、その形成前と同
じ広い面積で接触することとなる。
【００７５】次に、図３４に示すように、第１層目の配
線３０〜３３および同図には示さないビット線ＢＬの上
部に酸化シリコン膜３４を形成し、続いてメモリ領域の
コンタクトホール３６の上部の酸化シリコン膜３４、２
８にコンタクトホール３８を形成した後、コンタクトホ
ール３８の内部にプラグ３９を埋め込む。プラグ３９を
埋め込むには、コンタクトホール３８の内部および酸化
シリコン膜３４の上部にリン（Ｐ）などのｎ型不純物を
ドープした低抵抗多結晶シリコン膜（図示せず）を堆積
した後、コンタクトホール３８の外部の不要な多結晶シ
リコン膜をドライエッチングによって除去する。
【００７６】次に、図３５に示すように、酸化シリコン
膜３４の上部に窒化シリコン膜４０および酸化シリコン
膜４１を順次堆積し、続いてメモリ領域の酸化シリコン
膜４１および窒化シリコン膜４０に溝４２を形成する。
【００７７】次に、前記実施の形態１と同様の方法で上
記溝４２の内部に多結晶シリコン膜４３からなる下部電
極および酸化タンタル膜４４からなる容量絶縁膜を形成
し、さらにその上部にＴｉＮ膜４５からなる上部電極を
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとか
らなるＤＲＡＭのメモリセルが略完成する。その後の工
程は、前記実施の形態１と同じである。
【００７８】上記した本実施形態の製造方法は、コンタ
クトホール１９の内部のプラグ２１とコンタクトホール
３６の内部のプラグ３７とを同時に形成するため、コン
タクトホール１９の上部に形成されるビット線ＢＬとコ
ンタクトホール３６の内部のプラグ３７との電気的絶縁
を図るための酸化シリコン膜２８が必要となり、その
分、前記実施の形態１に比べて工程が増える。
【００７９】しかし、前記実施の形態１と同様、コンタ
クトホール１９の内部のＴｉＮ膜２６とプラグ２１（多
結晶シリコン膜）との接触面積を十分に確保することが
できるので、ビット線ＢＬ−プラグ２２−プラグ２１間
のコンタクト抵抗の増加を防止することができる。ま
た、製造工程の途中で行われる熱処理に起因するＴｉＮ
膜の体積収縮によってＴｉＮ膜２６とプラグ２１（多結
晶シリコン膜）との界面にボイドが発生した場合でも、
両者のコンタクト抵抗が大幅に増加したり、ビット線Ｂ
Ｌがプラグ２１の表面から剥離するという不良が発生し
たりすることがないので、ビット線ＢＬ−プラグ２２−
プラグ２１間の接続信頼性を確保することができる。
【００８０】（実施の形態３）ビット線ＢＬは、次のよ
うな方法によって形成することもできる。まず、図３６
に示すように、ゲート電極７Ａ（ワード線ＷＬ）、ロジ
ック領域のゲート電極７Ｂ、７Ｃの上部に窒化シリコン
膜１７および酸化シリコン膜１８を順次堆積した後、酸
化シリコン膜１８の表面を化学機械研磨法で平坦化す
る。ここまでの工程は、前記実施の形態１の図２〜図９
に示す工程と同じである。
【００８１】次に、図３７に示すように、メモリ領域の
酸化シリコン膜１８、窒化シリコン膜１７および酸化シ
リコン膜１２をドライエッチングすることによって、後
の工程でビット線ＢＬが接続されるｎ- 型半導体領域９
の上部にコンタクトホール１９を形成し、後の工程で情
報蓄積用容量素子Ｃが接続されるｎ- 型半導体領域９の
上部にコンタクトホール４５を形成した後、コンタクト
ホール１９、４５の内部に多結晶シリコン膜からなるプ
ラグ２１、４６を埋め込む。
【００８２】上記プラグ２１、４６を埋め込むには、コ
ンタクトホール１９、４５の内部および酸化シリコン膜
１８の上部にリン（Ｐ）などのｎ型不純物をドープした
低抵抗多結晶シリコン膜（図示せず）を堆積した後、コ
ンタクトホール１９、４５の外部の不要な多結晶シリコ
ン膜をドライエッチングによって除去する。このとき、
多結晶シリコン膜をオーバーエッチングすることによっ
て、プラグ２１、４６の上面をコンタクトホール１９、
４５の上端部よりも下方に後退させる。この後退量は、
少なくとも後の工程でプラグ２１、４６の上部に堆積す
るＴｉＮ膜（２６）の膜厚よりも大きいことを条件とす
る。
【００８３】上記コンタクトホール１９、４５のうち、
コンタクトホール１９（ビット線ＢＬが接続されるコン
タクトホール）は、前記実施の形態１のコンタクトホー
ル１９と同様、その一部が素子分離溝２の上部に延在す
る細長い平面パターンで構成される（図１１、図１２参
照）。
【００８４】次に、基板１を熱処理し、コンタクトホー
ル１９の内部のプラグ２１およびコンタクトホール４５
の内部のプラグ４６を構成する多結晶シリコン膜中のｎ
型不純物を基板１（ｐ型ウエル３）に拡散させることに
よって、ｎ+ 型半導体領域１５（ソース、ドレイン）を
形成する。ここまでの工程で、メモリ領域にメモリセル
選択用ＭＩＳＦＥＴＱｓが形成される。
【００８５】次に、図３８に示すように、フォトレジス
ト膜（図示せず）をマスクにしたドライエッチングでロ
ジック領域の酸化シリコン膜１８およびその下層の窒化
シリコン膜１７をドライエッチングすることによって、
ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１３
（ソース、ドレイン）の上部にコンタクトホール２３を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域１４（ソース、ドレイン）の上部にコンタクトホー
ル２４を形成する。また、このとき同時に、ｐチャネル
型ＭＩＳＦＥＴＱｐのゲート電極７Ｃの上部にコンタク
トホール２５を形成する。
【００８６】次に、図３９に示すように、ロジック領域
のコンタクトホール２３、２４、２５の内部およびメモ
リ領域のコンタクトホール１９、４５の内部（プラグ２
１、４６の上部）にＴｉＮ膜２６とＷ膜２７との積層膜
で構成されたプラグ２２を埋め込む。
【００８７】次に、図４０および図４１（コンタクトホ
ール１９の長辺方向に沿ったメモリ領域の断面図）に示
すように、前記実施の形態１と同様の方法でメモリ領域
の酸化シリコン膜１８の上部にビット線ＢＬを形成し、
ロジック領域の酸化シリコン膜２８の上部に第１層目の
配線３０、３１、３２、３３を形成する。
【００８８】上記ビット線ＢＬを形成する際は、図４１
に示すように、コンタクトホール１９の内部でプラグ２
２の一部を構成するＷ膜２７がエッチングされる。しか
し、プラグ２２の他の一部を構成するＴｉＮ膜２６は、
Ｗ膜をエッチングする際に使用するガスによってはエッ
チングされにくいため、殆ど削られることはない。これ
により、プラグ２１を構成する多結晶シリコン膜とその
上部の（プラグ２２の一部を構成する）ＴｉＮ膜２６と
は、ビット線ＢＬの形成後においても、その形成前と同
じ広い面積で接触することとなる。
【００８９】次に、図４２に示すように、第１層目の配
線３０〜３３および同図には示さないビット線ＢＬの上
部に酸化シリコン膜３４を形成し、続いてメモリ領域の
コンタクトホール４５の上部の酸化シリコン膜３４にコ
ンタクトホール４７を形成した後、コンタクトホール４
７の内部にプラグ４８を埋め込む。プラグ４８を埋め込
むには、コンタクトホール４７の内部および酸化シリコ
ン膜３４の上部にリン（Ｐ）などのｎ型不純物をドープ
した低抵抗多結晶シリコン膜（図示せず）を堆積した
後、コンタクトホール４７の外部の不要な多結晶シリコ
ン膜をドライエッチングによって除去する。
【００９０】次に、図４３に示すように、酸化シリコン
膜３４の上部に窒化シリコン膜４０および酸化シリコン
膜４１を順次堆積し、続いてメモリ領域の酸化シリコン
膜４１および窒化シリコン膜４０に溝４２を形成する。
【００９１】次に、前記実施の形態１と同様の方法で上
記溝４２の内部に多結晶シリコン膜４３からなる下部電
極および酸化タンタル膜４４からなる容量絶縁膜を形成
し、さらにその上部にＴｉＮ膜４５からなる上部電極を
形成することにより、メモリセル選択用ＭＩＳＦＥＴＱ
ｓとこれに直列に接続された情報蓄積用容量素子Ｃとか
らなるＤＲＡＭのメモリセルが略完成する。その後の工
程は、前記実施の形態１と同じである。
【００９２】上記した本実施形態の製造方法によれば、
前記実施の形態１と同様、コンタクトホール１９の内部
のＴｉＮ膜２６とプラグ２１（多結晶シリコン膜）との
接触面積を十分に確保することができるので、ビット線
ＢＬ−プラグ２２−プラグ２１間のコンタクト抵抗の増
加を防止することができる。また、ビット線ＢＬ−プラ
グ２２−プラグ２１間の接続信頼性を確保することがで
きる。
【００９３】また、上記した本実施形態の製造方法によ
れば、前記実施の形態１と同様、従来プロセスに比べて
ビット線形成工程を短縮することができる。
【００９４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００９５】前記実施の形態１〜３では、ビット線ＢＬ
の幅をコンタクトホール１９の径よりも狭くする場合に
ついて説明したが、本発明は、ビット線ＢＬの幅をコン
タクトホール１９の径と同等またはそれ以上にする場合
であっても、ビット線ＢＬとコンタクトホール１９との
合わせずれによるプラグ２１（多結晶シリコン膜）の削
れを防止する対策として有用である。
【００９６】また、前記実施の形態１〜３では、ＤＲＡ
Ｍ−ロジック混載ＬＳＩに適用した場合について説明し
たが、本発明は、ＤＲＡＭに適用することもできる。こ
の場合は、前記実施の形態１〜３で説明したロジック領
域のＭＩＳＦＥＴをＤＲＡＭの周辺回路のＭＩＳＦＥＴ
に置き換えて解釈すればよい。
【００９７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００９８】（１）本発明によれば、多結晶シリコン膜
で構成されたプラグの上部にバリア層を介してビット線
を形成するＤＲＡＭにおいて、プラグとバリア層との接
触面積の減少を防止してコンタクト抵抗の低減、接続信
頼性の向上を図ることができるので、ＤＲＡＭやＤＲＡ
Ｍ−ロジック混載ＬＳＩの信頼性、製造歩留まりを向上
させることができる。
【００９９】（２）本発明によれば、多結晶シリコン膜
で構成されたプラグの上部にバリア層を介してビット線
を形成するＤＲＡＭ、またはこのＤＲＡＭを含む混混載
ＬＳＩの製造工程を短縮することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装
置の全体構成の一例を示すブロック図である。
【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部平面図である。
【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装
置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図１２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１７】（ａ）、（ｂ）は、本発明の実施の形態１で
ある半導体集積回路装置の製造方法を示す基板の要部断
面図である。
【図１８】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図２０】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【図２３】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４０】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４１】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４２】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４３】本発明の実施の形態３である半導体集積回路
装置の製造方法を示す基板の要部断面図である。
【図４４】本発明の実施の形態１である半導体集積回路
装置の製造方法を示す基板の要部平面図である。
【符号の説明】
１ 半導体基板 ２ 素子分離溝 ３ ｐ型ウエル ４ ｎ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ７Ａ、７Ｂ、７Ｃ ゲート電極 ８ 窒化シリコン膜 ９ ｎ- 型半導体領域 １０ ｐ- 型半導体領域 １１ サイドウォールスペーサ １２ 酸化シリコン膜 １３ ｎ+ 型半導体領域（ソース、ドレイン） １４ ｐ+ 型半導体領域（ソース、ドレイン） １５ ｎ+ 型半導体領域（ソース、ドレイン） １６ シリサイド層 １７ 窒化シリコン膜 １８ 酸化シリコン膜 １９ コンタクトホール ２０ コンタクトホール ２１ プラグ ２２ プラグ ２３〜２５ コンタクトホール ２６ ＴｉＮ膜 ２７ Ｗ膜 ２８ 酸化シリコン膜 ２９ フォトレジスト膜 ３０〜３３ 配線 ３４ 酸化シリコン膜 ３５ プラグ ３６ コンタクトホール ３７ プラグ ３８ コンタクトホール ３９ プラグ ４０ 窒化シリコン膜 ４１ 酸化シリコン膜 ４２ 溝 ４３ 酸化タンタル膜 ４４ ＴｉＮ膜 ４５ コンタクトホール ４６ プラグ ４７ コンタクトホール ４８ プラグ ５０ 酸化シリコン膜 ５１、５２ スルーホール ５３ プラグ ５４〜５６ 配線 ＢＬ ビット線 Ｃ 情報蓄積用容量素子 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 (72)発明者 橋本 孝司 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 黒田 謙一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 吉田 省史 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 岩城 俊之 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 松岡 正道 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 4M104 BB13 BB18 BB20 CC01 DD02 DD08 DD16 DD17 DD43 DD65 FF22 GG10 GG16 HH15 5F033 HH19 JJ04 KK33 NN05 NN07 PP06 QQ11 QQ31 QQ48 QQ73 QQ80 RR04 RR06 SS11 TT02 VV06 VV16 XX08 5F048 AA09 AB01 AC03 BA01 BB05 BB12 BE03 BF06 BF07 BG01 BG14 5F083 AD42 AD48 AD61 AD62 GA06 JA06 JA14 JA15 JA32 JA39 JA40 KA05 MA02 MA03 MA06 MA19 NA01 PR03 PR21 PR36 PR40 ZA12 ZA13

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面の第１領域に形成され
    た第１ＭＩＳＦＥＴおよび第２領域に形成された第２Ｍ
    ＩＳＦＥＴのそれぞれの上部に第１絶縁膜が形成され、 前記第１領域の前記第１絶縁膜に形成された第１接続孔
    の内部には、前記第１ＭＩＳＦＥＴのソース、ドレイン
    の一方に電気的に接続された第１プラグおよび前記第１
    プラグの上部に形成された第２プラグが埋め込まれ、 前記第２領域の前記第１絶縁膜に形成された第２接続孔
    の内部には、前記第２ＭＩＳＦＥＴのソース、ドレイン
    の一方に電気的に接続された第３プラグが埋め込まれ、 前記第１領域の前記第１絶縁膜の上部には、前記第１接
    続孔の内部の前記第１プラグおよびその下部の前記第２
    プラグを介して前記第１ＭＩＳＦＥＴのソース、ドレイ
    ンの一方に電気的に接続された第１配線が形成された半
    導体集積回路装置であって、 前記第１接続孔の内部の前記第２プラグは、第１金属材
    料からなる第１金属膜およびその上部に形成された第２
    金属材料からなる第２金属膜によって構成され、 前記第２接続孔の内部の前記第３プラグは、前記第１金
    属材料からなる第３金属膜およびその上部に形成された
    前記第２金属材料からなる第４金属膜によって構成され
    ていることを特徴とする半導体集積回路装置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置にお
    いて、前記第１接続孔の内部における前記第１プラグと
    その上部の前記第１金属膜との接触面積は、前記第１金
    属膜とその上部の前記第２金属膜との接触面積よりも大
    きいことを特徴とする半導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置にお
    いて、前記第１接続孔の内部における前記第１プラグと
    その上部の前記第１金属膜との接触面積は、前記第１接
    続孔の平面レイアウト面積に等しいか、またはそれ以上
    であることを特徴とする半導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置にお
    いて、前記第１プラグとその上部の前記第１金属膜と
    は、前記第１金属膜の底面および側面において互いに接
    触していることを特徴とする半導体集積回路装置。
  5. 【請求項５】 請求項１記載の半導体集積回路装置にお
    いて、前記第２接続孔の内部における前記第４金属膜の
    膜厚は、その下部の前記第３金属膜の膜厚よりも大きい
    ことを特徴とする半導体集積回路装置。
  6. 【請求項６】 請求項１記載の半導体集積回路装置にお
    いて、前記第１接続孔の内部における前記第１金属膜の
    膜厚は、前記第１接続孔の上端部から前記第１金属膜の
    上面までの深さよりも小さいことを特徴とする半導体集
    積回路装置。
  7. 【請求項７】 請求項１記載の半導体集積回路装置にお
    いて、前記第１金属材料の電気抵抗は、前記第２金属材
    料の電気抵抗よりも大きいことを特徴とする半導体集積
    回路装置。
  8. 【請求項８】 請求項１記載の半導体集積回路装置にお
    いて、前記第１金属材料は、金属窒化物を主成分とする
    ことを特徴とする半導体集積回路装置。
  9. 【請求項９】 請求項１記載の半導体集積回路装置にお
    いて、前記第１配線は、前記第２金属材料からなる第５
    金属膜によって構成されていることを特徴とする半導体
    集積回路装置。
  10. 【請求項１０】 請求項１記載の半導体集積回路装置に
    おいて、前記第１プラグは、シリコンを主成分とする第
    １導電膜によって構成されていることを特徴とする半導
    体集積回路装置。
  11. 【請求項１１】 請求項１０記載の半導体集積回路装置
    において、前記第２プラグは、その下部の前記第１導電
    膜をエッチングして下方に後退させた領域に形成されて
    いることを特徴とする半導体集積回路装置。
  12. 【請求項１２】 請求項１０記載の半導体集積回路装置
    において、前記第２接続孔の内部には、前記第３プラグ
    のみが埋め込まれていることを特徴とする半導体集積回
    路装置。
  13. 【請求項１３】 請求項１記載の半導体集積回路装置に
    おいて、前記第１接続孔の上部の前記第１配線は、前記
    第２プラグの上面の一部の領域のみを覆っていることを
    特徴とする半導体集積回路装置。
  14. 【請求項１４】 請求項１記載の半導体集積回路装置に
    おいて、前記第１接続孔の上部の前記第１配線の幅は、
    前記第１配線の幅方向に沿った前記第１接続孔の径より
    も小さいことを特徴とする半導体集積回路装置。
  15. 【請求項１５】 請求項１記載の半導体集積回路装置に
    おいて、前記第２ＭＩＳＦＥＴのソース、ドレインの表
    面にはシリサイド層が形成され、前記第１ＭＩＳＦＥＴ
    のソース、ドレインの表面には前記シリサイド層が形成
    されていないことを特徴とする半導体集積回路装置。
  16. 【請求項１６】 請求項１記載の半導体集積回路装置に
    おいて、前記第２接続孔の内部に埋め込まれた前記第３
    プラグのアスペクト比は、前記第１接続孔の内部に埋め
    込まれた前記第２プラグのアスペクト比よりも大きいこ
    とを特徴とする半導体集積回路装置。
  17. 【請求項１７】 請求項１記載の半導体集積回路装置に
    おいて、前記第１ＭＩＳＦＥＴのソース、ドレインの他
    方には、容量素子が電気的に接続されていることを特徴
    とする半導体集積回路装置。
  18. 【請求項１８】 請求項１７記載の半導体集積回路装置
    において、前記第１ＭＩＳＦＥＴおよび前記容量素子は
    ＤＲＡＭのメモリセルを構成し、前記第１配線はビット
    線を構成していることを特徴とする半導体集積回路装
    置。
  19. 【請求項１９】 請求項１８記載の半導体集積回路装置
    において、前記第２ＭＩＳＦＥＴは、ロジックＬＳＩの
    一部を構成していることを特徴とする半導体集積回路装
    置。
  20. 【請求項２０】 以下の工程を含む半導体集積回路装置
    の製造方法； （ａ）半導体基板の主面の第１領域に第１ＭＩＳＦＥＴ
    を形成し、第２領域に第２ＭＩＳＦＥＴを形成した後、
    前記半導体基板の主面上に、前記第１ＭＩＳＦＥＴおよ
    び前記第２ＭＩＳＦＥＴを覆う第１絶縁膜を形成する工
    程、（ｂ）前記第１領域の前記第１絶縁膜に第１接続孔
    を形成した後、前記第１接続孔の内部に第１プラグを埋
    め込むことによって、前記第１ＭＩＳＦＥＴのソース、
    ドレインの一方と前記第１プラグとを電気的に接続する
    工程、（ｃ）前記第２領域の前記第１絶縁膜に第２接続
    孔を形成した後、前記第１接続孔の内部の前記第１プラ
    グの上部に第２プラグを埋め込むことによって、前記第
    １プラグと前記第２プラグとを電気的に接続し、前記第
    ２接続孔の内部に第３プラグを埋め込むことによって、
    前記第２ＭＩＳＦＥＴのソース、ドレインの一方と前記
    第３プラグとを電気的に接続する工程、（ｄ）前記第１
    領域の前記第１絶縁膜の上部に第１配線を形成し、前記
    第１接続孔の内部の前記第１プラグおよび前記第２プラ
    グを介して、前記第１ＭＩＳＦＥＴのソース、ドレイン
    の一方と前記第１配線とを電気的に接続する工程。
  21. 【請求項２１】 請求項２０記載の半導体集積回路装置
    の製造方法において、前記第１接続孔の内部に前記第１
    プラグを埋め込む工程は、（ｂ−１）前記第１絶縁膜の
    上部および前記第１接続孔の内部に、前記第１プラグを
    構成する第１導電膜を形成する工程、（ｂ−２）前記第
    １導電膜をエッチングすることによって、前記第１絶縁
    膜の上部の前記第１導電膜を除去し、前記第１接続孔の
    内部の前記第１導電膜の上面を前記第１接続孔の上端部
    よりも下方に後退させる工程、を含むことを特徴とする
    半導体集積回路装置の製造方法。
  22. 【請求項２２】 請求項２１記載の半導体集積回路装置
    の製造方法において、前記第１導電膜は、シリコンを主
    成分とすることを特徴とする半導体集積回路装置の製造
    方法。
  23. 【請求項２３】 請求項２１記載の半導体集積回路装置
    の製造方法において、前記第１接続孔の内部に前記第２
    プラグを埋め込み、前記第２接続孔の内部に前記第３プ
    ラグを埋め込む工程は、（ｃ−１）前記第１絶縁膜の上
    部、前記第１接続孔の内部および前記第２接続孔の内部
    に、前記第２プラグおよび前記第３プラグのそれぞれの
    一部を構成する第１金属材料からなる金属膜を形成する
    工程、（ｃ−２）前記第１金属材料からなる金属膜の上
    部に、前記第２プラグおよび前記第３プラグのそれぞれ
    の他の一部を構成する第２金属材料からなる金属膜を形
    成する工程、（ｃ−３）前記第１絶縁膜の上部の前記第
    ２金属材料からなる金属膜および前記第１金属材料から
    なる金属膜を除去し、前記第１接続孔の内部および前記
    第２接続孔の内部に、前記第１金属材料からなる金属膜
    および前記第２金属材料からなる金属膜を残す工程、を
    含むことを特徴とする半導体集積回路装置の製造方法。
  24. 【請求項２４】 請求項２３記載の半導体集積回路装置
    の製造方法において、前記第１絶縁膜の上部に前記第１
    配線を形成する工程は、（ｄ−１）前記第１接続孔の上
    部および前記第１絶縁膜の上部に前記第１配線を構成す
    る前記第２金属材料からなる金属膜を形成する工程、
    （ｄ−２）前記第２金属材料のエッチング速度が前記第
    １金属材料のエッチング速度よりも大きいエッチング条
    件で、前記第２金属材料からなる金属膜をエッチングす
    る工程、を含むことを特徴とする半導体集積回路装置の
    製造方法。
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