JP2001217406A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリセル領域と周辺回路領域の段差を緩和
する。 【解決手段】 シリコン酸化膜３４上にルテニウム膜を
堆積し、このルテニウム膜をパターニングすることによ
り、メモリセル領域にキャパシタの下部電極４５を形成
するとともに、周辺回路領域にダミーパターン４１、４
２を形成する。
する。 【解決手段】 シリコン酸化膜３４上にルテニウム膜を
堆積し、このルテニウム膜をパターニングすることによ
り、メモリセル領域にキャパシタの下部電極４５を形成
するとともに、周辺回路領域にダミーパターン４１、４
２を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】たとえば特開平７−７０８４号公報は、
ビット線の上部にキャパシタを配置するキャパシタ・オ
ーバー・ビットライン（Capacitor Over Bit-line ）構
造のＤＲＡＭ（Dynamic Random Access Memory）を開示
している。この公報に記載されたＤＲＡＭでは、ビット
線の上部に配置したキャパシタの下部電極（蓄積電極）
を円筒状に加工し、この下部電極上に容量絶縁膜と上部
電極（プレート電極）とを形成する構造を採用してい
る。下部電極を円筒状に加工ことによってその表面積を
増加し、メモリセルの微細化に伴うキャパシタの蓄積電
荷量（Ｃs ）の減少を補うようにしている。これにより
キャパシタに必要な容量値を確保してＤＲＡＭのリフレ
ッシュ特性を向上できる。このように、ＣＯＢ構造を有
するメモリセルにおいては、半導体記憶装置としての動
作信頼度を確保する必要上、キャパシタの構造に対して
相当の立体化が必須となっている。
ビット線の上部にキャパシタを配置するキャパシタ・オ
ーバー・ビットライン（Capacitor Over Bit-line ）構
造のＤＲＡＭ（Dynamic Random Access Memory）を開示
している。この公報に記載されたＤＲＡＭでは、ビット
線の上部に配置したキャパシタの下部電極（蓄積電極）
を円筒状に加工し、この下部電極上に容量絶縁膜と上部
電極（プレート電極）とを形成する構造を採用してい
る。下部電極を円筒状に加工ことによってその表面積を
増加し、メモリセルの微細化に伴うキャパシタの蓄積電
荷量（Ｃs ）の減少を補うようにしている。これにより
キャパシタに必要な容量値を確保してＤＲＡＭのリフレ
ッシュ特性を向上できる。このように、ＣＯＢ構造を有
するメモリセルにおいては、半導体記憶装置としての動
作信頼度を確保する必要上、キャパシタの構造に対して
相当の立体化が必須となっている。
【０００３】ところが、キャパシタ構造の立体化によっ
て、キャパシタの標高に相当する分だけメモリセル領域
の標高が高く形成され、周辺回路領域との境界に段差が
生じる。段差の形成は、キャパシタを覆う層間絶縁膜表
面の段差として現れ、層間絶縁膜上に配線を形成する
際、あるいは層間絶縁膜に接続孔を形成する際のフォト
リソグラフィにおける露光の焦点深度マージンを低下す
る。このため配線や接続孔の加工精度が低下し、配線あ
るいは接続孔内の接続部材の接続信頼性を損なう。
て、キャパシタの標高に相当する分だけメモリセル領域
の標高が高く形成され、周辺回路領域との境界に段差が
生じる。段差の形成は、キャパシタを覆う層間絶縁膜表
面の段差として現れ、層間絶縁膜上に配線を形成する
際、あるいは層間絶縁膜に接続孔を形成する際のフォト
リソグラフィにおける露光の焦点深度マージンを低下す
る。このため配線や接続孔の加工精度が低下し、配線あ
るいは接続孔内の接続部材の接続信頼性を損なう。
【０００４】そこで、たとえば特開平１１−１７１４４
号公報あるいは特開平１１−２６７１３号公報に記載さ
れているように、キャパシタの下部電極形成の際に用い
られるシリコン酸化膜を周辺回路領域に残すことによ
り、周辺回路領域とメモリセル領域に形成される標高差
を緩和する手段が用いられる。あるいは、キャパシタを
覆う絶縁膜にＢＰＳＧ（Boron Phosphor Silicate Glas
s ）等熱流動性を有する膜を用いて平坦化を図ってい
る。
号公報あるいは特開平１１−２６７１３号公報に記載さ
れているように、キャパシタの下部電極形成の際に用い
られるシリコン酸化膜を周辺回路領域に残すことによ
り、周辺回路領域とメモリセル領域に形成される標高差
を緩和する手段が用いられる。あるいは、キャパシタを
覆う絶縁膜にＢＰＳＧ（Boron Phosphor Silicate Glas
s ）等熱流動性を有する膜を用いて平坦化を図ってい
る。
【０００５】ところで、キャパシタ構造の立体化によっ
ても近年の集積化された半導体集積回路装置、特に２５
６Ｍｂｉｔ（メガビット）相当以降のＤＲＡＭにおいて
は、必要な容量値（蓄積電荷量）の確保が困難になるこ
とが予想される。
ても近年の集積化された半導体集積回路装置、特に２５
６Ｍｂｉｔ（メガビット）相当以降のＤＲＡＭにおいて
は、必要な容量値（蓄積電荷量）の確保が困難になるこ
とが予想される。
【０００６】そこで、１９９６年１１月１０日、応用物
理学会発行、「応用物理」６５巻、１１号、ｐ１１１１
〜１１１２に記載されているように、酸化タンタル（Ｔ
ａ2Ｏ5 ）、あるいはＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴ
（ＢａX Ｓｒ1-x ＴｉＯ3 ）等の高誘電体（強誘電体）
材料をキャパシタの絶縁膜に用いることが検討されてい
る。Ｔａ2 Ｏ5 は比誘電率が２０程度と高く、また、Ｓ
ＴＯ、ＢＳＴは比誘電率が２００〜５００程度ときわめ
て高いため、これらの高誘電率膜を用いれば、従来用い
られているシリコン酸化膜、シリコン窒化膜に比較して
高い容量値を実現することが容易になる。特に、ＳＴ
Ｏ、ＢＳＴは誘電率が高く、容量値増加の効果が顕著に
得られることが期待される。
理学会発行、「応用物理」６５巻、１１号、ｐ１１１１
〜１１１２に記載されているように、酸化タンタル（Ｔ
ａ2Ｏ5 ）、あるいはＳＴＯ（ＳｒＴｉＯ3 ）、ＢＳＴ
（ＢａX Ｓｒ1-x ＴｉＯ3 ）等の高誘電体（強誘電体）
材料をキャパシタの絶縁膜に用いることが検討されてい
る。Ｔａ2 Ｏ5 は比誘電率が２０程度と高く、また、Ｓ
ＴＯ、ＢＳＴは比誘電率が２００〜５００程度ときわめ
て高いため、これらの高誘電率膜を用いれば、従来用い
られているシリコン酸化膜、シリコン窒化膜に比較して
高い容量値を実現することが容易になる。特に、ＳＴ
Ｏ、ＢＳＴは誘電率が高く、容量値増加の効果が顕著に
得られることが期待される。
【０００７】ＳＴＯ、ＢＳＴの成膜は、酸化性雰囲気で
実施される。このため、従来用いられているシリコン材
料をキャパシタ用の電極に用いれば、電極界面に誘電率
の低いシリコン酸化膜が形成され好ましくない。そこで
キャパシタ用の電極材料には耐酸化性に優れたＲｕ（ル
テニウム）、Ｐｔ（白金）、ＲｕＯ2 （酸化ルテニウ
ム）等が検討されている。
実施される。このため、従来用いられているシリコン材
料をキャパシタ用の電極に用いれば、電極界面に誘電率
の低いシリコン酸化膜が形成され好ましくない。そこで
キャパシタ用の電極材料には耐酸化性に優れたＲｕ（ル
テニウム）、Ｐｔ（白金）、ＲｕＯ2 （酸化ルテニウ
ム）等が検討されている。
【０００８】
【発明が解決しようとする課題】ところが、ＢＳＴのよ
うな高誘電率の酸化金属膜は耐熱性に乏しく、キャパシ
タ絶縁膜の形成後に高温熱処理の介在する被膜形成等の
処理を行うことは好ましくない。従って前記したＢＰＳ
Ｇ膜を用いた平坦化手法ではＢＰＳＧ膜をリフローする
ための高温熱処理が介在し、ＢＳＴ膜をキャパシタ絶縁
膜に用いるＤＲＡＭに、ＢＰＳＧ膜による平坦化を適用
することは好ましくない。
うな高誘電率の酸化金属膜は耐熱性に乏しく、キャパシ
タ絶縁膜の形成後に高温熱処理の介在する被膜形成等の
処理を行うことは好ましくない。従って前記したＢＰＳ
Ｇ膜を用いた平坦化手法ではＢＰＳＧ膜をリフローする
ための高温熱処理が介在し、ＢＳＴ膜をキャパシタ絶縁
膜に用いるＤＲＡＭに、ＢＰＳＧ膜による平坦化を適用
することは好ましくない。
【０００９】また、特開平１１−１７１４４号公報ある
いは特開平１１−２６７１３号公報に記載の方法では、
絶縁膜に下部電極形成用の孔を形成し、この孔の内壁に
沿う、あるいはこの孔を埋め込む導線膜（たとえば低抵
抗ポリシリコン）を形成し、孔内にのみ導電膜を形成し
て下部電極を形成する手法が採用される。しかし、耐酸
化性に優れるルテニウム等金属膜を微細な孔内に均一性
良く形成することは難しく、同様に孔内うぃ埋め込んで
形成することも難しい。このため、下部電極の形成には
ルテニウム膜等をスパッタ法等で形成し、このルテニウ
ム膜をパターニング（エッチング）して形成する手法が
有力である。そうであれば、周辺回路領域に孔形成用の
絶縁膜を残して段差を緩和する前記公報記載の技術を採
用することができない。
いは特開平１１−２６７１３号公報に記載の方法では、
絶縁膜に下部電極形成用の孔を形成し、この孔の内壁に
沿う、あるいはこの孔を埋め込む導線膜（たとえば低抵
抗ポリシリコン）を形成し、孔内にのみ導電膜を形成し
て下部電極を形成する手法が採用される。しかし、耐酸
化性に優れるルテニウム等金属膜を微細な孔内に均一性
良く形成することは難しく、同様に孔内うぃ埋め込んで
形成することも難しい。このため、下部電極の形成には
ルテニウム膜等をスパッタ法等で形成し、このルテニウ
ム膜をパターニング（エッチング）して形成する手法が
有力である。そうであれば、周辺回路領域に孔形成用の
絶縁膜を残して段差を緩和する前記公報記載の技術を採
用することができない。
【００１０】本発明の目的は、ＣＯＢ構造を採用し、高
誘電率の誘電体膜をキャパシタ絶縁膜に適用したＤＲＡ
Ｍにおいて、そのメモリセル領域と周辺回路領域の段差
を緩和する手段を提供することにある。
誘電率の誘電体膜をキャパシタ絶縁膜に適用したＤＲＡ
Ｍにおいて、そのメモリセル領域と周辺回路領域の段差
を緩和する手段を提供することにある。
【００１１】本発明の他の目的は、そのようなＤＲＡＭ
の配線あるいは接続孔形成の加工マージンを増加し、Ｄ
ＲＡＭの信頼性を向上することにある。
の配線あるいは接続孔形成の加工マージンを増加し、Ｄ
ＲＡＭの信頼性を向上することにある。
【００１２】本発明の他の目的は、周辺回路領域の配線
設計あるいはキャパシタ上部電極への給電手段の自由度
を向上することにある。
設計あるいはキャパシタ上部電極への給電手段の自由度
を向上することにある。
【００１３】本発明の他の目的は、周辺回路領域の配線
パターン占有面積を低減することにある。
パターン占有面積を低減することにある。
【００１４】本発明の他の目的は、周辺回路のノイズを
低減することにある。
低減することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置は、メモリセ
ル領域および周辺回路領域を含む半導体基板と、半導体
基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴ
上に配置されたビット線および第１層配線と、ビット線
および第１層配線を覆う第１絶縁膜と、メモリセル領域
の第１絶縁膜上に形成された情報蓄積用容量素子の下部
電極と、下部電極に対向して配置された情報蓄積用容量
素子の上部電極と、上下電極間に形成された容量絶縁膜
とを含む半導体集積回路装置であって、下部電極が金属
または金属化合物からなり、周辺回路領域の絶縁膜上に
下部電極と同一材料の導電部材が下部電極の高さと同じ
膜厚で形成されているものである。このような半導体集
積回路装置によれば、周辺回路領域に形成された導電部
材によりその上層に形成される層間絶縁膜の表面を平坦
化できる。これにより、その層間絶縁膜を平坦化するた
めのＣＭＰ（Chemical Mechanical Polishing ）工程等
の負荷を低減できる。これにより平坦化工程を簡略化で
きる。また、周辺回路領域とメモリセル領域との段差を
緩和するためにＢＰＳＧ膜等を用いてリフロー工程を介
在する必要がない。このため、キャパシタ絶縁膜にＢＳ
Ｔ膜等誘電率の高い金属酸化膜を用いることができる。
ル領域および周辺回路領域を含む半導体基板と、半導体
基板の主面に形成されたＭＩＳＦＥＴと、ＭＩＳＦＥＴ
上に配置されたビット線および第１層配線と、ビット線
および第１層配線を覆う第１絶縁膜と、メモリセル領域
の第１絶縁膜上に形成された情報蓄積用容量素子の下部
電極と、下部電極に対向して配置された情報蓄積用容量
素子の上部電極と、上下電極間に形成された容量絶縁膜
とを含む半導体集積回路装置であって、下部電極が金属
または金属化合物からなり、周辺回路領域の絶縁膜上に
下部電極と同一材料の導電部材が下部電極の高さと同じ
膜厚で形成されているものである。このような半導体集
積回路装置によれば、周辺回路領域に形成された導電部
材によりその上層に形成される層間絶縁膜の表面を平坦
化できる。これにより、その層間絶縁膜を平坦化するた
めのＣＭＰ（Chemical Mechanical Polishing ）工程等
の負荷を低減できる。これにより平坦化工程を簡略化で
きる。また、周辺回路領域とメモリセル領域との段差を
緩和するためにＢＰＳＧ膜等を用いてリフロー工程を介
在する必要がない。このため、キャパシタ絶縁膜にＢＳ
Ｔ膜等誘電率の高い金属酸化膜を用いることができる。
【００１８】本発明の半導体集積回路装置の導電部材
は、メモリセル領域の周辺に配置された第１導電部材を
含み、第１導電部材上に、上部電極と第２層配線とを電
気的に接続する第１接続部材が形成されているものであ
る。このような半導体集積回路装置によれば、キャパシ
タの上部電極と上層配線とを接続する接続部材が第１導
電部材上に形成されるため、上部電極と上層配線との接
続信頼性を向上できる。すなわち、上部電極上の層間絶
縁膜（第２絶縁膜）に接続孔を形成する場合、仮に接続
孔が上部電極およびキャパシタ絶縁膜を貫通して形成さ
れてもその下部に第１導電部材が存在すれば、これがエ
ッチングストッパとして機能し、さらに下部の第１層配
線（ビット線と同時に形成される配線）にまで達するこ
とがない。このため上部電極の上層配線と第１層配線と
がショートするような不良を生じない。
は、メモリセル領域の周辺に配置された第１導電部材を
含み、第１導電部材上に、上部電極と第２層配線とを電
気的に接続する第１接続部材が形成されているものであ
る。このような半導体集積回路装置によれば、キャパシ
タの上部電極と上層配線とを接続する接続部材が第１導
電部材上に形成されるため、上部電極と上層配線との接
続信頼性を向上できる。すなわち、上部電極上の層間絶
縁膜（第２絶縁膜）に接続孔を形成する場合、仮に接続
孔が上部電極およびキャパシタ絶縁膜を貫通して形成さ
れてもその下部に第１導電部材が存在すれば、これがエ
ッチングストッパとして機能し、さらに下部の第１層配
線（ビット線と同時に形成される配線）にまで達するこ
とがない。このため上部電極の上層配線と第１層配線と
がショートするような不良を生じない。
【００１９】本発明の半導体集積回路装置の導電部材
は、周辺回路領域を覆う第２導電部材を含み、第２導電
部材は、第２接続部材が形成される領域に第２接続部材
（第１層配線と第２層配線を接続する接続部材）の寸法
より大きなサイズの開口を有する。このような第２接続
部材は、周辺回路領域上に一面に形成されているため、
この第２接続部材に適当な電位を加えることにより、周
辺回路のノイズシールドとして機能させることができ
る。また、第２接続部材の寸法より大きな開口が形成さ
れているため、第２接続部材と第２導電部材とがショー
トすることを防止できる。
は、周辺回路領域を覆う第２導電部材を含み、第２導電
部材は、第２接続部材が形成される領域に第２接続部材
（第１層配線と第２層配線を接続する接続部材）の寸法
より大きなサイズの開口を有する。このような第２接続
部材は、周辺回路領域上に一面に形成されているため、
この第２接続部材に適当な電位を加えることにより、周
辺回路のノイズシールドとして機能させることができ
る。また、第２接続部材の寸法より大きな開口が形成さ
れているため、第２接続部材と第２導電部材とがショー
トすることを防止できる。
【００２０】本発明の半導体集積回路装置の導電部材
は、周辺回路領域に形成された第３導電部材を含み、第
３導電部材は、周辺回路の配線として機能するものであ
る。ビット線と同層に形成される配線（第１層配線）、
上部電極上に形成される配線（第２層配線）に加えて、
その中間位置に下部電極と同層に形成される配線をさら
に備えることができる。これにより周辺回路の配線設計
を容易にする（レイアウトの自由度を増す）ことができ
る。また、レイアウトマージンが向上するためパターン
配置に必要な面積を低減して高集積化に寄与できる。
は、周辺回路領域に形成された第３導電部材を含み、第
３導電部材は、周辺回路の配線として機能するものであ
る。ビット線と同層に形成される配線（第１層配線）、
上部電極上に形成される配線（第２層配線）に加えて、
その中間位置に下部電極と同層に形成される配線をさら
に備えることができる。これにより周辺回路の配線設計
を容易にする（レイアウトの自由度を増す）ことができ
る。また、レイアウトマージンが向上するためパターン
配置に必要な面積を低減して高集積化に寄与できる。
【００２１】本発明の半導体集積回路装置の導電部材
は、メモリセル領域の周辺に配置された第１導電部材を
含み、第１導電部材と上部電極とが電気的に接続され、
上部電極には第１導電部材を介して給電されるものであ
る。これにより上層配線（第２層配線）から上部電極に
給電するための接続孔を省略でき、たとえば第１層配線
（下層配線）からのプレート電位の供給を可能にする。
は、メモリセル領域の周辺に配置された第１導電部材を
含み、第１導電部材と上部電極とが電気的に接続され、
上部電極には第１導電部材を介して給電されるものであ
る。これにより上層配線（第２層配線）から上部電極に
給電するための接続孔を省略でき、たとえば第１層配線
（下層配線）からのプレート電位の供給を可能にする。
【００２２】なお、導電部材を構成する金属または金属
化合物は、ルテニウムまたはルテニウム化合物とするこ
とができる。
化合物は、ルテニウムまたはルテニウム化合物とするこ
とができる。
【００２３】本発明の半導体集積回路装置の製造方法
は、半導体基板の主面のＭＩＳＦＥＴを覆う絶縁膜上に
ビット線および第１層配線を形成し、ビット線および第
１層配線を覆う第１絶縁膜上に情報蓄積用容量素子を形
成する半導体集積回路装置の製造方法であって、（ａ）
第１絶縁膜上に金属膜または金属化合物膜を堆積する工
程と、（ｂ）金属膜または金属化合物膜をパターニング
して、メモリセル領域に情報蓄積用容量素子の下部電極
を形成するとともに、周辺回路領域に導電部材を形成す
る工程と、（ｃ）半導体基板の全面に金属酸化物の誘電
体膜および導電膜を堆積し、導電膜および誘電体膜をパ
ターニングして情報蓄積用容量素子の上部電極および容
量絶縁膜を形成する工程と、（ｄ）情報蓄積用容量素子
および導電部材を覆う第２絶縁膜を堆積する工程と、第
２絶縁膜の表面が、メモリセル領域と周辺回路領域との
間で段差を形成しないものである。これにより第２絶縁
膜上に形成される配線の加工マージンを向上できる。ま
た、第２絶縁膜に平坦化処理（たとえばＣＭＰ法、エッ
チバック法等）を施す場合であってもその工程負荷を低
減できる。
は、半導体基板の主面のＭＩＳＦＥＴを覆う絶縁膜上に
ビット線および第１層配線を形成し、ビット線および第
１層配線を覆う第１絶縁膜上に情報蓄積用容量素子を形
成する半導体集積回路装置の製造方法であって、（ａ）
第１絶縁膜上に金属膜または金属化合物膜を堆積する工
程と、（ｂ）金属膜または金属化合物膜をパターニング
して、メモリセル領域に情報蓄積用容量素子の下部電極
を形成するとともに、周辺回路領域に導電部材を形成す
る工程と、（ｃ）半導体基板の全面に金属酸化物の誘電
体膜および導電膜を堆積し、導電膜および誘電体膜をパ
ターニングして情報蓄積用容量素子の上部電極および容
量絶縁膜を形成する工程と、（ｄ）情報蓄積用容量素子
および導電部材を覆う第２絶縁膜を堆積する工程と、第
２絶縁膜の表面が、メモリセル領域と周辺回路領域との
間で段差を形成しないものである。これにより第２絶縁
膜上に形成される配線の加工マージンを向上できる。ま
た、第２絶縁膜に平坦化処理（たとえばＣＭＰ法、エッ
チバック法等）を施す場合であってもその工程負荷を低
減できる。
【００２４】本製造方法において、導電膜および誘電体
膜のパターニングは、パターニングの端部が導電部材上
に位置するように行われる。
膜のパターニングは、パターニングの端部が導電部材上
に位置するように行われる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２６】図１〜図９は、本発明の一実施の形態であ
るＤＲＡＭ（Dynamic Random Access Memory）の製造方
法を工程順に示した断面図である。基板の断面を示す各
図の左側部分はＤＲＡＭのメモリセルが形成される領域
（メモリセルアレイ）を示し、右側部分は周辺回路領域
を示している。
るＤＲＡＭ（Dynamic Random Access Memory）の製造方
法を工程順に示した断面図である。基板の断面を示す各
図の左側部分はＤＲＡＭのメモリセルが形成される領域
（メモリセルアレイ）を示し、右側部分は周辺回路領域
を示している。
【００２７】まず、図１に示すように、半導体基板（以
下単に基板という）１上にメモリセルの選択ＭＩＳＦＥ
ＴＱｓ、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐを形成し、さらに、こ
れらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐ上にビット線ＢＬお
よび第１層配線３０〜３３を形成する。
下単に基板という）１上にメモリセルの選択ＭＩＳＦＥ
ＴＱｓ、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎおよ
びｐチャネル型ＭＩＳＦＥＴＱｐを形成し、さらに、こ
れらＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐ上にビット線ＢＬお
よび第１層配線３０〜３３を形成する。
【００２８】基板１には素子分離溝２が形成され、ウェ
ット酸化あるいはドライ熱酸化により膜厚の薄いシリコ
ン酸化膜６を形成した後、たとえばシリコン酸化膜７を
素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chem
ical Mechanical Polishing）法により研磨して素子分
離溝２の内部に残し、素子分離領域を形成する。さら
に、基板１にｐ型もしくはｎ型のイオン注入を施し、メ
モリセルアレイの基板１にｐ型ウェル３およびｎ型ウェ
ル５を形成し、周辺回路領域の基板１にｐ型ウェル３お
よびｎ型ウェル４を形成する。その後、約８００℃の熱
酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表
面に清浄なゲート酸化膜８を形成する。
ット酸化あるいはドライ熱酸化により膜厚の薄いシリコ
ン酸化膜６を形成した後、たとえばシリコン酸化膜７を
素子分離溝２に埋め込む。これをたとえばＣＭＰ（Chem
ical Mechanical Polishing）法により研磨して素子分
離溝２の内部に残し、素子分離領域を形成する。さら
に、基板１にｐ型もしくはｎ型のイオン注入を施し、メ
モリセルアレイの基板１にｐ型ウェル３およびｎ型ウェ
ル５を形成し、周辺回路領域の基板１にｐ型ウェル３お
よびｎ型ウェル４を形成する。その後、約８００℃の熱
酸化でｐ型ウェル３およびｎ型ウェル４のそれぞれの表
面に清浄なゲート酸化膜８を形成する。
【００２９】ＭＩＳＦＥＴＱｓ，Ｑｎ，Ｑｐは以下のよ
うにして形成する。すなわち、ゲート酸化膜８上に、不
純物がドープされた多結晶シリコン膜をたとえばＣＶＤ
法で堆積し、その後、たとえばスパッタリング法でＷＮ
膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシ
リコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜
のデンシファイ（緻密化）とを目的とした熱処理を施し
た後、前記シリコン酸化膜の上部に窒化シリコン膜を堆
積する。この窒化シリコン膜をゲート電極パターンにパ
ターニングした後、窒化シリコン膜をマスクにして前記
シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜
をドライエッチングする。これにより、多結晶シリコン
膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成され
る。さらに、これらのゲート電極９の上部にシリコン酸
化膜および窒化シリコン膜からなるキャップ絶縁膜１０
が形成される。なお、メモリセルアレイに形成されたゲ
ート電極９は、ワード線ＷＬとして機能する。
うにして形成する。すなわち、ゲート酸化膜８上に、不
純物がドープされた多結晶シリコン膜をたとえばＣＶＤ
法で堆積し、その後、たとえばスパッタリング法でＷＮ
膜とＷ膜とを堆積する。さらにその上部にＣＶＤ法でシ
リコン酸化膜を堆積する。上記Ｗ膜の応力緩和とＷＮ膜
のデンシファイ（緻密化）とを目的とした熱処理を施し
た後、前記シリコン酸化膜の上部に窒化シリコン膜を堆
積する。この窒化シリコン膜をゲート電極パターンにパ
ターニングした後、窒化シリコン膜をマスクにして前記
シリコン酸化膜、Ｗ膜、ＷＮ膜および多結晶シリコン膜
をドライエッチングする。これにより、多結晶シリコン
膜、ＷＮ膜およびＷ膜からなるゲート電極９が形成され
る。さらに、これらのゲート電極９の上部にシリコン酸
化膜および窒化シリコン膜からなるキャップ絶縁膜１０
が形成される。なお、メモリセルアレイに形成されたゲ
ート電極９は、ワード線ＷＬとして機能する。
【００３０】次に、ゲート電極９の両側のｐ型ウェル３
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによってｎ- 型半導体領域１１を形成し、ｎ型ウェ
ル４にｐ型不純物（ホウ素）をイオン打ち込みすること
によってｐ- 型半導体領域１２を形成する。さらに、基
板１上に窒化シリコン膜１３を堆積した後、メモリセル
アレイの基板１の上部をフォトレジスト膜（図示せず）
で覆い、周辺回路領域の窒化シリコン膜１３を異方的に
エッチングすることによって、周辺回路領域のゲート電
極９の側壁にサイドウォールスペーサ１３ａを形成す
る。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
ｎ+ 型半導体領域１４（ソース、ドレイン）を形成し、
ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込み
することによってｐ+ 型半導体領域１５（ソース、ドレ
イン）を形成する。ここまでの工程で、周辺回路領域に
ＬＤＤ(Lightly Doped Drain) 構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。
にｎ型不純物（リンまたはヒ素）をイオン打ち込みする
ことによってｎ- 型半導体領域１１を形成し、ｎ型ウェ
ル４にｐ型不純物（ホウ素）をイオン打ち込みすること
によってｐ- 型半導体領域１２を形成する。さらに、基
板１上に窒化シリコン膜１３を堆積した後、メモリセル
アレイの基板１の上部をフォトレジスト膜（図示せず）
で覆い、周辺回路領域の窒化シリコン膜１３を異方的に
エッチングすることによって、周辺回路領域のゲート電
極９の側壁にサイドウォールスペーサ１３ａを形成す
る。さらに、周辺回路領域のｐ型ウェル３にｎ型不純物
（リンまたはヒ素）をイオン打ち込みすることによって
ｎ+ 型半導体領域１４（ソース、ドレイン）を形成し、
ｎ型ウェル４にｐ型不純物（ホウ素）をイオン打ち込み
することによってｐ+ 型半導体領域１５（ソース、ドレ
イン）を形成する。ここまでの工程で、周辺回路領域に
ＬＤＤ(Lightly Doped Drain) 構造のソース、ドレイン
を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネ
ル型ＭＩＳＦＥＴＱｐが形成される。
【００３１】次に、ゲート電極９の上部にシリコン酸化
膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣ
ＭＰ法で研磨してその表面を平坦化する。その後、フォ
トレジスト膜（図示せず）をマスクにしてメモリセルア
レイのシリコン酸化膜１６をドライエッチングし、さら
に、シリコン酸化膜１６の下層の窒化シリコン膜１３を
ドライエッチングして２段階のエッチングによりコンタ
クトホール１８、１９を形成する。上記コンタクトホー
ル１８、１９を通じてメモリセルアレイのｐ型ウェル３
（ｎ- 型半導体領域１１）にｎ型不純物（リンまたはヒ
素）のイオンを打ち込み、ｎ+ 型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイにｎチャネル型で構成されるメモリセル選択
用ＭＩＳＦＥＴＱｓが形成される。その後、コンタクト
ホール１８、１９の内部に不純物がドープされた多結晶
シリコン膜を埋め込んでプラグ２０を形成する。プラグ
２０は埋め込まれた多結晶シリコン膜をエッチバック
（またはＣＭＰ法で研磨）して形成する。さらに、シリ
コン酸化膜１６の上部にたとえばＣＶＤ法でシリコン酸
化膜２１を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングで周辺回路領域のシリ
コン酸化膜２１およびその下層のシリコン酸化膜１６を
ドライエッチングする。これによりｎ+ 型半導体領域１
４、ｐ+ 型半導体領域１５、ゲート電極９、メモリセル
アレイのコンタクトホール１８の上部に各々コンタクト
ホール２２、２３、２４、２５を形成する。その後、コ
ンタクトホール２２、２３、２５の底部にシリサイド膜
２６を形成し、コンタクトホール２２、２３、２４、２
５の内部にプラグ２７を形成する。シリサイド膜２６の
形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約６
５０℃で熱処理することによって、プラグ２７の形成は
たとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、
これをＣＭＰ法で研磨し、コンタクトホール２２、２
３、２４、２５の内部のみに残すことによって行う。
膜１６（たとえばＴＥＯＳ酸化膜）を堆積し、これをＣ
ＭＰ法で研磨してその表面を平坦化する。その後、フォ
トレジスト膜（図示せず）をマスクにしてメモリセルア
レイのシリコン酸化膜１６をドライエッチングし、さら
に、シリコン酸化膜１６の下層の窒化シリコン膜１３を
ドライエッチングして２段階のエッチングによりコンタ
クトホール１８、１９を形成する。上記コンタクトホー
ル１８、１９を通じてメモリセルアレイのｐ型ウェル３
（ｎ- 型半導体領域１１）にｎ型不純物（リンまたはヒ
素）のイオンを打ち込み、ｎ+ 型半導体領域１７（ソー
ス、ドレイン）を形成する。ここまでの工程で、メモリ
セルアレイにｎチャネル型で構成されるメモリセル選択
用ＭＩＳＦＥＴＱｓが形成される。その後、コンタクト
ホール１８、１９の内部に不純物がドープされた多結晶
シリコン膜を埋め込んでプラグ２０を形成する。プラグ
２０は埋め込まれた多結晶シリコン膜をエッチバック
（またはＣＭＰ法で研磨）して形成する。さらに、シリ
コン酸化膜１６の上部にたとえばＣＶＤ法でシリコン酸
化膜２１を堆積した後、フォトレジスト膜（図示せず）
をマスクにしたドライエッチングで周辺回路領域のシリ
コン酸化膜２１およびその下層のシリコン酸化膜１６を
ドライエッチングする。これによりｎ+ 型半導体領域１
４、ｐ+ 型半導体領域１５、ゲート電極９、メモリセル
アレイのコンタクトホール１８の上部に各々コンタクト
ホール２２、２３、２４、２５を形成する。その後、コ
ンタクトホール２２、２３、２５の底部にシリサイド膜
２６を形成し、コンタクトホール２２、２３、２４、２
５の内部にプラグ２７を形成する。シリサイド膜２６の
形成はＴｉ膜とＴｉＮ膜とを堆積した後に基板１を約６
５０℃で熱処理することによって、プラグ２７の形成は
たとえばＣＶＤ法でＴｉＮ膜およびＷ膜を堆積した後、
これをＣＭＰ法で研磨し、コンタクトホール２２、２
３、２４、２５の内部のみに残すことによって行う。
【００３２】次に、メモリセルアレイのシリコン酸化膜
２１の上部にビット線ＢＬを形成し、周辺回路領域のシ
リコン酸化膜２１の上部に第１層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第１層目の配線３０〜３
３は、例えばシリコン酸化膜２１の上部にスパッタリン
グ法でＷ膜を堆積した後、フォトレジスト膜をマスクに
してこのＷ膜をドライエッチングすることによって形成
する。
２１の上部にビット線ＢＬを形成し、周辺回路領域のシ
リコン酸化膜２１の上部に第１層目の配線３０〜３３を
形成する。ビット線ＢＬおよび第１層目の配線３０〜３
３は、例えばシリコン酸化膜２１の上部にスパッタリン
グ法でＷ膜を堆積した後、フォトレジスト膜をマスクに
してこのＷ膜をドライエッチングすることによって形成
する。
【００３３】次に、ビット線ＢＬおよび第１層目の配線
３０〜３３の上部にシリコン酸化膜３４を形成する。こ
のシリコン酸化膜３４は、前記シリコン酸化膜１６と同
様の方法で形成する。その後、シリコン酸化膜３４にス
ルーホール３８を形成する。スルーホール３８の形成
は、シリコン酸化膜３４の上部にＣＶＤ法で多結晶シリ
コン膜を堆積した後これをパターニングし、さらにこの
パターニングされた多結晶シリコン膜の側壁にサイドウ
ォールスペーサを形成し、このサイドウォールスペーサ
と多結晶シリコン膜とをマスクにしてエッチングにより
形成できる。このようにサイドウォールスペーサをもマ
スクに用いることにより、露光の解像度限界以下の加工
寸法でスルーホール３８が形成できる。
３０〜３３の上部にシリコン酸化膜３４を形成する。こ
のシリコン酸化膜３４は、前記シリコン酸化膜１６と同
様の方法で形成する。その後、シリコン酸化膜３４にス
ルーホール３８を形成する。スルーホール３８の形成
は、シリコン酸化膜３４の上部にＣＶＤ法で多結晶シリ
コン膜を堆積した後これをパターニングし、さらにこの
パターニングされた多結晶シリコン膜の側壁にサイドウ
ォールスペーサを形成し、このサイドウォールスペーサ
と多結晶シリコン膜とをマスクにしてエッチングにより
形成できる。このようにサイドウォールスペーサをもマ
スクに用いることにより、露光の解像度限界以下の加工
寸法でスルーホール３８が形成できる。
【００３４】次に、スルーホール３８の内部にプラグ３
９を形成する。プラグ３９は、スルーホール３８の内部
を含むシリコン酸化膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
次工程で説明するバリア膜４０を形成するために、エッ
チバックを若干過剰に行い、プラグ３９の表面がシリコ
ン酸化膜３４表面よりも低く、すなわちスルーホール３
８の上部に凹部が形成されるようにする。
９を形成する。プラグ３９は、スルーホール３８の内部
を含むシリコン酸化膜３４の上部にｎ型不純物（リン）
をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール３８の内部のみに残すことによって形成する。
次工程で説明するバリア膜４０を形成するために、エッ
チバックを若干過剰に行い、プラグ３９の表面がシリコ
ン酸化膜３４表面よりも低く、すなわちスルーホール３
８の上部に凹部が形成されるようにする。
【００３５】次に、プラグ３９上にバリア膜４０を形成
する。バリア膜４０の材料は、たとえばタングステン
（Ｗ）、タングステンナイトライド（ＷＮ）、チタンナ
イトライド（ＴｉＮ）、タンタルナイトライド（Ｔａ
Ｎ）、チタンアルミニウムナイトライド（ＴｉＡｌ
Ｎ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タ
ンタルシリコンナイトライド（ＴａＳｉＮ）、タングス
テンシリコンナイトライド（ＷＳｉＮ）、ルテニウムシ
リサイド（ＲｕＳｉ）、タングステンボライド（Ｗ
Ｂ）、チタンボライド（ＴｉＢ）、タングステンカーバ
イト（ＷＣ）、チタンカーバイト（ＴｉＣ）等が例示で
きる。これらの材料を用いたバリア膜４０は、後に説明
するキャパシタ絶縁膜の酸化処理工程において、酸素の
拡散をブロックする機能を有する。この機能については
後に詳述する。
する。バリア膜４０の材料は、たとえばタングステン
（Ｗ）、タングステンナイトライド（ＷＮ）、チタンナ
イトライド（ＴｉＮ）、タンタルナイトライド（Ｔａ
Ｎ）、チタンアルミニウムナイトライド（ＴｉＡｌ
Ｎ）、チタンシリコンナイトライド（ＴｉＳｉＮ）、タ
ンタルシリコンナイトライド（ＴａＳｉＮ）、タングス
テンシリコンナイトライド（ＷＳｉＮ）、ルテニウムシ
リサイド（ＲｕＳｉ）、タングステンボライド（Ｗ
Ｂ）、チタンボライド（ＴｉＢ）、タングステンカーバ
イト（ＷＣ）、チタンカーバイト（ＴｉＣ）等が例示で
きる。これらの材料を用いたバリア膜４０は、後に説明
するキャパシタ絶縁膜の酸化処理工程において、酸素の
拡散をブロックする機能を有する。この機能については
後に詳述する。
【００３６】バリア膜４０は、たとえばプラグ３９およ
びシリコン酸化膜３４の表面にバリア膜４０の材料であ
る被膜をＣＶＤ法またはスパッタ法により形成し、これ
をＣＭＰ法により研磨し、プラグ３９上の凹部（スルー
ホール３８の上部）にのみバリア膜４０を残すことによ
り形成する。
びシリコン酸化膜３４の表面にバリア膜４０の材料であ
る被膜をＣＶＤ法またはスパッタ法により形成し、これ
をＣＭＰ法により研磨し、プラグ３９上の凹部（スルー
ホール３８の上部）にのみバリア膜４０を残すことによ
り形成する。
【００３７】次に、図２に示すように、シリコン酸化膜
３４上にルテニウム膜を堆積し、これをパターニングし
て、周辺回路領域にダミーパターン４１、４２を、メモ
リセル領域にキャパシタの下部電極４５を形成する。ル
テニウム膜の膜厚は、たとえば７００ｎｍとする。よっ
て、下部電極４５の高さは７００ｎｍとなり、下部電極
を０．１３μｍの柱状で加工し、キャパシタ絶縁膜とし
てＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を
０．４ｎｍにすることを前提とすれば、キャパシタの容
量値として４０ｆＦを確保できる。ルテニウム膜は、た
とえばスパッタ法により形成する。ルテニウム膜はＣＶ
Ｄ法により形成しても良い。
３４上にルテニウム膜を堆積し、これをパターニングし
て、周辺回路領域にダミーパターン４１、４２を、メモ
リセル領域にキャパシタの下部電極４５を形成する。ル
テニウム膜の膜厚は、たとえば７００ｎｍとする。よっ
て、下部電極４５の高さは７００ｎｍとなり、下部電極
を０．１３μｍの柱状で加工し、キャパシタ絶縁膜とし
てＢＳＴ膜を用いてシリコン酸化膜換算の実効膜厚を
０．４ｎｍにすることを前提とすれば、キャパシタの容
量値として４０ｆＦを確保できる。ルテニウム膜は、た
とえばスパッタ法により形成する。ルテニウム膜はＣＶ
Ｄ法により形成しても良い。
【００３８】図３は、ルテニウム膜をパターニングした
後の平面図である。メモリセル領域では、ルテニウム膜
は下部電極４５（ＳＮ）のパターンとなるようにパター
ニングする。周辺回路領域ではダミーパターン４１、４
２が形成される。ダミーパターン４１はメモリセル領域
（下部電極パターンＳＮ）を取り囲むように形成する。
ダミーパターン４２は周辺回路領域の全面に形成される
が、後に形成するプラグ領域には開口４３が形成され
る。開口４３はプラグ寸法より大きく形成され、プラグ
形成のマスクずれを考慮してもプラグとダミーパターン
４２とがショートしない寸法で形成される。
後の平面図である。メモリセル領域では、ルテニウム膜
は下部電極４５（ＳＮ）のパターンとなるようにパター
ニングする。周辺回路領域ではダミーパターン４１、４
２が形成される。ダミーパターン４１はメモリセル領域
（下部電極パターンＳＮ）を取り囲むように形成する。
ダミーパターン４２は周辺回路領域の全面に形成される
が、後に形成するプラグ領域には開口４３が形成され
る。開口４３はプラグ寸法より大きく形成され、プラグ
形成のマスクずれを考慮してもプラグとダミーパターン
４２とがショートしない寸法で形成される。
【００３９】このように周辺回路領域にダミーパターン
４１、４２が形成されるため、メモリセル領域のキャパ
シタが高く形成されることに起因する周辺回路領域との
段差を緩和することができる。特に、本実施の形態の製
造方法ではダミーパターンは下部電極パターンと同時に
形成されるものであり、ダミーパターン形成のための工
程を何ら増加させるものではない。
４１、４２が形成されるため、メモリセル領域のキャパ
シタが高く形成されることに起因する周辺回路領域との
段差を緩和することができる。特に、本実施の形態の製
造方法ではダミーパターンは下部電極パターンと同時に
形成されるものであり、ダミーパターン形成のための工
程を何ら増加させるものではない。
【００４０】次に、図４に示すように、ＢＳＴ膜４６を
形成する。ＢＳＴ膜４６は、ＤＲＡＭのキャパシタ絶縁
膜として機能する。ＢＳＴ膜４６の膜厚はたとえば２０
〜３０ｎｍとし、ＣＶＤ法により形成する。さらに、ア
ズデポ状態のＢＳＴ膜４６では、酸素欠陥が多いため、
酸素欠陥を回復するための酸化熱処理を行う。酸化熱処
理は、たとえば酸素雰囲気中、５００℃〜７００℃の温
度範囲の条件で行う。ここでは酸素雰囲気を例示した
が、酸素に限られず、酸化窒素（ＮＯ、Ｎ2 Ｏ）、オゾ
ン（Ｏ3 ）等の酸化性雰囲気でも良い。本実施の形態で
は、下部電極４５にルテニウムを用いるため、ＢＳＴ膜
４６の形成とその後の酸化処理により下部電極４５とＢ
ＳＴ膜４６の界面に誘電体が形成されることがない。す
なわち、ＢＳＴ膜４６の堆積には酸素または酸素を含む
ガスが原料として用いられ、また、酸化処理においては
ＢＳＴ膜４６を透過して活性な酸素が下部電極４５との
界面にまで達する。このため、下部電極４５表面が酸化
され、下部電極４５とＢＳＴ膜４６との界面にルテニウ
ムの酸化物（酸化ルテニウム）が形成される。しかし、
酸化ルテニウムは導電性物質であり、酸化物の形成によ
り容量絶縁膜の実効膜厚が厚くなることがない。特に、
ＢＳＴ膜４６の誘電率が高いため、低誘電率の絶縁膜が
形成されないメリットは大きい。
形成する。ＢＳＴ膜４６は、ＤＲＡＭのキャパシタ絶縁
膜として機能する。ＢＳＴ膜４６の膜厚はたとえば２０
〜３０ｎｍとし、ＣＶＤ法により形成する。さらに、ア
ズデポ状態のＢＳＴ膜４６では、酸素欠陥が多いため、
酸素欠陥を回復するための酸化熱処理を行う。酸化熱処
理は、たとえば酸素雰囲気中、５００℃〜７００℃の温
度範囲の条件で行う。ここでは酸素雰囲気を例示した
が、酸素に限られず、酸化窒素（ＮＯ、Ｎ2 Ｏ）、オゾ
ン（Ｏ3 ）等の酸化性雰囲気でも良い。本実施の形態で
は、下部電極４５にルテニウムを用いるため、ＢＳＴ膜
４６の形成とその後の酸化処理により下部電極４５とＢ
ＳＴ膜４６の界面に誘電体が形成されることがない。す
なわち、ＢＳＴ膜４６の堆積には酸素または酸素を含む
ガスが原料として用いられ、また、酸化処理においては
ＢＳＴ膜４６を透過して活性な酸素が下部電極４５との
界面にまで達する。このため、下部電極４５表面が酸化
され、下部電極４５とＢＳＴ膜４６との界面にルテニウ
ムの酸化物（酸化ルテニウム）が形成される。しかし、
酸化ルテニウムは導電性物質であり、酸化物の形成によ
り容量絶縁膜の実効膜厚が厚くなることがない。特に、
ＢＳＴ膜４６の誘電率が高いため、低誘電率の絶縁膜が
形成されないメリットは大きい。
【００４１】次に、図５に示すように、上部電極となる
導電膜４７を形成する。導電膜４７としては、窒化チタ
ン膜、ルテニウム膜、タングステン膜、ルテニウム膜と
タングステン膜あるいは窒化チタン膜との積層膜とする
ことができる。
導電膜４７を形成する。導電膜４７としては、窒化チタ
ン膜、ルテニウム膜、タングステン膜、ルテニウム膜と
タングステン膜あるいは窒化チタン膜との積層膜とする
ことができる。
【００４２】次に、図６に示すように、導電膜４７上に
図示しないフォトレジスト膜を形成し、これをマスクと
して導電膜４７およびＢＳＴ膜４６をエッチングする。
これにより上部電極４９と、ＢＳＴ膜４６からなるキャ
パシタ絶縁膜５０とを形成する。このエッチングは、ダ
ミーパターン４１上に端部が位置するように行う。これ
は、後に説明するスルーホールの形成の際、ダミーパタ
ーン４１がエッチングストッパとして機能するのに役立
つ。
図示しないフォトレジスト膜を形成し、これをマスクと
して導電膜４７およびＢＳＴ膜４６をエッチングする。
これにより上部電極４９と、ＢＳＴ膜４６からなるキャ
パシタ絶縁膜５０とを形成する。このエッチングは、ダ
ミーパターン４１上に端部が位置するように行う。これ
は、後に説明するスルーホールの形成の際、ダミーパタ
ーン４１がエッチングストッパとして機能するのに役立
つ。
【００４３】次に、図７に示すように、上部電極４９お
よびダミーパターン４１，４２を覆うシリコン酸化膜５
２を形成する。シリコン酸化膜５２は、たとえばＴＥＯ
Ｓ酸化膜の堆積とＣＭＰ法による研磨により表面を平坦
化して形成できる。さらにシリコン酸化膜５２にフォト
リソグラフィとエッチングを用いてスルーホール５６，
５７を形成し、スルーホール５６，５７の内部を含むシ
リコン酸化膜５２上にバリア膜である窒化チタン膜５８
およびタングステン膜５９を堆積する。窒化チタン膜５
８およびタングステン膜５９の堆積にはたとえばＣＶＤ
法を用いる。窒化チタン膜５８はスルーホール５６，５
７の内壁に沿うように形成し、タングステン膜５９はス
ルーホール５６，５７を埋め込むように形成する。次
に、エッチバック法またはＣＭＰ法を用いて、シリコン
酸化膜５２上の窒化チタン膜５８およびタングステン膜
５９を除去する。これによりプラグ６０を形成する。
よびダミーパターン４１，４２を覆うシリコン酸化膜５
２を形成する。シリコン酸化膜５２は、たとえばＴＥＯ
Ｓ酸化膜の堆積とＣＭＰ法による研磨により表面を平坦
化して形成できる。さらにシリコン酸化膜５２にフォト
リソグラフィとエッチングを用いてスルーホール５６，
５７を形成し、スルーホール５６，５７の内部を含むシ
リコン酸化膜５２上にバリア膜である窒化チタン膜５８
およびタングステン膜５９を堆積する。窒化チタン膜５
８およびタングステン膜５９の堆積にはたとえばＣＶＤ
法を用いる。窒化チタン膜５８はスルーホール５６，５
７の内壁に沿うように形成し、タングステン膜５９はス
ルーホール５６，５７を埋め込むように形成する。次
に、エッチバック法またはＣＭＰ法を用いて、シリコン
酸化膜５２上の窒化チタン膜５８およびタングステン膜
５９を除去する。これによりプラグ６０を形成する。
【００４４】前記したように上部電極４９のエッチング
端がダミーパターン４１上に位置するようにしたため、
スルーホール５６は、ダミーパターン４１上に形成され
る。このようにスルーホール５６がダミーパターン４１
上に形成されるため、スルーホール５６が上部電極４９
およびキャパシタ絶縁膜５０を貫通して形成されても、
ダミーパターン４１がエッチングストッパとして機能
し、スルーホール５６が深く形成されることはない。こ
の結果、スルーホール５６が深く加工されて第１層配線
３０等とショートするような好ましくない状況は生じな
い。
端がダミーパターン４１上に位置するようにしたため、
スルーホール５６は、ダミーパターン４１上に形成され
る。このようにスルーホール５６がダミーパターン４１
上に形成されるため、スルーホール５６が上部電極４９
およびキャパシタ絶縁膜５０を貫通して形成されても、
ダミーパターン４１がエッチングストッパとして機能
し、スルーホール５６が深く形成されることはない。こ
の結果、スルーホール５６が深く加工されて第１層配線
３０等とショートするような好ましくない状況は生じな
い。
【００４５】次に、図１０に示すように、プラグ６０に
接続する第２層配線を形成する。第２層配線は、シリコ
ン酸化膜５２上に形成されたシリコン窒化膜６１とその
上層のシリコン酸化膜６２の溝６３に形成される。溝６
３はシリコン酸化膜６２上に形成されたフォトレジスト
膜（図示せず）をマスクとして、２段階のエッチングに
より形成される。すなわち、シリコン酸化膜がエッチン
グされるがシリコン窒化膜がエッチングされない条件の
第１段階のエッチングによりシリコン酸化膜６２をエッ
チングし、その後シリコン窒化膜がエッチングされる第
２の段階のエッチングによりシリコン窒化膜６１をエッ
チングする。これにより、下地であるシリコン酸化膜５
２の過剰なエッチングを防止できる。
接続する第２層配線を形成する。第２層配線は、シリコ
ン酸化膜５２上に形成されたシリコン窒化膜６１とその
上層のシリコン酸化膜６２の溝６３に形成される。溝６
３はシリコン酸化膜６２上に形成されたフォトレジスト
膜（図示せず）をマスクとして、２段階のエッチングに
より形成される。すなわち、シリコン酸化膜がエッチン
グされるがシリコン窒化膜がエッチングされない条件の
第１段階のエッチングによりシリコン酸化膜６２をエッ
チングし、その後シリコン窒化膜がエッチングされる第
２の段階のエッチングによりシリコン窒化膜６１をエッ
チングする。これにより、下地であるシリコン酸化膜５
２の過剰なエッチングを防止できる。
【００４６】溝６３内への第２層の配線は、タンタル、
窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッ
キ法あるいはスパッタ法により形成し、その後これをＣ
ＭＰ法により研磨して溝６３内にのみ残すことにより形
成する。
窒化チタン等のバリア膜６４の堆積後、銅膜６５をメッ
キ法あるいはスパッタ法により形成し、その後これをＣ
ＭＰ法により研磨して溝６３内にのみ残すことにより形
成する。
【００４７】その後、層間絶縁膜、第３層配線等上層配
線を形成することができるが、説明を省略する。
線を形成することができるが、説明を省略する。
【００４８】本実施の形態によれば、ダミーパターン４
１，４２を形成するため、周辺回路領域とメモリセル領
域との間の段差を生じないように形成できる。また、ダ
ミーパターン４１上で上部電極４９がパターニングされ
るようするため、第２層配線と上部電極とを接続するス
ルーホール５６のエッチングが深く形成されないように
することができる。
１，４２を形成するため、周辺回路領域とメモリセル領
域との間の段差を生じないように形成できる。また、ダ
ミーパターン４１上で上部電極４９がパターニングされ
るようするため、第２層配線と上部電極とを接続するス
ルーホール５６のエッチングが深く形成されないように
することができる。
【００４９】なお、ダミーパターン４１は、図１０に示
すように、上部電極４９への給電用部材として用いるこ
とができる。この場合、上部電極４９への給電電圧は第
１層配線３０からプラグ７０を介してダミーパターン４
１に印加され、ダミーパターン４１から上部電極４９に
電位が印加される。キャパシタ絶縁膜５０には開口７１
が形成され、開口７１を介して上部電極４９とダミーパ
ターン４１とが電気的に接続される。
すように、上部電極４９への給電用部材として用いるこ
とができる。この場合、上部電極４９への給電電圧は第
１層配線３０からプラグ７０を介してダミーパターン４
１に印加され、ダミーパターン４１から上部電極４９に
電位が印加される。キャパシタ絶縁膜５０には開口７１
が形成され、開口７１を介して上部電極４９とダミーパ
ターン４１とが電気的に接続される。
【００５０】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５１】たとえば、前記実施の形態において、ダミ
ーパターン４２に適当な電圧を印加してこれを維持し、
周辺回路のノイズシールドに用いることができる。これ
によりノイズ耐性に優れた高品質のＤＲＡＭを構成でき
る。
ーパターン４２に適当な電圧を印加してこれを維持し、
周辺回路のノイズシールドに用いることができる。これ
によりノイズ耐性に優れた高品質のＤＲＡＭを構成でき
る。
【００５２】前記実施の形態では、ダミーパターン４２
を周辺回路領域の全面に形成したが、これを適当な配線
パターンにパターニングし、配線として用いても良い。
これにより、周辺回路領域の配線レイアウトの自由度を
増し、設計を容易にすることができる。あるいは、周辺
回路の配線パターン面積を低減して、ＤＲＡＭの集積度
を向上できる。
を周辺回路領域の全面に形成したが、これを適当な配線
パターンにパターニングし、配線として用いても良い。
これにより、周辺回路領域の配線レイアウトの自由度を
増し、設計を容易にすることができる。あるいは、周辺
回路の配線パターン面積を低減して、ＤＲＡＭの集積度
を向上できる。
【００５３】前記実施の形態では、下部電極としてルテ
ニウムを例示したが、これに限られず、貴金属膜、その
シリサイド膜もしくは酸化膜またはそれらの化合物膜、
たとえば白金膜、ルテニウムシリサイド膜、または、Ｓ
ＲＯ膜でも良い。これらを下部電極に用いても誘電率の
高いＢＳＴ膜をキャパシタ絶縁膜に適用できる。
ニウムを例示したが、これに限られず、貴金属膜、その
シリサイド膜もしくは酸化膜またはそれらの化合物膜、
たとえば白金膜、ルテニウムシリサイド膜、または、Ｓ
ＲＯ膜でも良い。これらを下部電極に用いても誘電率の
高いＢＳＴ膜をキャパシタ絶縁膜に適用できる。
【００５４】前記実施の形態では、キャパシタ絶縁膜と
してＢＳＴ膜を例示したが、ＳＴＯ膜、または、酸化タ
ンタル膜でもよい。
してＢＳＴ膜を例示したが、ＳＴＯ膜、または、酸化タ
ンタル膜でもよい。
【００５５】前記実施の形態では、ＤＲＡＭに適用した
場合について説明したが、ＤＲＡＭを含む半導体集積回
路装置、たとえばシステムＬＳＩ等に広く適用すること
ができる。
場合について説明したが、ＤＲＡＭを含む半導体集積回
路装置、たとえばシステムＬＳＩ等に広く適用すること
ができる。
【００５６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５７】メモリセル領域と周辺回路領域の段差を緩
和できる。
和できる。
【００５８】ＤＲＡＭの配線あるいは接続孔形成の加工
マージンを増加し、ＤＲＡＭの信頼性を向上できる。
マージンを増加し、ＤＲＡＭの信頼性を向上できる。
【００５９】周辺回路領域の配線設計あるいはキャパシ
タ上部電極への給電手段の自由度を向上できる。
タ上部電極への給電手段の自由度を向上できる。
【００６０】周辺回路領域の配線パターン占有面積を低
減できる。
減できる。
【００６１】周辺回路のノイズを低減できる。
【図１】本発明の一実施の形態であるＤＲＡＭの製造方
法を工程順に示した断面図である。
法を工程順に示した断面図である。
【図２】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図３】実施の形態のＤＲＡＭの製造方法を工程順に示
した平面図である。
した平面図である。
【図４】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図５】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図６】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図７】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図８】実施の形態のＤＲＡＭの製造方法を工程順に示
した平面図である。
した平面図である。
【図９】実施の形態のＤＲＡＭの製造方法を工程順に示
した断面図である。
した断面図である。
【図１０】実施の形態のＤＲＡＭの製造方法の他の例を
示した断面図である。
示した断面図である。
１ 基板 ２ 素子分離溝 ３ ｐ型ウェル ４ ｎ型ウェル ５ ｎ型ウェル ６ シリコン酸化膜 ７ シリコン酸化膜 ８ ゲート酸化膜 ９ ゲート電極 １０ キャップ絶縁膜 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ 窒化シリコン膜 １３ａ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ ｐ+ 型半導体領域 １６ シリコン酸化膜 １７ ｎ+ 型半導体領域 １８ コンタクトホール ２０ プラグ ２１ シリコン酸化膜 ２２ コンタクトホール ２６ シリサイド膜 ２７ プラグ ３０〜３３ 第１層配線 ３４ シリコン酸化膜 ３８ スルーホール ３９ プラグ ４０ バリア膜 ４１ ダミーパターン ４２ ダミーパターン ４３ 開口 ４５ 下部電極 ４６ ＢＳＴ膜 ４７ ルテニウム膜 ４９ 上部電極 ５０ キャパシタ絶縁膜 ５２ シリコン酸化膜 ５６、５７ スルーホール ５８ 窒化チタン膜 ５９ タングステン膜 ６０ プラグ ６１ シリコン窒化膜 ６２ シリコン酸化膜 ６３ 溝 ６４ バリア膜 ６５ 銅膜 ＢＬ ビット線 ７０ プラグ ７１ 開口 Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ６８１Ｂ (72)発明者 山田 悟 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 永井 亮 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高浦 則克 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 松岡 秀行 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 梶谷 一彦 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高橋 継雄 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F033 HH07 HH11 HH19 HH21 HH33 JJ04 JJ19 JJ25 JJ27 JJ28 JJ30 JJ31 JJ32 JJ33 JJ34 JJ36 KK01 KK07 KK19 KK27 KK33 MM01 MM05 MM12 MM13 NN03 NN06 NN07 PP06 PP15 PP27 PP28 QQ08 QQ24 QQ25 QQ27 QQ31 QQ37 QQ39 QQ48 QQ70 RR04 RR06 SS04 VV02 VV03 VV16 XX01 XX23 5F083 AD10 AD42 AD48 AD49 AD56 GA13 JA14 JA35 JA38 JA39 JA40 KA20 MA04 MA06 MA16 MA17 MA20 PR10 PR33 PR39 PR40 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA28
Claims (9)
- 【請求項１】 メモリセル領域および周辺回路領域を含
む半導体基板と、前記半導体基板の主面に形成されたＭ
ＩＳＦＥＴと、前記ＭＩＳＦＥＴ上に配置されたビット
線および第１層配線と、前記ビット線および第１層配線
を覆う第１絶縁膜と、前記メモリセル領域の前記第１絶
縁膜上に形成された情報蓄積用容量素子の下部電極と、
前記下部電極に対向して配置された前記情報蓄積用容量
素子の上部電極と、前記上下電極間に形成された容量絶
縁膜とを含む半導体集積回路装置であって、 前記下部電極が金属または金属化合物からなり、前記周
辺回路領域の前記絶縁膜上に前記下部電極と同一材料の
導電部材が前記下部電極の高さと同じ膜厚で形成されて
いることを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、さらに、 前記情報蓄積用容量素子を覆う第２絶縁膜と、前記第２
絶縁膜上に形成された第２層配線と、前記上部電極およ
び第２層配線を電気的に接続する第１接続部材とを有
し、 前記導電部材は、前記メモリセル領域の周辺に配置され
た第１導電部材を含み、 前記第１導電部材上に前記第１接続部材が形成されてい
ることを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、さらに、 前記情報蓄積用容量素子を覆う第２絶縁膜と、前記第２
絶縁膜上に形成された第２層配線と、前記第１および第
２層配線を電気的に接続する第２接続部材とを有し、 前記導電部材は、前記周辺回路領域を覆う第２導電部材
を含み、 前記第２導電部材は、前記第２接続部材が形成される領
域に前記第２接続部材の寸法より大きなサイズの開口を
有することを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置であ
って、 前記第２導電部材は、周辺回路のノイズシールド材とし
て機能することを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、 前記導電部材は、前記周辺回路領域に形成された第３導
電部材を含み、前記第３導電部材は、周辺回路の配線と
して機能することを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１記載の半導体集積回路装置であ
って、 前記導電部材は、前記メモリセル領域の周辺に配置され
た第１導電部材を含み、 前記第１導電部材と前記上部電極とが電気的に接続さ
れ、前記上部電極には前記第１導電部材を介して給電さ
れることを特徴とする半導体集積回路装置。 - 【請求項７】 請求項１〜６の何れか一項に記載の半導
体集積回路装置であって、 前記金属または金属化合物は、ルテニウム、ルテニウム
化合物、プラチナまたはプラチナ化合物であることを特
徴とする半導体集積回路装置。 - 【請求項８】 半導体基板の主面のＭＩＳＦＥＴを覆う
絶縁膜上にビット線および第１層配線を形成し、前記ビ
ット線および第１層配線を覆う第１絶縁膜上に情報蓄積
用容量素子を形成する半導体集積回路装置の製造方法で
あって、 （ａ）前記第１絶縁膜上に金属膜または金属化合物膜を
堆積する工程と、 （ｂ）前記金属膜または金属化合物膜をパターニングし
て、メモリセル領域に前記情報蓄積用容量素子の下部電
極を形成するとともに、周辺回路領域に導電部材を形成
する工程と、 （ｃ）前記半導体基板の全面に金属酸化物の誘電体膜お
よび導電膜を堆積し、前記導電膜および誘電体膜をパタ
ーニングして前記情報蓄積用容量素子の上部電極および
容量絶縁膜を形成する工程と、 （ｄ）前記情報蓄積用容量素子および導電部材を覆う第
２絶縁膜を堆積する工程と、と有し、 前記第２絶縁膜の表面が、前記メモリセル領域と前記周
辺回路領域との間で段差を形成しないことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法であって、 前記導電膜および誘電体膜のパターニングは、前記パタ
ーニングの端部が導電部材上に位置するように行われる
ことを特徴とする半導体集積回路装置の製造方法。
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|---|---|---|---|
| JP2000025227A JP2001217406A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000025227A JP2001217406A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置およびその製造方法 |
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| JP2001217406A true JP2001217406A (ja) | 2001-08-10 |
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ID=18551116
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| JP2000025227A Pending JP2001217406A (ja) | 2000-02-02 | 2000-02-02 | 半導体集積回路装置およびその製造方法 |
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| JP (1) | JP2001217406A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001244435A (ja) * | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100416608B1 (ko) * | 2002-01-16 | 2004-02-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 제조방법 |
| JP2006302987A (ja) * | 2005-04-18 | 2006-11-02 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2009021603A (ja) * | 2007-07-12 | 2009-01-29 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| US8093642B2 (en) | 2008-04-10 | 2012-01-10 | Elpida Memory, Inc. | Semiconductor memory device and method of manufacturing the same |
-
2000
- 2000-02-02 JP JP2000025227A patent/JP2001217406A/ja active Pending
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