JP2002217388A

JP2002217388A - 半導体装置の製造方法

Info

Publication number: JP2002217388A
Application number: JP2001011100A
Authority: JP
Inventors: Isamu Asano; 勇浅野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-01-19
Filing date: 2001-01-19
Publication date: 2002-08-02

Abstract

(57)【要約】【課題】立体形状のキャパシタを有する半導体装置の
歩留まりを向上することのできる技術を提供する。【解決手段】上部電極４３の上層にキャパシタＣの高
さよりも厚く絶縁膜４４を堆積した後、絶縁膜４４の表
面をＣＭＰ法で平坦化し、次いで絶縁膜４４の上層にレ
ジスト膜を塗布する。これにより、レジスト膜の膜厚は
パターン全面にわたり均一となり、露光、現像処理を行
ってもメモリアレイと周辺回路との境領域においてレジ
ストパターン４５の薄膜化が生じないので、メモリアレ
イの最外周部分におけるキャパシタＣのドライエッチン
グによる削れを防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、立体形状のキャパシタを有する半導
体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】大容量メモリを代表する半導体メモリと
してＤＲＡＭ（Dynamic Random Access Memory）があ
る。このＤＲＡＭのメモリ容量はますます増大する傾向
にあり、それに伴ってＤＲＡＭのメモリセルの集積度が
向上し、メモリセルの占有面積も縮小の方向に進んでい
る。しかし、ＤＲＡＭのメモリセルにおける情報蓄積用
容量素子（以下、単にキャパシタという）の蓄積容量
は、ＤＲＡＭの動作マージンやソフトエラー等を考慮す
る観点から世代によらず一定量が必要とされ、一般に比
例縮小できないことが知られている。

【０００３】そこで、限られた小さな占有面積内に必要
な蓄積容量が確保できるキャパシタ構造の開発が進めら
れている。たとえばキャパシタをビット線の上方に配置
するキャパシタ・オーバー・ビットライン（Capacitor
Over Bitline）構造とし、さらに下部電極を円筒型また
はフィン型などの立体形状とすることにより、その表面
積を大きくして蓄積電荷量の増大を図っている。

【０００４】なお、円筒型の下部電極を備えたキャパシ
タからなるメモリセルについては、たとえば培風館発行
「超ＬＳＩメモリ」平成６年１１月５日発行、伊藤清男
著、Ｐ１９に記載がある。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、立体形状のキャパシタの製造方法
において、以下の問題点があることを見いだした。

【０００６】図２３は、本発明者によって検討されたＤ
ＲＡＭを示す基板の要部断面図である。キャパシタＣに
は、円筒型の下部電極６１に、容量絶縁膜６２を介して
上部電極６３を形成した立体構造を採用している。しか
しこの構造ではキャパシタを立体形状としているため、
メモリアレイ（Ａ領域）と周辺回路（Ｂ領域）との境領
域にキャパシタＣの高さ分の段差が生ずる。これによ
り、メモリアレイの最外周部分において、上部電極６３
のパターニング用マスクとして塗布されるレジスト膜６
４が薄くなり、このレジスト膜６４からなるパターンを
マスクにしたドライエッチングによってキャパシタ、特
に上部電極６３が削られるという問題が生ずる。レジス
ト膜６４の薄膜化を抑えるために、メモリアレイと周辺
回路との境領域を相対的に広くとり、レジスト膜６４を
相対的に厚くする方法が検討されたが、メモリアレイの
面積が増すという課題が残される。

【０００７】本発明の目的は、立体形状のキャパシタを
有する半導体装置の歩留まりを向上することのできる技
術を提供することにある。

【０００８】また、本発明の目的は、立体形状のキャパ
シタを有する半導体装置のメモリアレイ面積を最小とす
ることのできる技術を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】本発明の半導体装置の製造方法は、立体形
状を成す複数のキャパシタの下部電極を形成した後、下
部電極の上層にキャパシタの容量絶縁膜を形成する工程
と、容量絶縁膜の上層に導電膜を形成する工程と、導電
膜の上層に相対的に厚い第１絶縁膜を形成した後、第１
絶縁膜の表面を平坦化する工程と、レジストパターンを
マスクにして第１絶縁膜および導電膜を順次加工し、導
電膜からなるキャパシタの上部電極を形成する工程と、
第１絶縁膜の上層に相対的に厚い第２絶縁膜を形成した
後、第２絶縁膜の表面を平坦化する工程とを有するもの
である。

【００１２】上記した手段によれば、上部電極の上層
に、その表面が平坦化された第１絶縁膜および第２絶縁
膜を形成した後に、上部電極をパターニングするための
レジスト膜が塗布される。従って、レジスト膜の膜厚は
パターン全面にわたり均一となり、露光、現像処理を行
ってもメモリアレイと周辺回路との境領域においてレジ
スト膜の薄膜化が生じない。これにより、メモリアレイ
の最外周部分におけるキャパシタのドライエッチングに
よる削れを防ぐことができる。さらに、上部電極の加工
位置を下部電極との合わせのみで規定できることから、
上部電極の面積、すなわちメモリアレイの面積を最小と
することが可能となる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１４】（実施の形態１）本発明の一実施の形態で
あるＤＲＡＭ（Dynamic Random Access Memory）の製造
方法の一例を図１〜図１８を用いて工程順に説明する。

【００１５】まず、図１に示すように、ｐ型で比抵抗が
１０Ωｃｍ程度の基板１を用意し、この基板１の主面に
浅溝２を形成する。その後基板１に熱酸化を施し、酸化
シリコン膜３を形成する。さらに、酸化シリコン膜を堆
積してこれをＣＭＰ（Chemical Mechanical Polishin
g）法により研磨して浅溝２内にのみ酸化シリコン膜を
残し、分離領域４を形成する。

【００１６】次に、メモリセルを形成する領域（Ａ領
域：メモリアレイ）の基板１にｎ型不純物、たとえばリ
ン（Ｐ）をイオン打ち込みしてｎ型半導体領域５を形成
し、メモリアレイと周辺回路（Ｂ領域）の一部（ｎチャ
ネル型ＭＩＳＦＥＴを形成する領域）にｐ型不純物、た
とえばボロン（Ｂ）をイオン打ち込みしてｐ型ウェル６
を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦ
ＥＴを形成する領域）にｎ型不純物、たとえばＰをイオ
ン打ち込みしてｎ型ウェル７を形成する。また、このイ
オン打ち込みに続いて、ＭＩＳＦＥＴのしきい値電圧を
調整するための不純物、たとえばフッ化ボロン（Ｂ
Ｆ₂）をｐ型ウェル６およびｎ型ウェル７にイオン打ち
込みする。ｎ型半導体領域５は、入出力回路などから基
板１を通じてメモリアレイのｐ型ウェル６にノイズが侵
入するのを防止するために形成される。

【００１７】次に、図２に示すように、ｐ型ウェル６お
よびｎ型ウェル７の各表面をフッ酸（ＨＦ）系の溶液を
使って洗浄した後、基板１を８５０℃程度でウェット酸
化してｐ型ウェル６およびｎ型ウェル７の各表面に膜厚
６〜７ｎｍ程度の酸化シリコンからなる清浄なゲート絶
縁膜８を形成する。

【００１８】次に、ゲート絶縁膜８の上部にゲート電極
９Ａ，９Ｂ，９Ｃを形成する。ゲート電極９Ａは、メモ
リセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以
外の領域ではワード線ＷＬとして機能する。このゲート
電極９Ａ（ワード線ＷＬ）の幅、すなわちゲート長は、
メモリセル選択用ＭＩＳＦＥＴの短チャネル効果を抑制
して、しきい値電圧を一定値以上に確保できる許容範囲
内の最小寸法で構成される。また、隣接する２本のゲー
ト電極９Ａ（ワード線ＷＬ）の間隔は、リソグラフィの
解像限界で決まる最小寸法で構成される。ゲート電極９
Ｂおよびゲート電極９Ｃは、周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの各一部を
構成する。

【００１９】ゲート電極９Ａ（ワード線ＷＬ）およびゲ
ート電極９Ｂ，９Ｃは、たとえばＰなどのｎ型不純物が
ドープされた膜厚７０ｎｍ程度の多結晶シリコン膜を基
板１上にＣＶＤ（Chemical Vapor Deposition）法で堆
積し、次いでその上層に膜厚５０ｎｍ程度のタングステ
ンナイトライド（ＷＮ）膜と膜厚１００ｎｍ程度のタン
グステン（Ｗ）膜とをスパッタリング法で堆積し、さら
にその上層に膜厚１５０ｎｍ程度の窒化シリコン膜１０
をＣＶＤ法で堆積した後、レジスト膜をマスクにしてこ
れらの膜をパターニングすることにより形成する。ＷＮ
膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応
して両者の界面に高抵抗のシリサイド層が形成されるの
を防止するバリア層として機能する。バリア層には、Ｗ
Ｎ膜の他、たとえば窒化チタン（ＴｉＮ）膜などを使用
することもできる。

【００２０】次に、上記レジスト膜を除去した後、ＨＦ
などのエッチング液を使って、基板１の表面に残ったド
ライエッチング残渣やレジスト残渣などを除去する。

【００２１】次に、周辺回路のｎ型ウェル７にｐ型不純
物、たとえばＢをイオン打ち込みしてゲート電極９Ｃの
両側のｎ型ウェル７にｐ^-型半導体領域１１を形成す
る。また、周辺回路のｐ型ウェル６にｎ型不純物、たと
えばＰをイオン打ち込みしてゲート電極９Ｂの両側のｐ
型ウェル６にｎ^-型半導体領域１２を形成し、さらにメ
モリアレイのｐ型ウェル６にｎ型不純物、たとえばＰを
イオン打ち込みしてゲート電極９Ａの両側のｐ型ウェル
６にｎ型半導体領域１３を形成し、これにより、メモリ
アレイにメモリセル選択用ＭＩＳＦＥＴが略完成する。

【００２２】次に、図３に示すように、基板１上にプラ
ズマＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜１４
を堆積した後、メモリアレイの窒化シリコン膜１４をレ
ジスト膜で覆い、周辺回路の窒化シリコン膜１４を異方
性エッチングすることにより、ゲート電極９Ｂ，９Ｃの
側壁にサイドウォールスペーサ１５を形成する。窒化シ
リコン膜１５は、後の工程でゲート電極９Ａ（ワード線
ＷＬ）のスペースにコンタクトホール（開孔部）を形成
するためのドライエッチングを行う際、素子領域４の浅
溝２の内部の酸化シリコン膜が削られるのを防ぐエッチ
ングストッパとして使用される。

【００２３】次に、上記レジスト膜を除去した後、周辺
回路のｎ型ウェル７にｐ型不純物、たとえばＢをイオン
打ち込みしてｐチャネル型ＭＩＳＦＥＴのｐ⁺型半導体
領域１６（ソース、ドレイン）を形成し、周辺回路のｐ
型ウェル６にｎ型不純物、たとえばヒ素（Ａｓ）をイオ
ン打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ⁺型半導
体領域１７（ソース、ドレイン）を形成する。これによ
り、周辺回路にｐチャネル型ＭＩＳＦＥＴおよびｎチャ
ネル型ＭＩＳＦＥＴが略完成する。

【００２４】次に、図４に示すように、基板１上に膜厚
３００ｎｍ程度のＳＯＧ（Spin OnGlass）膜１８をスピ
ン塗布した後、基板１を８００℃、６０秒程度熱処理し
てＳＯＧ膜１８をシンタリング（焼き締め）する。

【００２５】次に、ＳＯＧ膜１８の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜１９を堆積した後、この酸化シ
リコン膜１９をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜１９は、たとえばＴＥＯＳ（Tetra
Ethyl Ortho Silicate：Ｓｉ（ＯＣ₂Ｈ₅）₄）とオゾン
（Ｏ₃）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。

【００２６】次に、酸化シリコン膜１９の上層に膜厚１
００ｎｍ程度の酸化シリコン膜２０を堆積する。この酸
化シリコン膜２０は、ＣＭＰ法で研磨されたときに生じ
た前記酸化シリコン膜１９の表面の微細な傷を修復する
ために堆積する。酸化シリコン膜２０は、たとえばＴＥ
ＯＳとＯ₃とをソースガスに用いたプラズマＣＶＤ法で
堆積する。酸化シリコン膜１９の上層には、酸化シリコ
ン膜２０に代えてＰＳＧ（Phospho Silicate Glass）膜
を堆積してもよい。

【００２７】次に、酸化シリコン膜２０の上層にレジス
ト膜２１を形成し、このレジスト膜２１をマスクにした
ドライエッチングでメモリセル選択用ＭＩＳＦＥＴのｎ
型半導体領域１３（ソース、ドレイン）の上部の酸化シ
リコン膜２０，１９およびＳＯＧ膜１８を除去する。

【００２８】なお、上記エッチングは、窒化シリコン膜
１４に対する酸化シリコン膜２０，１９およびＳＯＧ膜
１８のエッチングレートが大きくなるような条件で行
い、ｎ型半導体領域１３や分離領域４の上部を覆ってい
る窒化シリコン膜１４が完全には除去されないようにす
る。

【００２９】続いて、上記レジスト膜２１をマスクにし
たドライエッチングでメモリセル選択用ＭＩＳＦＥＴの
ｎ型半導体領域１３（ソース、ドレイン）の上部の窒化
シリコン膜１４とゲート絶縁膜８とを除去することによ
り、ｎ型半導体領域１３（ソース、ドレイン）の一方の
上部にコンタクトホール２２を形成し、他方の上部にコ
ンタクトホール２３を形成する。

【００３０】このエッチングは、酸化シリコン膜（ゲー
ト絶縁膜８および分離領域４内の酸化シリコン膜）に対
する窒化シリコン膜１４のエッチングレートが大きくな
るような条件で行い、ｎ型半導体領域１３や分離領域４
が深く削れないようにする。また、このエッチングは、
窒化シリコン膜１４が異方的にエッチングされるような
条件で行い、ゲート電極９Ａ（ワード線ＷＬ）の側壁に
窒化シリコン膜１４が残るようにする。これにより、リ
ソグラフィの解像限界以下の微細な径を有するコンタク
トホール２２，２３がゲート電極９Ａ（ワード線ＷＬ）
に対して自己整合で形成される。

【００３１】次に、レジスト膜２１を除去した後、図５
に示すように、コンタクトホール２２，２３の内部にプ
ラグ２４を形成する。プラグ２４は、酸化シリコン膜２
０の上層にｎ型不純物（たとえばＰ）を導入した多結晶
シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコ
ン膜をＣＭＰ法で研磨してコンタクトホール２２，２３
の内部に残すことにより形成する。

【００３２】次に、図６に示すように、酸化シリコン膜
２０の上層に膜厚２００ｎｍ程度の酸化シリコン膜２５
を堆積した後、基板１を８００℃程度で熱処理する。酸
化シリコン膜２５は、たとえばＴＥＯＳとＯ₃とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。また、こ
の熱処理によって、プラグ２４を構成する多結晶シリコ
ン膜中のｎ型不純物がコンタクトホール２２，２３の底
部からメモリセル選択用ＭＩＳＦＥＴのｎ型半導体領域
１３（ソース、ドレイン）に拡散し、ｎ型半導体領域１
３が低抵抗化される。

【００３３】次に、レジスト膜をマスクにしたドライエ
ッチングで前記コンタクトホール２２の上部の酸化シリ
コン膜２５を除去してプラグ２４の表面を露出させる。
次に、上記レジスト膜を除去した後、レジスト膜をマス
クとしたドライエッチングで周辺回路の酸化シリコン膜
２５，２０，１９、ＳＯＧ膜１８およびゲート絶縁膜８
を除去することにより、ｎチャネル型ＭＩＳＦＥＴのｎ
⁺型半導体領域１７（ソース、ドレイン）の上部にコン
タクトホール２６を形成し、ｐチャネル型ＭＩＳＦＥＴ
のｐ⁺型半導体領域１６（ソース、ドレイン）の上部に
コンタクトホール２７を形成する。

【００３４】次に、上記レジスト膜を除去した後、図７
に示すように、酸化シリコン膜２５の上層にビット線Ｂ
Ｌと周辺回路の第１層配線２８とを形成する。ビット線
Ｂおよび第１層配線２８は、たとえば酸化シリコン膜２
５の上層に膜厚５０ｎｍ程度のチタン（Ｔｉ）膜と膜厚
５０ｎｍ程度のＴｉＮ膜とをスパッタリング法で堆積
し、さらにその上層に膜厚１５０ｎｍ程度のＷ膜と膜厚
２００ｎｍ程度の窒化シリコン膜２９ａとをＣＶＤ法で
堆積した後、レジスト膜をマスクにしてこれらの膜をパ
ターニングすることにより形成する。

【００３５】酸化シリコン膜２５の上層にＴｉ膜を堆積
した後、基板１を８００℃程度で熱処理することによ
り、Ｔｉ膜と基板１とが反応し、ｐチャネル型ＭＩＳＦ
ＥＴのｐ⁺型半導体領域１６（ソース、ドレイン）の表
面、ｎチャネル型ＭＩＳＦＥＴのｎ⁺型半導体領域１７
（ソース、ドレイン）の表面およびコンタクトホール２
３に埋め込まれたプラグ２４の表面に低抵抗のチタンシ
リサイド（ＴｉＳｉ₂）層３０が形成される。これによ
り、ｐ⁺型半導体領域１６、ｎ⁺型半導体領域１７および
プラグ２４に接続される配線（ビット線ＢＬ、第１層配
線２８）のコンタクト抵抗を低減することができる。ま
た、ビット線ＢＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成する
ことにより、そのシート抵抗を２Ω／□以下にまで低減
できるので、ビット線ＢＬと周辺回路の第１層配線２８
とを同一工程で同時に形成することができる。

【００３６】次に、上記レジスト膜を除去した後、ビッ
ト線ＢＬおよび第１層配線２８の側壁にサイドウォール
スペーサ２９ｂを形成する。サイドウォールスペーサ２
９ｂは、ビット線ＢＬおよび第１層配線２８の上層にＣ
ＶＤ法で窒化シリコン膜を堆積した後、この窒化シリコ
ン膜を異方性エッチングして形成する。

【００３７】次に、図８に示すように、ビット線ＢＬお
よび第１層配線２８の上層に膜厚３００ｎｍ程度のＳＯ
Ｇ膜３１をスピン塗布した後、基板１を８００℃、６０
秒程度熱処理してＳＯＧ膜３１をシンタリング（焼き締
め）する。

【００３８】次に、ＳＯＧ膜３１の上層に膜厚６００ｎ
ｍ程度の酸化シリコン膜３２を堆積した後、この酸化シ
リコン膜３２をＣＭＰ法で研磨してその表面を平坦化す
る。酸化シリコン膜３２は、たとえばＴＥＯＳとＯ₃と
をソースガスに用いたプラズマＣＶＤ法で堆積する。続
いて、酸化シリコン膜３２の上層に膜厚１００ｎｍ程度
の窒化シリコン膜３３を堆積する。

【００３９】次に、レジスト膜をマスクにしたドライエ
ッチングでコンタクトホール２３に埋め込まれたプラグ
２４の上部の窒化シリコン膜３３、酸化シリコン膜３
２、ＳＯＧ膜３１および酸化シリコン膜２５を除去して
プラグ２４の表面に達するスルーホール３４を形成す
る。このエッチングは、酸化シリコン膜３２，２５およ
びＳＯＧ膜３１に対する窒化シリコン膜のエッチングレ
ートが大きくなるような条件で行い、スルーホール３４
とビット線ＢＬの合わせずれが生じた場合でも、ビット
線ＢＬの上部の窒化シリコン膜２９ａやサイドウォール
スペーサ２９ｂが深く削れないようにする。これによ
り、スルーホール３４がビット線ＢＬに対して自己整合
で形成される。

【００４０】次に、上記レジスト膜を除去した後、スル
ーホール３４の内部にプラグ３５を形成し、さらにプラ
グ３５の表面にバリアメタル膜３６を形成する。プラグ
３５およびバリアメタル膜３６は、たとえば以下の方法
で形成される。まず窒化シリコン膜３３の上層にｎ型不
純物（たとえばＰ）を導入した多結晶シリコン膜をＣＶ
Ｄ法で堆積し、スルーホール３４の内部に多結晶シリコ
ン膜を埋め込む。次いで、スルーホール３４の外部の多
結晶シリコン膜をＣＭＰ法（またはエッチバック法）で
除去することによりプラグ３５を形成する。このとき、
スルーホール３４の内部の多結晶シリコン膜をオーバー
研磨（オーバーエッチング）し、プラグ３５の表面を窒
化シリコン膜３３の表面よりも下方に後退させることに
より、プラグ３５の上部にバリアメタル膜３６を埋め込
むためのスペースを確保する。次に、窒化シリコン膜３
３の上層にスパッタリング法で導電膜、たとえばＴｉＮ
膜、シリコン窒化チタン（ＴｉＮＳｉ）膜、アルミニウ
ム窒化チタン（ＴｉＮＡｌ）膜、窒化タンタル（Ｔａ
Ｎ）膜、シリコン窒化タンタル（ＴａＮＳｉ）膜、ＷＮ
膜またはシリコン窒化タングステン（ＷＮＳｉ）などを
堆積し、スルーホール３４内のプラグ３５の上部に導電
膜を埋め込んだ後、スルーホール３４の外部の導電膜を
ＣＭＰ法（またはエッチバック）で除去することによっ
てバリアメタル膜３６を形成する。

【００４１】後の工程でスルーホール３４の上部に形成
するキャパシタの下部電極とプラグ３５との間に介在す
る上記バリアメタル膜３６は、キャパシタの容量絶縁膜
形成工程で行われる高温熱処理の際に、下部電極を構成
するルテニウム（Ｒｕ）膜とプラグ３５を構成する多結
晶シリコン膜との界面で所望しない反応が生じるのを抑
制するために形成する。

【００４２】その後、スルーホール３４の上部に下部電
極、容量絶縁膜および上部電極によって構成されるキャ
パシタを形成し、スルーホール３４の内部に埋め込まれ
たプラグ３５およびコンタクトホール２３の内部に埋め
込まれたプラグ２４を介してキャパシタの下部電極とメ
モリセル選択用ＭＩＳＦＥＴのｎ型半導体領域（ソー
ス、ドレイン領域）１３の他方とを電気的に接続する。

【００４３】次に、図９に示すように、窒化シリコン膜
３３の上層にＣＶＤ法で、必要とされるキャパシタの下
部電極の高さと同じかまたはそれ以上の膜厚を有する酸
化シリコン膜３７を堆積し、続いてレジスト膜をマスク
にして酸化シリコン膜３７をドライエッチングすること
により、スルーホール３４の上部に溝３８を形成する。
酸化シリコン膜３７は、たとえばＴＥＯＳとＯ₃とをソ
ースガスに用いたプラズマＣＶＤ法で堆積され、酸化シ
リコン膜３７のエッチングは、窒化シリコン膜３３をエ
ッチングストッパにして行い、下層の酸化シリコン膜３
２が削られないようにする。

【００４４】次に、レジスト膜を除去した後、溝３８の
内部を含む酸化シリコン膜３７の上層にスパッタリング
法でＲｕのシード層（図示せず）を形成し、続いてＣＶ
Ｄ法でＲｕ膜３９を堆積する。次いで、基板１上にレジ
スト膜４０を塗布した後、全面露光および現像処理を行
って、溝３８の外部の露光部のレジスト膜４０を除去
し、溝３８の内部の未露光部のレジスト膜４０を残す。

【００４５】この後、図１０に示すように、Ｃｌ₂＋Ｏ₂
系のガスを用いたドライエッチング（またはＣＭＰ法）
によって、所望の位置までＲｕ膜３９をエッチバック
（研磨）し、溝３８の内部のみにＲｕ膜３９を残す。次
いで、溝３８の内部のレジスト膜４０を酸素（Ｏ₂）＋
Ｏ₃系ガスを用いたアッシング処理、あるいは硫酸過
水、オゾン水または有機溶媒によるウェットエッチング
によって除去し、続いて窒化シリコン膜３３をストッパ
層としてＨＦなどのエッチング液を使ったウェットエッ
チングで酸化シリコン膜３７を除去することにより、Ｒ
ｕ膜３９によって構成される円筒状の下部電極（第１電
極）４１を形成する。

【００４６】次に、図１１に示すように、下部電極４１
の上層に膜厚２０ｎｍ程度の酸化タンタル膜４２をペン
タエトキシタンタル（Ｔａ（Ｃ₂Ｈ₅）₅）と酸素とをソ
ースガスに用いた６００℃以下のＣＶＤ法で堆積させ
る。次いで窒素雰囲気中で、基板１に６５０〜７００℃
程度、６０秒程度の熱処理を施すことにより、酸化タン
タル膜４２を結晶化させる。なお、この後、酸素雰囲気
中で、６００℃程度のＲＴＡ（Rapid Thermal Annealin
g）処理を基板１に施してもよい。さらに、６００℃以
下のオゾン処理を基板１に施すことにより、酸化タンタ
ル膜４２の酸素欠陥を修復する。このように結晶化処理
およびオゾン処理が施された酸化タンタル膜４２は、キ
ャパシタの容量絶縁膜材料として使用される。次に、酸
化タンタル膜４３の上層にスパッタリング法でＲｕのシ
ード層（図示せず）を形成し、続いて膜厚１５０ｎｍ程
度のＲｕ膜４３ａをＣＶＤ法で堆積する。

【００４７】次に、図１２に示すように、Ｒｕ膜４３ａ
の上層に高密度プラズマＣＶＤ法で酸化シリコン膜を堆
積して、メモリアレイと周辺回路との段差（キャパシタ
の高さ）よりも厚い絶縁膜４４を形成した後、図１３に
示すように、Ｒｕ膜４３ａを露出させずにＣＭＰ法で絶
縁膜４４を研磨して、その表面を平坦化する。

【００４８】次に、図１４に示すように、絶縁膜４４の
上層にレジスト膜を塗布した後、そのレジスト膜に対し
て露光および現像処理を施すことにより、メモリアレイ
を覆うレジストパターン４５を形成する。次いで、この
レジストパターン４５をマスクにしたドライエッチング
で絶縁膜４４、Ｒｕ膜４３ａおよび酸化タンタル膜４２
をパターニングする。これにより、Ｒｕ膜４３ａからな
る上部電極（第２電極）４３と、酸化タンタル膜４２か
らなる容量絶縁膜と、Ｒｕ膜３９からなる下部電極４１
とで構成されるキャパシタＣが形成され、メモリセル選
択用ＭＩＳＦＥＴとこれに直列に接続されたキャパシタ
Ｃとで構成されるＤＲＡＭのメモリセルが完成する。

【００４９】次に、レジストパターン４５を除去した
後、図１５に示すように、隣接するメモリアレイ間の隙
間をうめるため、絶縁膜４４の上層に高密度プラズマＣ
ＶＤ法で絶縁膜４４の膜厚と同じかまたはそれ以上の膜
厚を有する酸化シリコン膜を堆積して絶縁膜４６とした
後、図１６に示すように、ＣＭＰ法で絶縁膜４６を研磨
して、その表面を平坦化し、絶縁膜４４の表面と絶縁膜
４６の表面とをほぼ同じ標高（基板１の表面からの高
さ）とする。

【００５０】次に、図１７に示すように、周辺回路に第
１層配線２８に接続される接続孔を開孔してプラグ４７
を形成する。プラグ４７は、絶縁膜４４，４６の上層に
Ｔｉ膜およびＴｉＮ膜からなる接着層４７ａを堆積し、
さらにブランケットＣＶＤ法によりＷ膜４７ｂを堆積し
て、その後Ｗ膜４７ｂおよび接着層４７ａをエッチバッ
クすることにより形成することができる。なお、Ｔｉ膜
およびＴｉＮ膜はスパッタリング法により形成すること
ができるが、ＣＶＤ法により形成することもできる。さ
らに、絶縁膜４４，４６の上層にＴｉ膜４８ａ、アルミ
ニウム（Ａｌ）膜４８ｂおよびＴｉＮ膜４８ｃをスパッ
タリング法により順次堆積し、これらをパターニングし
て第２層配線４８を形成する。

【００５１】最後に、第２層配線４８の上層に酸化シリ
コン膜４９ａ、ＳＯＧ膜４９ｂおよび酸化シリコン膜４
９ｃを順次堆積して層間絶縁膜４９を形成し、さらにプ
ラグ４７と同様にしてプラグ５０を形成する。上記酸化
シリコン膜４９ａ，４９ｃは、たとえばＴＥＯＳとＯ₃
とをソースガスに用いたプラズマＣＶＤ法で堆積する。
さらに、第３層配線５１を形成して図１８に示すＤＲＡ
Ｍが略完成する。

【００５２】その後、多層配線および最上層の配線の上
層にパッシベーション膜を堆積するが、その図示は省略
する。

【００５３】このように、本実施の形態１によれば、上
部電極４３の上層に、その表面が平坦化された第１絶縁
膜および第２絶縁膜を形成した後に、上部電極４３およ
び酸化タンタル膜４２をパターニングするためのレジス
ト膜が塗布される。従って、レジスト膜の膜厚はパター
ン全面にわたり均一となり、露光、現像処理を行っても
メモリアレイと周辺回路との境領域においてレジストパ
ターン４５の薄膜化が生じない。これにより、メモリア
レイの最外周部分におけるキャパシタＣのドライエッチ
ングによる削れを防ぐことができる。さらに、上部電極
４３の加工位置を下部電極４１との合わせのみで規定で
きることから、上部電極４３の面積、すなわちメモリア
レイの面積を最小とすることが可能となる。

【００５４】（実施の形態２）本実施の形態２のＤＲＡ
Ｍの製造方法を図１９〜図２２を用いて工程順に説明す
る。

【００５５】まず、前記実施の形態１と同様の方法で、
前記図１３に示したように、キャパシタＣの上層に高密
度プラズマＣＶＤ法で酸化シリコン膜を堆積して絶縁膜
４４とした後、ＣＭＰ法で絶縁膜４４を研磨して、その
表面を平坦化する。なお、ここまでの工程は、前記実施
の形態１の図１〜図１３に示した工程と同一であるた
め、その説明は省略し、以降の工程についてのみ説明す
る。

【００５６】次に、図１９に示すように、絶縁膜４４の
上層に窒化シリコン膜５２を堆積し、次いでレジスト膜
を塗布した後、そのレジスト膜に対して露光および現像
処理を施すことにより、メモリアレイを覆うレジストパ
ターン４５を形成する。次いで、このレジストパターン
４５をマスクにしたドライエッチングで窒化シリコン膜
５２をパターニングする。

【００５７】次に、レジストパターン４５を除去し、図
２０に示すように、窒化シリコン膜５２をマスクにした
ドライエッチングで絶縁膜４４、上部電極４３および酸
化タンタル膜４２をパターニングする。ここで、窒化シ
リコン膜５２に対する絶縁膜４４のエッチング選択比を
高くすることにより、窒化シリコン膜５２の膜厚を５０
〜１００ｎｍ程度と相対的に薄くすることができる。従
って、窒化シリコン膜５２をドライエッチング時のマス
クとして用いられるレジストパターン４５の膜厚を相対
的に薄くすることが可能となり、コスト、歩留まりの点
で改善が期待できる。

【００５８】次に、図２１に示すように、隣接するメモ
リアレイ間の隙間を埋めるため、窒化シリコン膜５２の
上層に高密度プラズマＣＶＤ法で絶縁膜４４の膜厚と同
じかまたはそれ以上の膜厚を有する酸化シリコン膜を堆
積して絶縁膜４６とした後、図２２に示すように、窒化
シリコン膜５２をストッパ層に用いてＣＭＰ法で絶縁膜
４６を研磨し、その表面を平坦化する。

【００５９】このように、本実施の形態２によれば、絶
縁膜４４のエッチングマスクとして用いた窒化シリコン
膜５２を、絶縁膜４６のＣＭＰ工程においてＣＭＰスト
ッパ層として用いることにより、メモリアレイ領域にお
ける絶縁膜４４の研磨過多、たとえばディッシングなど
によるキャパシタＣの削れを防ぐことができる。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６１】たとえば、前記実施の形態では、ＤＲＡＭ
のキャパシタの製造方法に適用した場合について説明し
たが、立体形状のキャパシタを有する半導体装置、たと
えばロジック回路とＤＲＡＭとが混載されたロジック混
載型ＤＲＡＭ、ＦＲＡＭ（Ferroelectric Random Acces
s Memory）などの製造方法にも適用可能である。

【００６２】また、前記実施の形態では、キャパシタの
構造をＲｕ／ＴａＯ／ＲｕのＭＩＭ（Metal Insulator
Metal）構造としたが、ＭＩＭ構造のＢＳＴ（ＳｒＢｉ₂
Ｔａ ₂Ｏ₉）キャパシタまたはＰＺＴ（Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ₃）キャパシタ、ＭＩＳ（Metal Insulator Semic
onductor）構造のＴａＯキャパシタ（たとえばＴｉＮ／
ＴａＯ／ＳｉＮ／Ｓｉ）あるいはＳｉ系キャパシタ（た
とえばＳｉ／ＳｉＯＮ／Ｓｉ）などを用いてもよい。特
に比誘電率が相対的に小さい容量絶縁膜材料を用いたキ
ャパシタでは、所望する容量値を得るために下部電極が
相対的に高くなり、メモリアレイと周辺回路のとの境領
域の段差が相対的に大きくなるので、本発明による高い
効果を得ることができる。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６４】本発明によれば、キャパシタの上部電極を
加工する際、ドライエッチングによる立体形状のキャパ
シタ削れを防ぐことができるので、半導体装置の歩留ま
りを向上することができる。

【００６５】また、本発明によれば、キャパシタの上部
電極の加工位置を下部電極との合わせのみで規定できる
ことから、メモリアレイの面積を最小とすることが可能
となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図２】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す基板の要部断面図である。

【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図１９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す基板の要部断面図である。

【図２３】本発明者によって検討されたＤＲＡＭの製造
方法を示す基板の要部断面図である。

【符号の説明】

１基板２浅溝３酸化シリコン膜４分離領域５ｎ型半導体領域６ｐ型ウェル７ｎ型ウェル８ゲート絶縁膜９Ａゲート電極９Ｂゲート電極９Ｃゲート電極１０窒化シリコン膜１１ｐ^-型半導体領域１２ｎ^-型半導体領域１３ｎ型半導体領域１４窒化シリコン膜１５サイドウォールスペーサ１６ｐ⁺型半導体領域１７ｎ⁺型半導体領域１８ＳＯＧ膜１９酸化シリコン膜２０酸化シリコン膜２１レジスト膜２２コンタクトホール２３コンタクトホール２４プラグ２５酸化シリコン膜２６コンタクトホール２７コンタクトホール２８第１層配線２９ａ窒化シリコン膜２９ｂサイドウォールスペーサ３０チタンシリサイド層３１ＳＯＧ膜３２酸化シリコン膜３３窒化シリコン膜３４スルーホール３５プラグ３６バリアメタル膜３７酸化シリコン膜３８溝３９ルテニウム膜４０レジスト膜４１下部電極（第１電極）４２酸化タンタル膜４３上部電極（第２電極）４３ａルテニウム膜４４絶縁膜４５レジストパターン４６絶縁膜４７プラグ４７ａ接着層４７ｂタングステン膜４８第２層配線４８ａチタン膜４８ｂアルミニウム膜４８ｃ窒化チタン膜４９層間絶縁膜４９ａ酸化シリコン膜４９ｂＳＯＧ膜４９ｃ酸化シリコン膜５０プラグ５１第３層配線５２窒化シリコン膜６１下部電極６２容量絶縁膜６３上部電極６４レジスト膜ＷＬワード線ＢＬビット線Ｃキャパシタ

Claims

【特許請求の範囲】

【請求項１】（ａ）立体形状を成す複数のキャパシタ
の第１電極を形成した後、前記第１電極の上層に前記キ
ャパシタの容量絶縁膜を形成する工程と、（ｂ）前記容
量絶縁膜の上層に導電膜を形成する工程と、（ｃ）前記
導電膜の上層に相対的に厚い第１絶縁膜を形成した後、
前記第１絶縁膜の表面を平坦化する工程と、（ｄ）レジ
ストパターンをマスクにして前記第１絶縁膜および前記
導電膜を順次加工し、前記導電膜からなる前記キャパシ
タの第２電極を形成する工程とを有することを特徴とす
る半導体装置の製造方法。
【請求項２】（ａ）立体形状を成す複数のキャパシタ
の第１電極を形成した後、前記第１電極の上層に前記キ
ャパシタの容量絶縁膜を形成する工程と、（ｂ）前記容
量絶縁膜の上層に導電膜を形成する工程と、（ｃ）前記
導電膜の上層に相対的に厚い第１絶縁膜を形成した後、
前記第１絶縁膜の表面を平坦化する工程と、（ｄ）レジ
ストパターンをマスクにして前記第１絶縁膜および前記
導電膜を順次加工し、前記導電膜からなる前記キャパシ
タの第２電極を形成する工程と、（ｅ）前記第１絶縁膜
の上層に相対的に厚い第２絶縁膜を形成した後、前記第
２絶縁膜の表面を平坦化する工程とを有することを特徴
とする半導体装置の製造方法。
【請求項３】（ａ）立体形状を成す複数のキャパシタ
の第１電極を形成した後、前記第１電極の上層に前記キ
ャパシタの容量絶縁膜を形成する工程と、（ｂ）前記容
量絶縁膜の上層に導電膜を形成する工程と、（ｃ）前記
導電膜の上層に相対的に厚い第１絶縁膜を形成した後、
前記第１絶縁膜の表面を平坦化する工程と、（ｄ）レジ
ストパターンをマスクにして前記第１絶縁膜および前記
導電膜を順次加工し、前記導電膜からなる前記キャパシ
タの第２電極を形成する工程と、（ｅ）前記第１絶縁膜
の上層に相対的に厚い第２絶縁膜を形成した後、前記第
２絶縁膜の表面を平坦化する工程とを有し、前記第１絶縁膜の表面と前記第２絶縁膜の表面とがほぼ
同じ標高であることを特徴とする半導体装置の製造方
法。
【請求項４】（ａ）立体形状を成す複数のキャパシタ
の第１電極を形成した後、前記第１電極の上層に前記キ
ャパシタの容量絶縁膜を形成する工程と、（ｂ）前記容
量絶縁膜の上層に導電膜を形成する工程と、（ｃ）前記
導電膜の上層に相対的に厚い第１絶縁膜を形成した後、
前記第１絶縁膜の表面を平坦化する工程と、（ｄ）レジ
ストパターンをマスクにして前記第１絶縁膜および前記
導電膜を順次加工し、前記導電膜からなる前記キャパシ
タの第２電極を形成する工程と、（ｅ）前記第１絶縁膜
の上層に相対的に厚い第２絶縁膜を形成した後、前記第
２絶縁膜の表面を平坦化する工程とを有し、前記第１絶縁膜および前記第２絶縁膜は、前記キャパシ
タの高さよりも厚く形成されることを特徴とする半導体
装置の製造方法。
【請求項５】（ａ）立体形状を成す複数のキャパシタ
の第１電極を形成した後、前記第１電極の上層に前記キ
ャパシタの容量絶縁膜を形成する工程と、（ｂ）前記容
量絶縁膜の上層に導電膜を形成する工程と、（ｃ）前記
導電膜の上層に相対的に厚い第１絶縁膜を形成した後、
前記第１絶縁膜の表面を平坦化する工程と、（ｄ）前記
第１絶縁膜の上層に第２絶縁膜を形成する工程と、
（ｅ）レジストパターンをマスクにして前記第２絶縁膜
を加工した後、前記第２絶縁膜をマスクにして前記第１
絶縁膜および前記導電膜を順次加工し、前記導電膜から
なる前記キャパシタの第２電極を形成する工程と、
（ｆ）前記第２絶縁膜の上層に相対的に厚い第３絶縁膜
を形成した後、前記第２絶縁膜をストッパ層として前記
第３絶縁膜の表面を平坦化する工程とを有することを特
徴とする半導体装置の製造方法。