JP4011870B2 - 半導体集積回路装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、金属配線上の絶縁膜の形成に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの高集積化に伴い、素子や配線の積層構造化が進んでいる。これらの間は、層間絶縁膜で分離されるが、積層化が進むにつれ、素子や配線を構成する導電性層や層間絶縁膜の膜応力によって配線の剥離や断線等の問題が生じている。
【０００３】
特に、配線等の上部に層間絶縁膜を形成した後に、高温の熱処理を有する場合には、かかる熱処理によって膜応力が増大し、配線の剥離や断線等の問題が顕著になる。
【０００４】
例えば、特開平１０−１７３０４９号公報には、ビット線配線層表面に、ＢＰＳＧ（ボロ・フォスフォ・シリケート・ガラス）膜８３をＣＶＤ（化学気相成長）法にて被着する技術が記載されており、さらに、ＢＰＳＧ膜に代えてＨＤＰ−ＳｉＯ（ハイデンシティー・プラズマシリコンオキサイド）膜を用いれば、形成工程途中で高温を加える必要がなくなるので、熱ストレスを格段に抑えることができるとの記載がある。
【０００５】
また、特開平１１−２４３１８０号公報には、ビット線２７とキャパシタの下部電極との間を絶縁するための第３層間絶縁膜を、プラズマＣＶＤ法によって、酸化シリコン膜で形成する場合の成膜条件についての記載がある。
【０００６】
【発明が解決しようとする課題】
本発明者は、前述の配線の剥離や断線等の問題の解消を始め、半導体集積回路装置の特性の向上について種々の検討を行っている。
【０００７】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルは、メモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とこれに直列に接続されたキャパシタ（情報蓄積用容量素子）とから構成され、前記ＭＩＳＦＥＴのキャパシタに接続されていない端子は、ビット線と接続される。
【０００８】
このＤＲＡＭの構成のうち、いわゆるＣＯＢ（capacitor over bit-line）構造においては、後述するように、ビット線の上部にキャパシタが形成され、ビット線とキャパシタ間には、層間絶縁膜が形成される。追って詳細に説明するように、このキャパシタの形成工程には、高温の熱処理工程が含まれており、この際のビット線と層間絶縁膜の膜応力の変化により、ビット線の断線や剥離が生じる。
【０００９】
本発明の目的は、半導体集積回路装置を構成する配線やその上部に形成される絶縁膜の膜応力を緩和し、配線の断線や剥離を防止することにある。
【００１０】
また、本発明の他の目的は、半導体集積回路装置の特性の向上を図ることにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
（１）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に複数の配線を形成する工程と、（ｃ）前記配線を覆うように第１温度で第２絶縁膜を高密度プラズマを用いた化学気相成長法で形成する工程と、（ｄ）前記第２絶縁膜に第２温度で熱処理を施す工程と、（ｅ）前記第２絶縁膜上に第１電極、誘電体膜及び第２電極からなるキャパシタを形成し、前記誘電体膜を第３温度で熱処理する工程と、を有し、前記第２温度は前記第１温度および前記第３温度より高いことを特徴とするものである。
【００１５】
（２）本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に複数の配線を形成する工程と、（ｃ）前記配線を覆うように第１温度で第２絶縁膜を高密度プラズマを用いた化学気相成長法で形成する工程と、（ｄ）前記第２絶縁膜に第２温度で熱処理を施す工程と、（ｅ）前記配線の表面を露出するように、前記第２絶縁膜に開口を形成するために前記第２絶縁膜にエッチングを施す工程と、（ｆ）前記開口内に第１導体層を第３温度の化学気相成長法で形成する工程と、（ｇ）前記第１導体層上に第２導体層を形成する工程と、（ｈ）前記第２導体層および前記第１導体層に研磨を施し、前記開口内に選択的に前記第１導体層および前記第２導体層を残す工程と、を有し、前記第２温度は前記第１温度および前記第３温度より高いことを特徴とするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
以下、本実施形態のＤＲＡＭの製造方法を図１〜図１１を用いて工程順に説明する。
【００１８】
まず、図１および図２に示すように、半導体基板１（ｐ型ウエル３、活性領域Ｌ）の主表面にメモリセル選択用ＭＩＳＦＥＴＱｓを形成する。以下、このメモリセル選択用ＭＩＳＦＥＴＱｓを形成する工程の一例を示す。図１は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部断面図であり、図２は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部平面図である。図１は、例えば、図２のＡ−Ａ断面部と対応している。
【００１９】
図２に示すように、活性領域（Ｌ）は、素子分離２によって区画され、この素子分離２は次のように形成することができる。
【００２０】
まず、半導体基板１の表面をエッチングして溝を形成し、この溝の内部に薄い酸化シリコン膜（図示せず）を形成する。続いてこの溝の内部を含む半導体基板１上に化学気層成長法（ＣＶＤ：Chemical Vapor Deposition)法で酸化シリコン膜５を堆積した後、酸化シリコン膜５を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨する。次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成する。この結果、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００２１】
続いて、メモリセル選択用ＭＩＳＦＥＴＱｓを形成する。このメモリセル選択用ＭＩＳＦＥＴＱｓを形成するには、まず、ｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、ゲート絶縁膜８を形成する。
【００２２】
次に、ゲート絶縁膜８の上部にゲート電極（導体片）Ｇを形成する。このゲート電極Ｇを形成するには、まず、ゲート絶縁膜８の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜９ａ、ＷＮ（窒化タングステン、図示せず）、Ｗ（タングステン）膜９ｂおよび窒化シリコン膜１０を順次堆積した後、フォトレジスト膜（図示せず）をマスクにして窒化シリコン膜１０をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０を残す。
【００２３】
次に、窒化シリコン膜１０をマスクにしてＷ膜９ｂ、ＷＮ膜（図示せず）および多結晶シリコン膜９ａをドライエッチングすることにより、多結晶シリコン膜９ａ、ＷＮ膜およびＷ膜９ｂからなるゲート電極Ｇを形成する。なお、ゲート電極Ｇは、ワード線ＷＬとして機能する。
【００２４】
次に、Ｈ2ＯおよびＨ2雰囲気下において、いわゆるWet. Hydrogen（ウエット・ハイドロゲン）酸化を行い、多結晶シリコン膜９ａの側壁に薄い酸化膜（ライト酸化膜）１１ａを形成する。この酸化膜は、ゲート電極と、ソース、ドレイン領域との絶縁耐圧の向上のために形成される。また、このWet. Hydrogen酸化によれば、Ｗ膜９ｂを酸化することなく、シリコン（多結晶シリコン、シリコン基板）のみを選択的に酸化することができる。従って、Ｗ膜９ｂの異常酸化を防止することができる。
【００２５】
次いで、ゲート電極Ｇの両側のｐ型ウエル３にｎ型不純物（リン）を注入することによってｎ-型半導体領域１３を形成する。
【００２６】
次いで、半導体基板１上にＣＶＤ法で窒化シリコン膜を堆積し、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォール膜１６を形成する。
【００２７】
次いで、、図３および図４に示すように、半導体基板１の上部にＣＶＤ法で酸化シリコン膜１９を堆積した後、酸化シリコン膜１９の上部をＣＭＰ法で研磨してその表面を平坦化する。図３は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部断面図であり、図４は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部平面図である。図３は、例えば、図４のＡ−Ａ断面部と対応している。
【００２８】
次に、ｎ-型半導体領域１３の上部にコンタクトホール２０、２１を形成し、半導体基板１（ｎ-型半導体領域１３）の表面を露出させ、このコンタクトホール２０、２１を通じてメモリセルアレイ部のｐ型ウエル３（ｎ-型半導体領域１３）にｎ型不純物（リン）をイオン打ち込みすることによって、ｎ+型半導体領域１７を形成する。
【００２９】
ここまでの工程で、ＤＲＡＭメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴＱｓが、完成する。
【００３０】
続いて、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ+型半導体領域１７と電気的に接続されるビット線ＢＬやキャパシタ（情報蓄積用容量素子）Ｃが形成される。本実施の形態のＤＲＡＭは、前述のＣＯＢ構造を有するため、ビット線ＢＬの形成後に、キャパシタＣが形成される。以下に、これらの形成工程について詳細に説明する。
【００３１】
ビット線ＢＬやキャパシタＣは、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ+型半導体領域１７とプラグ２２を介して接続される（図８、図９参照）。
【００３２】
このプラグ２２は、図５および図６に示すように、コンタクトホール２０、２１の内部に形成される。図５は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部断面図であり、図６は、本実施の形態のＤＲＡＭの製造工程を示す半導体基板の要部平面図である。図５は、例えば、図６のＡ−Ａ断面部と対応している。
【００３３】
このプラグ２２を形成するには、まず、コンタクトホール２０、２１の内部を含む酸化シリコン膜１９の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積し、続いてこの多結晶シリコン膜を研磨してコンタクトホール２０、２１の内部のみに残すことによって形成する。
【００３４】
次に、酸化シリコン膜１９の上部にＣＶＤ法で酸化シリコン膜２３を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでコンタクトホール２１内に形成されたプラグ２２の上部にスルーホール２４を形成する。
【００３５】
次いで、スルーホール２４の内部を含む酸化シリコン膜２３の上部にＣＶＤ法でＷ膜を堆積した後、酸化シリコン膜２３の上部のＷ膜をＣＭＰ法で研磨し、Ｗ膜をスルーホール２４の内部のみに残すことによってプラグ２６を形成する。
【００３６】
次に、プラグ２６の上部にビット線ＢＬを形成する。このビット線ＢＬは、例えばプラグ２６上を含む酸化シリコン膜２３の上部にスパッタリング法でＷ膜を堆積した後、図示しないフォトレジスト膜をマスクにしてこのＷ膜をドライエッチングすることによって形成する。なお、ビット線ＢＬは、Ａ−Ａ断面部には表れないが、ＭＩＳＦＥＴＱｓ（プラグ２２）とビット線ＢＬとの関係を明確にするため、図６のＡ−Ａ断面部より上部に位置するプラグ２６およびビット線ＢＬの一部を、図５中に記載している（図１０について同じ）。
【００３７】
次に、図７に示すように、ビット線ＢＬ上を含む酸化シリコン膜（絶縁膜）２３の上部に酸化シリコン膜３４を堆積する。図７は、例えば、前記図６のＢ−Ｂ断面部と対応する（図８について同じ）。図示するように、ビット線ＢＬは、一定の間隔を置いて配置されている。
【００３８】
このビット線ＢＬ上の酸化シリコン膜３４は、高密度プラズマＣＶＤ（以下ＨＤＰ−ＣＶＤという）法により形成する。以下、この酸化シリコン膜をＨＤＰ酸化シリコン膜という。このＨＤＰ−ＣＶＤとは、低圧かつ高電子密度雰囲気で行われるＣＶＤであって、通常のプラズマＣＶＤでは、圧力１〜１０Torrで、電子密度が１×１０9〜１×１０10で処理が行われるのに対し、ＨＤＰ−ＣＶＤでは、圧力０．００１〜０．０１Torrで、電子密度が１×１０12以上で処理が行われる。従って、成膜成分（この場合酸化シリコン）が堆積すると同時に、高密度プラズマによるエッチングが同時に起こり、幅の狭い微細な溝（隙間）であっても、溝の内部まで酸化シリコンを埋め込むことができる。なお、この際の成膜温度（第１温度）は、７００℃以下であり、例えば、この酸化シリコン膜３４の場合は、３５０℃〜６５０℃とした。
【００３９】
次いで、半導体基板１に、７５０℃（第２温度）で、６０秒以内のＲＴＡ（Rapid Thermal Anneal、ランプアニール、熱処理）を施す。このＲＴＡは、タングステンハロゲンランプなどのランプ光を半導体基板１（ウエハ）上に照射し、その輻射熱にて加熱を行うものである。
【００４０】
次いで、ＨＤＰ酸化シリコン膜３４の上部をＣＭＰ法で研磨してその表面を平坦化する。なお、この研磨の後に、前記熱処理を行ってもよい。このＨＤＰ酸化シリコン膜３４は、ビット線ＢＬと後述するキャパシタＣとの間を絶縁する層間絶縁膜となる。
【００４１】
このように、本実施の形態によれば、ＨＤＰ酸化シリコン膜３４の形成後に、熱処理（ＲＴＡ）を行ったので、ＨＤＰ酸化シリコン膜３４によって生じる膜応力をあらかじめ低減することができ、以降の工程で、高温の熱処理、例えば、キャパシタＣの容量絶縁膜（酸化タンタル膜）の結晶化アニールが行われても、ビット線ＢＬに加わる膜応力を低減することができ、ビット線ＢＬの断線や剥離（はがれ）を低減することができる。なお、本実施の形態においては、７５０℃でＲＴＡを行ったが、このＲＴＡ温度を、ＨＤＰ酸化シリコン膜３４の成膜温度以上とすることで効果が出始める。また、ＲＴＡ温度を、前記結晶化アニールの温度以上とすることによって、かかるアニール時にビット線ＢＬやＨＤＰ酸化シリコン膜３４に加わる応力と同程度の応力が緩和される。
【００４２】
以下、酸化シリコン膜やビット線を構成するＷ膜等の膜応力について説明する。図１２は、７５０℃で、６０秒のＲＴＡ（熱処理）を施した場合の膜の応力（ＭＰａ）の変化を表す図である。図中の横軸は、膜の種類を示し、Ｗは、Ｗ膜を、Ｐ−ＳｉＮは、プラズマＣＶＤ法で形成された窒化シリコン膜を、ＨＤＰは、ＨＤＰ酸化シリコン膜を、ＴＥＯＳは、オゾン（Ｏ3）およびテトラエトキシシランを原料とし、ＣＶＤ法により形成された酸化シリコン膜（以下、ＴＥＯＳ膜という）を示す。また、応力が正の領域では、半導体基板（ウエハ）が、凹形状となる方向に応力が働き、負の領域では、凸形状となる方向に応力が働く。
【００４３】
図示するように、Ｗ膜においては、ＲＴＡの前後で、膜の応力が、約９００ＭＰａから約５００ＭＰａとなり、約−４００ＭＰａの応力変化がみられた。また、ＨＤＰ酸化シリコン膜の場合は、約−１８０ＭＰａから約−８０ＭＰａとなり、膜の応力変化は、約＋１００ＭＰａで、ＴＥＯＳ膜の場合は、約−１２０ＭＰａから約−１０５ＭＰａとなり、膜の応力変化は、約＋１５ＭＰａであった。
【００４４】
一方、プラズマＣＶＤ法で形成された窒化シリコン膜の場合は、約−２００ＭＰａから約１５０ＭＰａとなり、約＋３５０ＭＰａの応力変化がみられた。ここで、酸化シリコン膜や窒化シリコン膜のような絶縁膜は、ＲＴＡによって、応力が正の方向へ変化している。即ち、これらの膜は、ウエハが凹となるように変化しようとし、一方のＷ膜のような金属膜は、ＲＴＡによって、ウエハが凸となるように変化しようとする。
【００４５】
従って、これらの膜を積層した状態で、ＲＴＡを行えば、種々の膜の応力変化によって、膜の接着面が剥離し、また、配線のような細いパターンの場合には、断線が生じうる。特に、ＤＲＡＭの高集積化によりビット線ＢＬ幅が、０．１２μｍ以下であるような場合には、断線や剥離が生じやすくなる。また、前述したように、絶縁膜と金属膜では、応力の変化する方向が異なるため、配線に剥離や断線が生じやすい。
【００４６】
例えば、追って詳細に説明するが、キャパシタＣが形成される溝を形成する際のエッチングストッパーとして窒化シリコン膜４０が形成される。さらに、その上部には酸化シリコン膜４１が堆積され、その後、キャパシタＣの容量絶縁膜（酸化タンタル膜）の結晶化アニールが行われる。このアニールの際に、これらの膜（ビット線ＢＬ、ＨＤＰ酸化シリコン膜３４、窒化シリコン膜４０および酸化シリコン膜４１等）について、個々に応力が変化すれば、ビット線ＢＬに、急に大きな応力が加わることとなり、ビット線ＢＬの断線や剥離が生じる。
【００４７】
しかしながら、本実施の形態によれば、ビット線ＢＬ上にＨＤＰ酸化シリコン膜３４を堆積した状態で、ＲＴＡを行ったので、ＨＤＰ酸化シリコン膜３４によって生じる膜応力をあらかじめ低減することができる。
【００４８】
次に、ＲＴＡの昇温速度について説明する。図１３は、ＲＴＡの２種の昇温条件を示したもので、図１４は、図１３の各昇温条件で処理した場合の歩留まりを、種々のビット線ＢＬの幅（μｍ）についてプロットしたものである。
【００４９】
図１３の実線の（ａ）の昇温条件は、ＨＤＰ酸化シリコン膜３４の成膜温度である５００℃近傍から約２０℃／秒で昇温させた場合を示す。これに対して、破線の（ｂ）は、５００℃以上においても当初の昇温速度である６０℃／秒を維持し、処理した場合を示す。
【００５０】
これらの昇温条件を、ビット線ＢＬの幅の異なる種々のＤＲＡＭに適用し、その歩留まりを測定したところ、（ｂ）の昇温条件（四角のマーク）においては、ビット線幅が０．１２μｍ程度で、９０％以上の歩留まりが得られたものがあるが、ビット線幅が小さくなるに従って、歩留まりが減少し、ビット線幅が０．１１μｍでは、歩留まりが７５％となった。これに対して、（ａ）の昇温条件（菱形のマーク）においては、ビット線幅が０．１３μｍ〜０．１μｍのどの範囲においても、９０％以上の歩留まりが得られ、歩留まりが１００％に近いものも多く見られた。
【００５１】
このように、ＲＴＡの昇温速度を６０℃／秒以下とし、ゆっくり昇温させることで、ビット線ＢＬに加わる応力をより緩和し、ビット線の断線や剥離を防止することができる。その結果、歩留まりを向上させることができる。なお、酸化シリコン膜の成膜温度までは、昇温速度を小さくする必要はなく、かかる温度以降においてゆっくり昇温させればよい。また、ＲＴＡにおける昇温速度は、ランプ出力を制御することによって制御することができる。
【００５２】
また、本実施の形態においては、ビット線ＢＬと後述するキャパシタＣとの間を単層（ＨＤＰ酸化シリコン膜３４のみ）とし、その表面をＣＭＰ法を用いて平坦化したので、異物の発生を低減することができる。
【００５３】
即ち、参考の形態３に示すように、ＳＯＧ（Spin On Glass）膜を用いて平坦化することも可能であるが、かかる場合には、層間絶縁膜の強度や、ＳＯＧ膜から発生する水分の影響を避けるため、ＳＯＧ膜の上下を緻密なＴＥＯＳ膜で挟んだ構造とする必要がある。この場合、ビット線ＢＬ上に、ＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜を順次形成する必要があり、これらの膜間に異物が残存しやすい。特に、後述するように、ＳＯＧ膜は、塗布膜であるため、ＴＥＯＳ膜とは異なる装置で形成され、これらの装置間の移送の際に、異物が付着する可能性が高い。
【００５４】
図１５および図１６に、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜形成後の異物量を示す。図１５は、かかる層間絶縁膜をＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜の３層構造とした場合の異物量を示し、図１６は、層間絶縁膜を酸化シリコン膜のみの単層とした場合の異物量を示す。図１５および図１６に示すように、層間絶縁膜を３層とした場合には、異物量が「２２〜３３」のものが一番多く、「４４〜５５」、「３３〜４４」、「５５〜６６」の順となっている。また、これらの異物量「２２〜６６」に相当するものが、全体の約７４％を占めている。これに対して、層間絶縁膜を酸化シリコン膜のみの単層とした場合は、異物量が、「０〜１０」のものが一番多く、次ぐ、「１０〜２０」のものと合わせて全体の約９６％を占めている。このように、異物の発生を低減することができる。
【００５５】
また、ＳＯＧを用いないことにより次のような効果を有する。ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜中には、追って詳細に説明するように、メモリセル選択用ＭＩＳＦＥＴＱｓとキャパシタＣとを電気的に接続するためのプラグ３９が形成される。このプラグは、層間絶縁膜中に形成されたコンタクトホール内にＷ等の導電性膜を埋め込むことにより形成される。
【００５６】
しかしながら、層間絶縁膜中にＳＯＧ膜を有する場合には、導電成膜を埋め込む際に、ＳＯＧ膜中から蒸発する水やガスが、コンタクトホール内に溜まり、導電成膜が充分に埋め込まれない場合が生じうる。その結果、図１７に示すように、プラグ中にボイドＢが生じ、接続不良を起こしやすい。
【００５７】
しかしながら、本実施の形態においては、ビット線ＢＬと後述するキャパシタＣとの間を単層（ＨＤＰ酸化シリコン膜３４のみ）とし、その表面をＣＭＰ法を用いて平坦化したので、かかる接続不良を低減することができる。
【００５８】
続いて、キャパシタＣおよびこのキャパシタＣとメモリセル選択用ＭＩＳＦＥＴＱｓとを電気的に接続するためのプラグ３９の形成工程について説明する。
【００５９】
まず、図９〜図１１に示すように、ＨＤＰ酸化シリコン膜３４およびその下層の酸化シリコン膜２３をドライエッチングし、コンタクトホール２０内に形成されたプラグ２２上部にスルーホール３８を形成する。次いで、スルーホール３８の内部を含むＨＤＰ酸化シリコン膜３４の上部にＣＶＤ法でＷ膜を堆積した後、ＨＤＰ酸化シリコン膜３４の上部のＷ膜をＣＭＰ法で研磨し、Ｗ膜をスルーホールの内部のみに残すことによってプラグ３９を形成する。図９は、図１１のＡ−Ａ断面図、図１０は、図１１のＢ−Ｂ断面部である。ここで、本実施の形態によれば、前述したように、層間絶縁膜中に、水やガスを発生させやすいＳＯＧ膜を用いていないので、スルーホール３８の内部に精度良くＷ膜を堆積することができる。その結果、プラグ３９とその下層のプラグ２２等との接続不良を低減することができる。
【００６０】
次に、キャパシタＣを形成するのであるが、このキャパシタＣを形成するためには、まず、ＨＤＰ酸化シリコン膜３４の上部にプラズマＣＶＤ法で窒化シリコン膜４０を堆積し、続いて窒化シリコン膜４０の上部にＣＶＤ法で酸化シリコン膜４１を堆積した後、酸化シリコン膜４１および窒化シリコン膜４０をドライエッチングすることにより、スルーホール３８の上部に溝４２を形成する。この窒化シリコン膜４０は、酸化シリコン膜４１をエッチングする際のストッパーの役割を有する。また、酸化シリコン膜４１を、厚く形成することにより、溝４２の表面積を大きくし、その内部に形成される容量絶縁膜の表面積を大きくすることができる。その結果、キャパシタの容量を大きくすることができる。
【００６１】
次に、上記溝４２の内部を含む酸化シリコン膜４１の上部にリン（Ｐ）などのｎ型不純物をドープした低抵抗多結晶シリコン膜をＣＶＤ法で堆積した後、溝４２の内部にフォトレジスト膜などを埋め込み、酸化シリコン膜４１の上部の多結晶シリコン膜をエッチバックすることによって、溝４２の内壁のみに残す。これにより、溝４２の内壁に沿ってキャパシタＣの下部電極４３が形成される。
【００６２】
次に、下部電極４３が形成された溝４２の内部および酸化シリコン膜４１上に容量絶縁膜（誘電体膜）となる酸化タンタル膜４４を堆積する。酸化タンタル膜４４はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００６３】
次いで、この酸化タンタル膜４４の膜質の改善のため、７００℃以上の温度で、熱処理（アニール）を施す。この熱処理により、酸化タンタル膜４４は、結晶化する。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。
【００６４】
このように、本実施の形態によれば、前述したように、ＨＤＰ酸化シリコン膜３４の形成後に、ＲＴＡ（熱処理）を施し、ビット線ＢＬやＨＤＰ酸化シリコン膜３４によって生じる膜応力をあらかじめ低減しているので、酸化タンタル膜の結晶化アニール時に、ビット線ＢＬに加わる膜応力を低減することができ、ビット線ＢＬの断線や剥離を低減することができる。ここで、本実施の形態においては、容量絶縁膜として酸化タンタルを用いたが、例えば、チタン酸ジルコン酸鉛等からなる高〜強誘電体を用いてもよい。このような膜も、結晶化アニールを必要とするため、ＨＤＰ酸化シリコン膜３４の熱処理により同様の効果を奏する。
【００６５】
次いで、この酸化タンタル膜４４の上部に上部電極４５となるＴｉＮ膜４５を、ＣＶＤ法で、溝４２の内部が埋まるように堆積する。
【００６６】
これにより、多結晶シリコン膜で構成された下部電極３３、酸化タンタル膜で構成された容量絶縁膜４４およびＴｉＮ膜で構成された上部電極４５からなるキャパシタＣが形成される。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続されたキャパシタＣとで構成されるＤＲＡＭのメモリセルが完成する。図１１に、キャパシタＣ形成後の半導体基板の要部平面図を示す。
【００６７】
その後、キャパシタＣの上部に、酸化シリコン膜５０およびＡｌ（アルミニウム）等よりなる配線５５を形成した後、さらに、酸化シリコン膜および配線を形成し、その上部に表面保護膜を形成するが、それらの図示は省略する。
【００６８】
（参考の形態１）
実施の形態１においては、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜としてＨＤＰ−ＣＶＤ膜（ＨＤＰ酸化シリコン膜３４）を用いたが、プラズマＣＶＤ法により形成されたＴＥＯＳ膜を層間絶縁膜として用いてもよい。なお、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜の形成工程以外、即ち、ビット線ＢＬ形成工程（図１〜図６）まで、プラグ３９形成工程以降の工程（図９〜図１１）は、実施の形態１の場合と同様であるためその説明を省略する。
【００６９】
まず、ビット線ＢＬが形成された半導体基板を準備し、図１８に示すように、ビット線ＢＬおよびその下層の酸化シリコン膜２３の上部にＴＥＯＳ膜２３４を堆積する。図１８は、本参考の形態のＤＲＡＭの製造工程を示す半導体基板の要部断面図であり、例えば、図１１のＢ−Ｂ断面部と対応する。なお、図１８においては、酸化シリコン膜２３より下層の層（例えば、プラグ２２や、素子分離２等）を省略している（後述する図１９、図２０について同じ）。
【００７０】
このＴＥＯＳ膜２３４は、前述した通り、オゾン（Ｏ3）およびテトラエトキシシランを原料とし、プラズマＣＶＤ法により形成される。この際の成膜温度（第１温度）は、４５０℃以下であり、例えば、このＴＥＯＳ膜２３４の場合は、４００℃とした。
【００７１】
次いで、半導体基板１に、７５０℃（第２温度）で、６０秒以下のＲＴＡ（Rapid Thermal Anneal、熱処理）を施す。このＲＴＡは、タングステンハロゲンランプなどのランプ光を半導体基板１（ウエハ）上に照射し、その輻射熱にて加熱を行うものである。
【００７２】
次いで、ＴＥＯＳ膜２３４の表面をＣＭＰ法で研磨してその表面を平坦化する。なお、図１８に示すように、ＴＥＯＳ膜２３４の成膜後には、その中にボイドＢが生じ得るため、このボイドＢより下の位置まで、研磨することが望ましい。ボイドＢが残存すると、ＣＭＰ時のスラリーが残留し異物発生源となったり、ＴＥＯＳ膜２３４表面に、凹凸が生じ、ＴＥＯＳ膜２３４中に形成されるコンタクトホールや、その上層のパターンのフォトリソグラフィー時の焦点精度が悪くなるからである。
【００７３】
なお、この研磨の後に、前記熱処理を行ってもよい。このＴＥＯＳ膜２３４は、ビット線ＢＬと後述するキャパシタＣとの間を絶縁する層間絶縁膜となる。
【００７４】
このように、本参考の形態によれば、実施の形態１の場合と同様に、ＴＥＯＳ膜２３４の形成後に、熱処理を行ったので、ＴＥＯＳ膜２３４によって生じる膜応力をあらかじめ低減することができ、以降の工程で、高温の熱処理、例えば、キャパシタＣの容量絶縁膜（酸化タンタル膜）の結晶化アニールが行われても、ビット線ＢＬに加わる膜応力を低減することができ、ビット線ＢＬの断線や剥離を低減することができる。なお、本参考の形態においては、７５０℃でＲＴＡを行ったが、このＲＴＡ温度を、ＴＥＯＳ膜２３４の成膜温度以上とすることで効果が出始める。また、ＲＴＡ温度を、前記結晶化アニールの温度以上とすることによって、かかるアニール時にビット線ＢＬやＴＥＯＳ膜２３４に加わる応力と同程度の応力が緩和される。
【００７５】
また、本参考の形態においては、ビット線ＢＬと後述するキャパシタＣとの間を単層（ＴＥＯＳ膜２３４のみ）とし、その表面をＣＭＰ法を用いて平坦化したので、実施の形態１の場合と同様に、異物の発生を低減することができる。また、ビット線ＢＬと後述するキャパシタＣとの間を単層（ＴＥＯＳ膜２３４のみ）とし、水やガスを発生させやすいＳＯＧ膜を用いていないので、スルーホール３８の内部に精度良くＷ膜を堆積することができ、プラグ３９とその下層のプラグ２２等との接続不良を低減することができる。
【００７６】
続いて、キャパシタＣおよびこのキャパシタＣとメモリセル選択用ＭＩＳＦＥＴＱｓとを電気的に接続するためのプラグ３９を形成するが、これらの工程は、図９〜図１１を参照しながら説明した、実施の形態１の場合と同様であるためその説明を省略する。
【００７７】
（参考の形態２）
実施の形態１においては、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜としてＨＤＰ−ＣＶＤ膜（ＨＤＰ酸化シリコン膜３４）を用いたが、この層間絶縁膜をＨＤＰ酸化シリコン膜と、ＴＥＯＳ膜との積層膜としてもよい。なお、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜の形成工程以外、即ち、ビット線ＢＬ形成工程（図１〜図６）まで、プラグ３９形成工程以降の工程（図９〜図１１）は、実施の形態１の場合と同様であるためその説明を省略する。
【００７８】
まず、ビット線ＢＬが形成された半導体基板を準備し、図１９に示すように、ビット線ＢＬおよびその下層の酸化シリコン膜２３の上部に、実施の形態１の場合と同様に、ＨＤＰ−ＣＶＤ法によりＨＤＰ酸化シリコン膜３３４ａを形成する。ＨＤＰ−ＣＶＤ法によると幅の狭い微細な溝（隙間）であっても、溝の内部まで酸化シリコンを埋め込むことができる。なお、この際の成膜温度は、４５０℃以下（第１温度）である。次いで、ＨＤＰ酸化シリコン膜３３４ａ上に、オゾン（Ｏ3）およびテトラエトキシシランを原料としたＣＶＤ法によりＴＥＯＳ膜３３４ｂを形成する。この際の成膜温度（第１温度）は、４５０℃以下であり、例えば、このＴＥＯＳ膜３３４ｂの場合は、４００℃とした。
【００７９】
次いで、半導体基板１に、７５０℃（第２温度）で、６０秒以下のＲＴＡを施す。このＲＴＡは、タングステンハロゲンランプなどのランプ光を半導体基板１（ウエハ）上に照射し、その輻射熱にて加熱を行うものである。
【００８０】
次いで、ＴＥＯＳ膜３３４ｂの上部をＣＭＰ法で研磨してその表面を平坦化する。なお、この研磨の後に、前記ＲＴＡを行ってもよい。この酸化シリコン膜３３４ａとＴＥＯＳ膜３３４ｂとの積層膜は、ビット線ＢＬと後述するキャパシタＣとの間を絶縁する層間絶縁膜となる。
【００８１】
このように、本参考の形態によれば、ＨＤＰ−ＣＶＤ法により酸化シリコン膜３３４ａを形成し、さらに、その上部にＴＥＯＳ膜３３４ｂを形成したので、酸化シリコン膜の膜厚を確保でき、研磨精度を向上させることができる。
【００８２】
また、実施の形態１の場合と同様に、酸化シリコン膜３３４ａとＴＥＯＳ膜３３４ｂの形成後に、ＲＴＡ（熱処理）を行ったので、これらの膜によって生じる膜応力をあらかじめ低減することができ、以降の工程で、高温の熱処理、例えば、キャパシタＣの容量絶縁膜（酸化タンタル膜）の結晶化アニールが行われても、ビット線ＢＬに加わる膜応力を低減することができ、ビット線ＢＬの断線や剥離を低減することができる。なお、本参考の形態においては、７５０℃でＲＴＡを行ったが、このＲＴＡ温度を、ＨＤＰ酸化シリコン膜３３４ａやＴＥＯＳ膜３３４ｂの成膜温度以上とすることで効果が出始める。また、ＲＴＡ温度を、前記結晶化アニールの温度以上とすることによって、かかるアニール時にビット線ＢＬ、ＨＤＰ酸化シリコン膜３３４ａやＴＥＯＳ膜３３４ｂに加わる応力と同程度の応力が緩和される。
【００８３】
また、本参考の形態においては、ビット線ＢＬと後述するキャパシタＣとの間に、水やガスを発生させやすいＳＯＧ膜を用いていないので、スルーホール３８の内部に精度良くＷ膜を堆積することができ、プラグ３９とその下層のプラグ２２等との接続不良を低減することができる。
【００８４】
続いて、キャパシタＣおよびこのキャパシタＣとメモリセル選択用ＭＩＳＦＥＴＱｓとを電気的に接続するためのプラグ３９を形成するが、これらの工程は、図９〜図１１を参照しながら説明した、実施の形態１の場合と同様であるためその説明を省略する。
【００８５】
（参考の形態３）
参考の形態２においては、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜としてＨＤＰ−ＣＶＤ膜とＴＥＯＳ膜との積層膜を用いたが、この層間絶縁膜を、ＴＥＯＳ膜、ＳＯＧ膜（塗布膜）およびＴＥＯＳ膜の３層構造としてもよい。なお、ビット線ＢＬとキャパシタＣとを絶縁する層間絶縁膜の形成工程以外、即ち、ビット線ＢＬ形成工程（図１〜図６）まで、プラグ３９形成工程以降の工程（図９〜図１１）は、実施の形態１の場合と同様であるためその説明を省略する。
【００８６】
まず、ビット線ＢＬが形成された半導体基板を準備し、図２０に示すように、ビット線ＢＬおよびその下層の酸化シリコン膜２３の上部に、オゾン（Ｏ3）およびテトラエトキシシランを原料としたＣＶＤ法によりＴＥＯＳ膜４３４ａを形成する。この際の成膜温度（第１温度）は、４５０℃以下であり、例えば、このＴＥＯＳ膜４３４ａの場合は、４００℃とした。次いで、ＴＥＯＳ膜４３４ａ上にＳＯＧ膜４３４ｂを塗布する。
【００８７】
次いで、半導体基板１に、７５０℃（第２温度）で、６０秒以下のＲＴＡを施す。このＲＴＡは、タングステンハロゲンランプなどのランプ光を半導体基板１（ウエハ）上に照射し、その輻射熱にて加熱を行うものである。
【００８８】
次いで、ＳＯＧ膜４３４ｂ上に、ＴＥＯＳ膜４３４ａと同様に、ＴＥＯＳ膜４３４ｃを堆積する。なお、このＴＥＯＳ膜４３４ｃ形成後に、前記ＲＴＡを行ってもよい。このＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜の積層膜は、ビット線ＢＬと後述するキャパシタＣとの間を絶縁する層間絶縁膜となる。
【００８９】
このように、本参考の形態によれば、常用されるＴＥＯＳ膜、ＳＯＧ膜およびＴＥＯＳ膜で、層間絶縁膜を構成したので、低コストで容易に層間絶縁膜を形成することができる。
【００９０】
また、これらの積層膜形成後に、７５０℃、即ち、キャパシタＣの容量絶縁膜（酸化タンタル膜）の結晶化アニール以上の温度で熱処理を行ったので、これらの膜によって生じる膜応力をあらかじめ低減することができ、前記結晶化アニール時に、ビット線ＢＬに加わる膜応力を低減することができ、ビット線ＢＬの断線や剥離を低減することができる。なお、本参考の形態においては、７５０℃でＲＴＡを行ったが、かかる温度に限定されず、ＲＴＡ温度を前記結晶化アニールの温度以上とすることによって、かかるアニール時にビット線ＢＬ、ＳＯＧ膜やＴＥＯＳ膜に加わる応力と同程度の応力が緩和される。
【００９１】
続いて、キャパシタＣおよびこのキャパシタＣとメモリセル選択用ＭＩＳＦＥＴＱｓとを電気的に接続するためのプラグ３９を形成するが、これらの工程は、図９〜図１１を参照しながら説明した、実施の形態１の場合と同様であるためその説明を省略する。
【００９２】
（実施の形態２）
以下、本実施形態の半導体集積回路装置の製造方法を図２１〜図２６を用いて工程順に説明する。
【００９３】
まず、半導体基板１の主表面に半導体素子を形成する。図２１に、この半導体素子の一例としてｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した場合を示す。これらのＭＩＳＦＥＴＱｎ、Ｑｐは、通常のＭＩＳＦＥＴ形成プロセスにより形成する。
【００９４】
通常のＭＩＳＦＥＴ形成プロセスには、例えば、次のようなものがある。
【００９５】
まず、ｐ型の単結晶シリコンからなる半導体基板１に、実施の形態１と同様に、素子分離２を形成する。
【００９６】
次に、基板１にｐ型不純物およびｎ型不純物をイオン打ち込みし、熱処理により不純物を拡散させることによって、ｐ型ウエル３およびｎ型ウエル４を形成する。
【００９７】
その後、熱酸化によりｐ型ウエル３およびｎ型ウエル４のそれぞれの表面にゲート酸化膜８を形成する。次に、ゲート酸化膜８の上部にリンをドープした低抵抗多結晶シリコン膜９をＣＶＤ法で堆積し、続いてその上部にＣＶＤ法で窒化シリコン膜１０を堆積する。
【００９８】
次に、窒化シリコン膜１０をドライエッチングすることにより、ゲート電極を形成する領域に窒化シリコン膜１０を残し、窒化シリコン膜１０をマスクにして多結晶シリコン膜９をドライエッチングすることにより、ゲート電極９を形成する。
【００９９】
次に、ゲート電極９の両側のｐ型ウエル３にｎ型不純物をイオン打ち込みすることによってｎ-型半導体領域１３を形成し、ｎ型ウエル４にｐ型不純物をイオン打ち込みすることによってｐ-型半導体領域１４を形成する。
【０１００】
次に、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極９の側壁にサイドウォール膜１６を形成する。
【０１０１】
次に、ｐ型ウエル３にｎ型不純物をイオン打ち込みすることによってｎ+型半導体領域１７（ソース、ドレイン）を形成し、ｎ型ウエル４にｐ型不純物をイオン打ち込みすることによってｐ+型半導体領域１８（ソース、ドレイン）を形成する。
【０１０２】
ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレインを備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【０１０３】
次いで、ＭＩＳＦＥＴＱｎおよびＱｐ上にＣＶＤ法で酸化シリコン膜５１を堆積した後、酸化シリコン膜５１の上部をＣＭＰ法で研磨してその表面を平坦化する。
【０１０４】
次に、酸化シリコン膜５１上にフォトレジスト膜を形成し（図示せず）、このフォトレジスト膜をマスクに酸化シリコン膜５１をエッチングすることにより半導体基板１主面のｎ+型半導体領域１７およびｐ+型半導体領域１８上にコンタクトホールＣ１を形成する。
【０１０５】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜５１上に、ＣＶＤ法により薄いＴｉＮ膜を形成した後、さらに、ＣＶＤ法によりＷ膜を堆積した後、コンタクトホールＣ１外部のＴｉＮ膜およびＷ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホールＣ１の内部のみに残すことによってプラグＰ１を形成する。
【０１０６】
次いで、図２２に示すように、酸化シリコン膜５１およびプラグＰ１上にＴｉＮ膜およびＷ膜を順次堆積し、所望の形状にパターニングすることにより、第１層配線Ｍ１を形成する。
【０１０７】
次に、図２３に示すように、第１層配線Ｍ１および酸化シリコン膜５１上に、酸化シリコン膜５２を堆積する。この酸化シリコン膜５２は、高密度プラズマＣＶＤ法により形成する。高密度プラズマＣＶＤ法によれば、実施の形態１で説明したように、幅の狭い微細な溝（隙間）であっても、溝の内部まで酸化シリコンを埋め込むことができる。なお、この際の成膜温度は、７００℃以下であり、例えば、この酸化シリコン膜５２の場合は、３５０℃〜６５０℃とした。
【０１０８】
次いで、半導体基板１に、７５０℃（第２温度）で、６０秒以下のＲＴＡ（Rapid Thermal Anneal、ランプアニール、熱処理）を施す。このＲＴＡは、タングステンハロゲンランプなどのランプ光を半導体基板１（ウエハ）上に照射し、その輻射熱にて加熱を行うものである。
【０１０９】
次いで、図２４に示すように、酸化シリコン膜５２の上部をＣＭＰ法で研磨してその表面を平坦化する。
【０１１０】
このように、本実施の形態によれば、酸化シリコン膜５２の形成後に、熱処理を行ったので、酸化シリコン膜５２によって生じる膜応力をあらかじめ低減することができ、以降の工程で、高温の処理、例えば、プラグＰ２を構成するＴｉＮ（窒化チタン）膜のＣＶＤ法による堆積のような高温処理が行われても、配線Ｍ１に加わる膜応力を低減することができ、配線Ｍ１の断線や剥離を低減することができる。
【０１１１】
その後、図２５に示すように、酸化シリコン膜（絶縁膜）５２上にフォトレジスト膜を形成し（図示せず）、このフォトレジスト膜をマスクに酸化シリコン膜５２をエッチングすることにより第１層配線Ｍ１上にコンタクトホールＣ２を形成する。
【０１１２】
次いで、コンタクトホールＣ２内を含む酸化シリコン膜５２上に、ＣＶＤ法により薄いＴｉＮ膜（導体層）を形成した後、さらに、ＣＶＤ法によりＷ膜（導体層）を堆積する。その後、コンタクトホールＣ２外部のＴｉＮ膜およびＷ膜をＣＭＰ法で研磨し、これらの膜をコンタクトホールＣ２の内部のみに残すことによってプラグＰ２を形成する。このＴｉＮ（窒化チタン）膜は、バリアメタル膜としての機能を有し、その成膜温度は、６００〜６５０℃程度であり、このＴｉＮ膜の場合は、６３０℃とした。
【０１１３】
このように、本実施の形態によれば、前述したように、酸化シリコン膜５２の形成後に、熱処理を施し、配線Ｍ１や酸化シリコン膜５２によって生じる膜応力をあらかじめ低減しているので、プラグＰ２を構成するＴｉＮ（窒化チタン）膜の堆積の時に、配線Ｍ１に加わる膜応力を低減することができ、配線Ｍ１の断線や剥離を低減することができる。なお、本実施の形態においては、７５０℃でＲＴＡを行ったが、このＲＴＡ温度を、酸化シリコン膜５２の成膜温度以上とすることで効果が出始める。また、ＲＴＡ温度を、前記ＴｉＮ膜形成時の温度以上とすることによって、かかる工程時にビット線ＢＬや酸化シリコン膜５２に加わる応力と同程度の応力が緩和される。
【０１１４】
次いで、図２６に示すように、酸化シリコン膜５２およびプラグＰ２上にＴｉＮ膜およびＷ膜を順次堆積し、所望の形状にパターニングすることにより、第２層配線（導体層）Ｍ２を形成する。なお、本実施の形態においては、第２層配線Ｍ２をＴｉＮ膜およびＷ膜で形成したが、この他、Ａｌ（アルミニウム）やＣｕ（銅）を用いて形成してもよい。次いで、第２層配線Ｍ２および酸化シリコン膜５２上に、酸化シリコン膜５３を堆積する。
【０１１５】
さらに、プラグ、配線および層間絶縁膜（酸化シリコン膜）の形成工程を繰り返すことにより３層以上の配線が形成されるが、以降の工程は、省略する。
【０１１６】
また、本実施の形態においては、酸化シリコン膜５２に、ＲＴＡ（熱処理）を施したが、酸化シリコン膜５１や５３、もしくは図示しない第３層配線より上層に位置する絶縁膜に熱処理を施してもよい。
【０１１７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１８】
特に、前記実施の形態においては、ＤＲＡＭのビット線上に形成される絶縁膜や、配線上の絶縁膜に本発明を適用したが、その形成後に熱処理を有する導電層上の絶縁膜に広く適用可能である。
【０１１９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１２０】
（１）配線を覆うように第１温度で第２絶縁膜を形成した後、前記第２絶縁膜に前記第１温度より高い第２温度で熱処理を施し、さらに、前記第２絶縁膜上に第１電極、誘電体膜及び第２電極を形成したので、誘電体膜の熱処理工程を経ても、配線にかかる膜応力を低減し、配線の断線や剥離を防止することができる。
【０１２１】
（２）配線を覆うように第２絶縁膜を形成し、前記第２絶縁膜に第１温度で熱処理を施したので、この後、前記配線の表面を露出するように、前記第２絶縁膜に開口を形成するために前記第２絶縁膜にエッチングを施し、前記開口内に第１導体層を第２温度の化学気相成長法で形成しても、配線にかかる膜応力を低減し、配線の断線や剥離を防止することができる。
【０１２２】
その結果、前記配線を有する半導体集積回路装置の特性の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図である。
【図３】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図４】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図である。
【図５】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図６】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図である。
【図７】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図８】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図９】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１０】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１１】 本発明の実施の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部平面図である。
【図１２】 本発明の実施の形態の効果を説明するための図である。
【図１３】 本発明の実施の形態の効果を説明するための図である。
【図１４】 本発明の実施の形態の効果を説明するための図である。
【図１５】 本発明の実施の形態の効果を説明するための図である。
【図１６】 本発明の実施の形態の効果を説明するための図である。
【図１７】 本発明の実施の形態の効果を説明するための半導体集積回路装置（ＤＲＡＭ）の基板の要部断面図である。
【図１８】 本発明の参考の形態１である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図１９】 本発明の参考の形態２である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２０】 本発明の参考の形態３である半導体集積回路装置（ＤＲＡＭ）の製造方法を示す基板の要部断面図である。
【図２１】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】 本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離
３ p型ウエル
４ ｎ型ウエル
５ 酸化シリコン膜
８ ゲート酸化膜
Ｇ ゲート電極
９ａ 多結晶シリコン膜
９ｂ Ｗ（タングステン）膜
９ 多結晶シリコン膜（ゲート電極）
１０ 窒化シリコン膜
１１ａ ライト酸化膜
１３ ｎ−型半導体領域
１４ ｐ−型半導体領域
１６ サイドウォール膜
１７ ｎ＋型半導体領域
１８ ｐ＋型半導体領域
１９ 酸化シリコン膜
２０、２１ コンタクトホール
Ｐ１、Ｐ２ コンタクトホール
２２ プラグ
Ｐ１、Ｐ２ プラグ
２３ 酸化シリコン膜
２４ スルーホール
２６ プラグ
３４ ＨＤＰ酸化シリコン膜
３８ スルーホール
３９ プラグ
４０ 窒化シリコン膜
４１ 酸化シリコン膜
４２ 溝
４３ 下部電極
４４ 容量絶縁膜
４５ 上部電極
ＢＬ ビット線
ＷＬ ワード線
２３４ ＴＥＯＳ膜
３３４ａ ＨＤＰ酸化シリコン膜
３３４ｂ ＴＥＯＳ膜
４３４ａ、４３４ｃ ＴＥＯＳ膜
４３４ｂ ＳＯＧ膜
Ｍ１、Ｍ２ 配線
５１、５２、５３ 酸化シリコン膜
Ｃ キャパシタ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｂ ボイド
Ｌ 活性領域

Claims (16)

  1. （ａ）半導体基板上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上に複数の配線を形成する工程と、
    （ｃ）前記配線を覆うように第１温度で第２絶縁膜を高密度プラズマを用いた化学気相成長法で形成する工程と、
    （ｄ）前記第２絶縁膜に第２温度で熱処理を施す工程と、
    （ｅ）前記第２絶縁膜上に第１電極、誘電体膜及び第２電極からなるキャパシタを形成し、前記誘電体膜を第３温度で熱処理する工程と、を有し、
    前記第２温度は前記第１温度および前記第３温度より高いことを特徴とする半導体集積回路装置の製造方法。
  2. 請求項１において、工程（ａ）と（ｂ）の間に、
    前記第１絶縁膜に研磨を施すことを特徴とする半導体集積回路装置の製造方法。
  3. 請求項１において、工程（ｃ）と（ｄ）の間に、
    前記第２絶縁膜に研磨を施すことを特徴とする半導体集積回路装置の製造方法。
  4. 請求項１において、工程（ｄ）と（ｅ）の間に、
    前記第２絶縁膜に研磨を施すことを特徴とする半導体集積回路装置の製造方法。
  5. 請求項１において、工程（ａ）の前に
    （ｆ）前記半導体基板上に第３絶縁膜を介して複数の導体片を形成する工程と、
    （ｇ）前記導体片の両端の前記半導体基板表面に一対の半導体領域を形成する工程と、
    を有し、
    前記配線は前記一対の半導体領域の一方に接続されており、前記第１電極は前記一対の半導体領域の他方に接続されていることを特徴とする半導体集積回路装置の製造方法。
  6. 請求項１において、前記配線はタングステンで形成することを特徴とする半導体集積回路装置の製造方法。
  7. 請求項１において、工程（ｄ）における前記熱処理はランプアニール法を用いることを特徴とする半導体集積回路装置の製造方法。
  8. 請求項７において、工程（ｄ）における前記熱処理は、昇温速度の速い第１段階と、前記第１段階より昇温速度の低い第２段階を経て、前記第２温度に達することを特徴とする半導体集積回路装置の製造方法。
  9. 請求項１において、前記誘電体膜は酸化タンタル膜であることを特徴とする半導体集積回路装置の製造方法。
  10. 請求項１において、前記誘電体膜はチタン酸ジルコン酸鉛膜であることを特徴とする半導体集積回路装置の製造方法。
  11. （ａ）半導体基板上に第１絶縁膜を形成する工程と、
    （ｂ）前記第１絶縁膜上に複数の配線を形成する工程と、
    （ｃ）前記配線を覆うように第１温度で第２絶縁膜を高密度プラズマを用いた化学気相成長法で形成する工程と、
    （ｄ）前記第２絶縁膜に第２温度で熱処理を施す工程と、
    （ｅ）前記配線の表面を露出するように、前記第２絶縁膜に開口を形成するために前記第２絶縁膜にエッチングを施す工程と、
    （ｆ）前記開口内に第１導体層を第３温度の化学気相成長法で形成する工程と、
    （ｇ）前記第１導体層上に第２導体層を形成する工程と、
    （ｈ）前記第２導体層および前記第１導体層に研磨を施し、前記開口内に選択的に前記第１導体層および前記第２導体層を残す工程と、を有し、
    前記第２温度は前記第１温度および前記第３温度より高いことを特徴とする半導体集積回路装置の製造方法。
  12. 請求項１１において、前記配線はタングステン膜であることを特徴とする半導体集積回路装置の製造方法。
  13. 請求項１２において、前記第１導体層は窒化チタン層であることを特徴とする半導体集積回路装置の製造方法。
  14. 請求項１１において、さらに、前記第２絶縁膜及び前記第２導体層上に第３導体層を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。
  15. 請求項１４において、前記第３導体層はアルミニウム層からなることを特徴とする半導体集積回路装置の製造方法。
  16. 請求項１４において、前記第３導体層は銅層からなることを特徴とする半導体集積回路装置の製造方法。
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