KR19990042091A - 반도체 장치의 절연막 평탄화 방법 - Google Patents

Abstract

상부 배선과 하부 배선 사이에 위치하는 평탄화층 형성 방법은, 반도체 기판 상에 배선층을 형성하는 단계, 상기 배선층이 형성된 결과물 전면에 TEOS 산화막과 TEOS 산화막 보다 두꺼운 O₃-TEOS BPSG막을 증착하고 300 내지 750℃에서 열처리하는 단계, 상기 O₃-TEOS BPSG막의 상면에 PSG를 도포하고 약 400 내지 750℃에서 약 30분정도 큐어링하는 단계, 상기 열처리된 PSG막, 상기 열처리된 O₃-TEOS BPSG막 및 상기 TEOS 산화막을 식각하여 상기 금속 배선층을 노출시켜 콘택홀을 형성하는 단계를 구비한다.

Description

반도체 장치의 절연막 평탄화 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 다층 금속 배선을 채용하는 반도체 장치에서의 절연막 평탄화 방법에 관한 것이다.

반도체 장치의 제조에 있어서, 금속 배선 또는 폴리실리콘 상부에 형성되는 층간 절연막으로 고온 열처리를 통해 평탄화가 가능한 BPSG (Borophoshposilicateclaoss)박막이 가장 널리 사용되고 있다. 종래에는 SiH₄기체를 이용한 BPSG 박막이 사용되었으나 반도체 장치의 고집적화에 따라 단차비가 증가하고 배선 간격이 축소되면서 층덮힘 특성이 우수한 TEOS (Tetraethylorthosilicate) 액체 원료가 BPSG를 대체하고 있는 추세이다. TEOS를 기본으로 하는 BPSG막 증착 장비로는 LPCVD, PECVD, APCVD등이 있으며 이중 APCVD법이 층 덮힘 특성이 우수하다.

이런 BPSG막은 증착 후 약 800 내지 900℃의 고온에서 열처리를 받으며 반도체 장치의 고집적화에 따라 고단차의 평탄화를 위해 고농도의 BPSG막을 사용하는데, BPSG막은 후속 열처리 공정에 의해 표면이 변형되고 도펀트가 재분포되고, 보이드가 형성되며 크랙 또는 결정 이물질등이 생성된다. 특히 크랙은 도펀트의 농도가 높을수록 발생 빈도가 증가한다.

한편, DRAM의 캐패시터 형성 전에 BPSG막이 사용되는 경우에는 BPSG의 평탄화 공정 이후의 열처리 공정에 의해 BPSG막이 리플로우되어 주름 현상(striation)이 발생하며 이를 방지하기 위해 산화막을 증착하면 산화막과 ONO 유전막이 큰 스트레스를 받아 크랙이 발생하여 반도체 장치의 신뢰성이 저하된다.

도 1을 참조로 구체적으로 살펴 보면, 반도체 장치는 셀 영역과 주변 회로 영역으로 구분되며, 반도체 장치가 형성되는 기판 전면에 절연막(1)이 형성된다. 절연막(1) 상부에는 폴리 실리콘 배선(2)이 형성된다. 셀 영역에서는 폴리 실리콘 배선의 밀도가 크나 주변 회로 영역에서는 그 밀도가 상대적으로 낮다. 폴리 실리콘 배선(2)이 형성된 결과물 전면에 약 1000Å의 TEOS 산화막(3)을 형성한다. 상기 TEOS 산화막(3)의 스트레스는 약 2.3 내지 3.0E09 dyne/cm²이다. 상기 TEOS 산화막(3)의 상면에는 BPSG막(4)을 약 5000Å으로 형성하면 스트레스는 약 1.4E09 dyne/cm²내지 7.0E08 dyne/cm²가 된다. 후속 열처리 공정(약 800 내지 900℃)을 받으면 -6.0E09 dyne/cm²의 스트레스가 된다.

그런데 막이 압축성 스트레스를 가지게 되면 BPSG막에 있는 원자들의 움직임이 자유롭지 못하게 되어 어떤 부분에서는 그 움직임이 막히게 된다. 즉 BPSG막의 일부분에서 평탄화가 달성되지 않는 문제가 발생한다.

또한, 셀 영역의 폴리 실리콘 배선 간격이 주변 회로 영역의 것 보다 좁으므로 셀 영역의 BPSG막(4) 내에 보이드(5)가 형성되는 문제가 있으며, 셀 영역과 주변 회로 영역 사이의 단차(6)는 평탄화 과정 후에도 평탄화가 되지 않는 문제가 있다.

따라서, 본 발명은 반도체 장치의 다층 금속 또는 폴리 실리콘 배선의 패턴화용 절연막의 문제점을 해결하는 반도체 장치의 평탄화막 형성 방법을 제공하는 것을 목적으로 한다.

도 1은 종래의 방법에 따라 절연층이 평탄화된 반도체 장치의 단면도.

도 2a 내지 도 2c는 본 발명의 반도체 장치의 평탄화를 설명하는 공정 단면도.

본 발명의 목적을 달성하기 위한 반도체 장치의 다층 금속 배선 또는 폴리 실리콘 배선의 평탄화층 형성 방법은, 반도체 기판에 배선층을 형성는 단계, 상기 배선층이 형성된 결과물 전면에 TEOS 산화막을 형성하는 단계, 상기 TEOS 산화막 상면에 상기 TEOS 산화막 보다 두꺼운 O₃-TEOS BPSG막을 증착하는 단계, 상기 O₃-TEOS BPSG막을 열처리하는 단계를 구비한다. 구체적으로, 상기 O₃-TEOS BPSG막의 열처리는 약 300 내지 750℃에서 행해지며, 상기 O₃-TEOS BPSG막은 도펀트 소오스인 TEB/TMP가 0.1/0.1 내지 3/3이고 SLM O₃농도 0.5 내지 0.6 몰%, 증착 온도 300 내지 450℃에서 증착되고, 특히 상기 O₃-TEOS BPSG막의 두께의 약 90%를 증착하는 1 단계와 상기 O₃-TEOS BPSG막의 두께의 나머지를 상기 1 단계와 동일한 챔버내에서 상기 제 1 단계에서의 도펀트 농도보다 낮은 농도를 사용하여 증착하는 제 2단계를 통해 상기 O₃-TEOS BPSG막이 증착된다.

한편, 상기 O₃-TEOS BPSG막의 열처리 단계 후 상기 O₃-TEOS BPSG막의 상면에 PSG를 도포하고 열처리하는 단계를 더 구비하며, 구체적으로 상기 PSG의 열처리는 약 400 내지 750℃에서 약 30분정도 큐어링하며, 상기 PSG의 P도펀트는 약 2wt%이다.

또한, 상기 PSG의 열처리 후, 상기 열처리된 PSG막, 상기 열처리된 O₃-TEOS BPSG막 및 상기 절연막을 식각하여 상기 금속 배선층을 노출시켜 콘택홀을 형성하고 콘택홀 내에 플러그를 형성하는 단계를 더 구비하여 상부 배선과 하부 배선을 연결시킨다.

[실시예]

도 2a에서, 반도체 기판(도시되지 않음)은 셀 영역과 주변 회로 영역으로 나뉜다. 상기 반도체 기판 상면 전면에 절연막(11)을 형성하고 절연막(11) 상면 일부에 배선층(12)을 형성한다. 배선층은 다층 금속으로 구성되거나 폴리 실리콘으로 구성될 수 있다. 본 실시예에서는 폴리 실리콘 배선을 사용하였다. 셀 영역에서는 폴리 실리콘 배선(12)의 밀도가 높고 주변 회로 영역에서는 폴리 실리콘 배선(12)의 밀도가 상대적으로 낮다. 폴리 실리콘 배선(12)이 형성된 기판 전면에 약 1000Å의 TEOS 산화막을 증착한 다음 약 4000 내지 5000Å의 O₃-TEOS BPSG막(14)을 증착하고 약 300 내지 750℃에서 열처리하면, 약 0.8 내지 3.3 E09 dyne/cm²의 탠실 스트레스를 갖게 된다. 구체적으로 O₃-TEOS BPSG막(14)을 증착 조건을 살펴보면, 도펀트 소오스인 TEB/TMP가 0.1/0.1 내지 3/3이고 SLM O₃농도 0.5 내지 0.6 몰%, 증착 온도 300 내지 450℃에서 증착되고, 특히 O₃-TEOS BPSG막의 두께의 약 90% 정도를 증착(14a) 한후 나머지 약 10%를 막(14)의 90% 형성에 사용한 챔버내에서 앞서 사용한 농도보다 낮은 농도를 사용하여 증착(14b)한다. 상기 O₃-TEOS BPSG막(14)의 오존은 TEOS 분해나 산화 반응의 활성화 에너지를 낯추는 역할을 하여 TEOS가 기상으로부터 흡착되고 다시 기판에서 에틸렌과 수분을 방출하면서 과중합 반응을 한다. 따라서 오존의 농도가 증가하게 되면 위에서 설명한 반응이 더욱 증가하여 BPSG막이 오존 농도가 낮은 막에 비해 치밀해지게 되어 대기 방치시에도 흡습이 적다. 또한 오존 농도가 증가하면 수축이 작고 습식 식각 속도도 느려지는 등 박막이 치밀해진다. 즉 O₃-TEOS BPSG막(14)이 열처리 후에도 종래의 BPSG막에 비해 표면 변형이 줄어들고 보이드, 크랙, 결정 이물질등의 형성이 상당히 감소하거나 제거된다. 다만, 셀 영역과 주변 회로 영역 사이의 단차 부분의 평탄화는 완전하게 달성되지 않은 상태이다.

도 2b에서, 셀 영역과 주변 회로 영역의 경계 부분(15)의 평탄화를 위해 상기 상기 O₃-TEOS BPSG막(14) 상면에 PSG(16;Phosphosilicateglass)를 약 1000 내지 2000Å으로 도포하고 약 400 내지 750℃에서 30분 정도 큐어링을 실시한다. 여기서 PSG막(16)은 P도펀트가 약 2wt%의 무기질 성분인 얼라이드 시그널(Allied Signal)사의 P112A를 사용한다.

도 2c에서, 상기 PSG막(16), 상기 O₃-TEOS BPSG막(14) 및 상기 TEOS 산화막(13)을 식각하여 상기 폴리 실리콘 배선(12)의 표면 일부를 노출시키는 콘택홀을 형성한다. 콘택홀 내 측벽 및 저면에는 장벽 금속층(17)이 형성되고 상기 콘택홀 내에는 텅스텐으로 구성된 플러그(18)가 형성된다. 상기 텅스텐 플러그(18)를 통해 이후에 형성될 배선과 상기 폴리 실리콘 배선(12)이 전기적으로 연결된다.

TEOS 산화막과 O₃-TEOS BPSG막을 순차적으로 형성하고 열처리하여 BPSG막을 견고하게 함으로써 보이드, 크랙 및 결정 이물질등의 발생을 줄이고 종래의 BPSG막이 열처리에 의해 압축 장력을 받게되는 단점을 개선하고, 상기 O₃-TEOS BPSG막 상면에 PSG를 도포하고 열처리하여 셀 영역과 주변 회로 영역 사이의 평탄화를 달성할 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

1. 반도체 기판 상면에 배선층을 형성하는 단계,

   상기 배선층이 형성된 결과물 전면에 TEOS 산화막을 형성하는 단계,

   상기 TEOS 산화막 상면에 상기 TEOS 산화막 보다 두꺼운 O₃-TEOS BPSG막을 증착하는 단계,

   상기 O₃-TEOS BPSG막을 열처리하는 단계를 구비하는 반도체 장치의 평탄화층 형성 방법.
2. 제 1 항에 있어서, 상기 열처리는 약 300 내지 750℃에서 행해지는 평탄화층 형성 방법.
3. 제 1 항에 있어서, 상기 O₃-TEOS BPSG막은 도펀트 소오스인 TEB/TMP가 0.1/0.1 내지 3/3이고 SLM O₃농도 0.5 내지 0.6 몰%, 증착 온도 300 내지 450℃에서 증착되는 평탄화층 형성 방법.
4. 제 3 항에 있어서, 상기 O₃-TEOS BPSG막의 두께의 약 90%를 증착하는 1 단계와 상기 O₃-TEOS BPSG막의 두께의 나머지를 상기 1 단계와 동일한 챔버내에서 상기 제 1 단계에서의 도펀트 농도보다 낮은 농도를 사용하여 증착하는 제 2 단계를 통해 상기 O₃-TEOS BPSG막이 증착되는 평탄화층 형성 방법.
5. 제 1 항에 있어서, 상기 O₃-TEOS BPSG막의 열처리 단계 후 상기 O₃-TEOS BPSG막의 상면에 PSG를 도포하고 열처리하는 단계를 더 구비하는 절연층의 평탄화층 형성 방법.
6. 제 5 항에 있어서, 상기 PSG의 열처리는 약 400 내지 750℃에서 약 30분정도 큐어링하는 절연층의 평탄화층 형성 방법.
7. 제 5 항에 있어서, 상기 PSG의 열처리 후, 상기 열처리된 PSG막, 상기 열처리된 O₃-TEOS BPSG막 및 상기 TEOS 산화막을 식각하여 상기 금속 배선층을 노출시켜 콘택홀을 형성하는 단계를 더 구비하는 평탄화층 형성 방법.
8. 제 5 항에 있어서, 상기 PSG의 P도펀트는 약 2wt%인 평탄화층 형성 방법.