KR100253587B1 - 반도체소자의 커패시터 형성방법 - Google Patents

반도체소자의 커패시터 형성방법 Download PDF

Info

Publication number
KR100253587B1
KR100253587B1 KR1019970022709A KR19970022709A KR100253587B1 KR 100253587 B1 KR100253587 B1 KR 100253587B1 KR 1019970022709 A KR1019970022709 A KR 1019970022709A KR 19970022709 A KR19970022709 A KR 19970022709A KR 100253587 B1 KR100253587 B1 KR 100253587B1
Authority
KR
South Korea
Prior art keywords
storage electrode
charge storage
film
forming
nitride film
Prior art date
Application number
KR1019970022709A
Other languages
English (en)
Other versions
KR19990000066A (ko
Inventor
임찬
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970022709A priority Critical patent/KR100253587B1/ko
Publication of KR19990000066A publication Critical patent/KR19990000066A/ko
Application granted granted Critical
Publication of KR100253587B1 publication Critical patent/KR100253587B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로, 하부구조물을 구비하는 반도체기판 상부에 평탄화 절연막을 형성하고, 질화막을 증착한 다음, 컨택공정으로 상기 반도체기판과 접속되는 전하저장전극을 형상하고, NH3가스를 플로우(flow)시켜 상기 전하저장전극 표면을 질화화한 다음, 후속공정으로 형성되는 유전체막인 Ta2O5막을 일정한 두께로 증착되게 하여 누설전류를 감소시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 커패시터 형성방법
본 발명은 반도체소자의 커패시터 형성방법에 관한 것으로써, 특히 전하저장 전극을 형성한 다음에 상기 전하저장전극 표면에 NH3가스를 플로우시켜 질화화함으로써 하지의존성이 강한 고유전율의 Ta2O5막을 일정한 두께로 증착시켜 커패시터의 전기적 특성의 열화를 방지하고 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 커패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 커패시터로 구성되는 디램 소자에서는 커패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막의 두께를 얇게하거나 또는 전하저장전극의 표면적을 증가시키는 등의 방법이 있다.
도시되어 있지는 않지만, 종래기술에 따른 반도체소자의 커패시터 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리 산화막과 게이트산화막을 형성하고, 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 상기 구조의 전표면에 층간절연막을 형성한다.
그 다음 상기 소오스/드레인전극 중 전하저장전극 컨택으로 예정되어 있는 부분 상측의 층간절연막을 제거하여 전하저장전극 컨택홀을 형성하고, 상기 컨택홀을 통하여 소오스/드레인전극과 접촉되는 전하저장전극을 다결정실리콘층 패턴으로 형성한 후, 상기 전하저장전극의 표면에 산화막이나 질화막 또는 산화막-질화막-산화막의 적층구조로된 유전체막을 도포하며, 상기 유전체막 상부에 플레이트전극을 형성하여 커패시터를 완성한다.
상기와 같은 종래기술에 따른 반도체소자의 커패시터에서 유전체막은 고유전율, 저누설밀도, 높은 절연파괴전압 및 상하측 전극과의 안정적인 계면특성 등이 요구되는데, 상기 산화막은 유전상수가 약 3.8 정도이고 질화막은 약 7.2 정도로 비교적 작고, 전극으로 사용되는 다결정실리콘층은 비저항이 800 ~ 1000μΩcm 정도로 비교적 높아 정전용량이 제한된다.
최근에는 상기와 같이 정전용량이 제한되는 것을 해결하기 위해, 산화막- 질화막-산화막의 적층구조로된 유전체막 대신에 Ta2O5막과 같은 고유전체막을 사용한다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 커패시터 형상방법을 나타낸 단면도로서, 상기 도 1b 는 도 1a 의 ⓐ 부분을 상세하게 도시한 부분 단면도이다.
상기 Ta2O5막은 Ta(OC2H5)를 N2캐리어 가스로 반도체기판 상에 공급하여 O2가스와 반응시켜 저압화학기상증착(low presure chemical vapor deposition, 이하 LPCVD 라 함)방법이나 플라즈마 화학기상증착(plasma enhanced chemical vapor deposition, 이하 PECVD 라 함)방법으로 증착한다. (도 1a)
그러나, 상기 Ta2O5막(17)은 하지재료에 따라 증착되는 두께가 다르기 때문에 상기 Ta2O5막(17)를 유전체막으로 증착하면 상기 전하저장전극(15) 상에 도포된 Ta2O5막(17)의 두께와 층간절연막 상부에 도포된 Ta2O5막의 두께가 다르기 때문에 상기 전하저장전극(15)과 층간절연막(13)의 경계부분에서 상기 Ta2O5막(17)의 두께가 갑자기 얇아져 커패시터 완성후 누설전류가 급격히 증가하는 문제점이 발생한다. (도 1b)
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 사이의 산질화막을 노출시키기 위하여 층간 절연막으로 산질화막을 증착하고, 전하저장전극 형성후 상기 전하저장전극 표면의 자연산화막을 제거하고, 전체표면에 NH3가스를 플로우시켜 질화화함으로써 Ta2O5막이 상기 전하저장전극과 층간절연막의 경계 부분에서 일정 두께로 증착시켜 커패시터의 전기적 열화를 방지하고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 커패시터 형성방법을 제공하는데 그 목적이 있다.
제1a도 및 제1b도는 종래발명의 실시예에 따른 반도체소자의 커패시터 형상방법을 도시한 단면도.
제2a도 내지 제2c도는 본 발명의 제1실시예에 따른 반도체소자의 커패시터 형성방법을 도시한 단면도.
제3도 내지 제4도는 본 발명의 제2, 제3실시예에 따른 반도체소자의 커패시터 형성방법을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 21 : 평탄화막 13, 23 : 층간절연막
24 : 질화막 15, 25 : 실린더형전하저장전극
26 : RTN 처리된 막 17, 27 : Ta2O5막
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 커패시터 형성방법은, 반도체기판 상부에 전하저장전극용 컨택홀을 구비하는 평탄화 절연막과 질화막을 형성하는 공정과, 상기 컨택홀을 통하여 상기 반도체기판에 접속되는 전하저장전극을 형성하는 공정과, 상기 전하저장전극 표면의 자연산화막을 제거하는 공정과, 상기 전하저장전극 표면을 질화화시키는 공정과, 상기 전하저장전극 표면에 Ta2O5를 증착하는 공정과, 전체표면 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는, 커패시터의 유전체막 증착시, Ta2O5막은 하지재료에 따라 증착두께가 다르기 때문에 상기 Ta2O5막을 형성하기 전에 NH3가스를 플로우시켜 전하저장전극 및 전하저장전극과 전하저장전극 사이에 노출된 하부막 표면의 성질과 비슷하게 질화화함으로써 상기 Ta2O5막이 일정한 두께로 증착되게 하는 것이다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 2a 내지 도 2b 는 본 발명의 실시예에 따른 반도체소자의 커패시터 형성방법을 도시한 단면도로서, 상기 도 2c 는 도 2b 의 ⓐ 부분을 상세하게 도시한 부분 단면도이다.
먼저, 반도체기판(도시안됨)에 소자분리 절연막(도시안됨), 게이트전극(도시안됨) 및 비트라인(도시안됨) 등의 하부구조물을 형성한다.
그리고, 전체표면을 평탄화하기 위하여 BPSG와 같은 평탄화막(도시안됨)을 형성하고 열처리를 실시한다.
그리고, 도핑되지 않은 산화막으로 층간절연막(23)을 형성한다. 이때, 상기 층간절연막(23)은 TEOS, MTO, HTO 등의 막으로 저압화학기상증착 방법을 사용하여 증착한다.
그리고, 전체표면 상부에 질화막(24)을 증착한다.
여기서, 상기 질화막(24)을 LPCVD 방법으로 증착할 때, 650 ~ 850℃ 정도의 온도 및 수 백 mTorr ~ 수 Torr 정도의 압력에서 DCS(SIH2Cl2), N2O, NH3, 및 N2가스를 사용하여 실시한다.
또한, 상기 공정시 NH3를 제외할 경우 SiH4/ N2O 의 비만 2 ~ 3으로 하여 실시한다.
상기와 같은 경우, 산화막의 성질보다는 질화막의 성질이 강하게 하며, 실리콘 성분을 많이 혼합하여 굴절율을 1.8~2.1 정도로 조절한다.
이때, LPCVD 방법으로 증착된 상기 질화막(24)은 PECVD 방법에의해서 증착된 막에 비하여 막질은 치밀하지만 하부 산화막과의 응력으로 인하여 크랙이 발생할 가능성이 높다.
한편, 상기 질화막(24)은 SiH4/ N2O 의 비만 2 ~ 3으로, N2O / NH3의 비는 1 ~ 1.2로 혼합한 가스를 수 Torr 의 압력 및 350 ~ 450℃ 정도의 온도에서 500 ~ 2000 Å 정도로 PECVD 방법으로 증착한다. 이때, 알.에프.(Radio Frequency)전력은 300 ~ 400 w 정도로 한다.
그 다음, 상기 절연막(24)을 컨택마스크로 식각하여 컨택부분으로 예정되는 부분에 컨택홀(도시안됨)을 형성한다.
그 다음, 상기 구조의 전표면에 다결정실리콘막(도시안됨)을 화학기상증착방법 (Chemical Vapor Deposition, 이하 CVD 라 함)으로 형성하여 실린더형 전하저장전극 (25)을 형성한다.
이때, 상기 실린더형 전하저장전극(25) 형성시 상기 실린더형 저장전극(25)하부에 질화막(24)이 악간 손실된다.
그리고, 상기 실린더형 전하저장전극(25)은 HSG(hemispherical grained sili cate glass, 이하 HSG 라 함) 실린더형 전하저장전극 및 핀형 전하저장전극으로 대신할 수 있다.(도 2a)
그리고, 전체표면에 발생한 자연산화막(도시안됨)은 산화막 제거용액이나 불산 증기로 최대한 제거한다. 이때, 상기 산화막제거용액은 불산용액 또는 비.오.이(buffer oxide etchant, BOE) 용액으로 한다.
그 다음에, 전체표면은 NH3가스를 플로우시켜 질화화시킨다. 이때, 상기 질화화공정은 알.티.엔(rapid thermal nitration, 이하 RTN 라 함) 방법으로 NH3가스를 플로우시키는 공정을 750 ~ 970 ℃ 정도의 온도에서 30 ~ 120초 동안 실시한다.
여기서, 상기 전하저장전극(25)을 구성하고 있는 다결정실리콘 상에 잔존하는 자연산화막 및 다결정실리콘과 NH3가스가 반응하여 질화막(26)이 형성되고, 전하저장전극이 형성되어 있지 않은 부분은 유사한 성질을 갖게 된다.
그리고, 상기 구조의 상부에 Ta2O5막(27)을 증착한다. 이때, 상기 Ta2O5막(2 7)은 380 ~ 430 ℃ 정도의 온도 및 100 ~ 900 mTorr 의 압력범위에서 Ta(OC2H5)5를 N2캐리어(carrier)가스와 혼합 분사시켜 O2가스와 혼합하여 형성한다.
결과적으로, 상기 Ta2O5막(27)은 상기 전하저장전극(25)의 상부 및 전하저장전극과 전하저장전극간에 드러나 있는 질화막(24) 상부에 일정한 두께로 증착된다. (도 2b, 2c)
그리고, 후속공정으로 전체표면에 플레이트전극을 증착하여 반도체소자의 커패시터 형성공정을 완료한다.
참고로, 아래의 표 1 은 동일 증착조건에서 하지재료에 따른 Ta2O5막의 두께를 나타낸다.
Figure kpo00002
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 커패시터 형성방법은, 하부구조물을 구비하는 반도체기판 상부에 평탄화 절연막을 형성하고, 질화막을 증착한 다음, 컨택공정으로 상기 반도체기판과 접속되는 전하저장전극을 형성하고, NH3가스를 플로우시켜 상기 전하저장전극 표면을 질화화함으로써, 후속 공정으로 형성되는 유전체막인 Ta2O5막을 일정한 두께로 증착되게 하여 누설전류를 감소시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (9)

  1. 반도체기판 상부에 전하저장전극용 컨택홀을 구비하는 평탄화 절연막과 질화막을 형성하는 공정과, 상기 컨택홀을 통하여 상기 반도체기판에 접속되는 전하저장전극을 형성하는 공정과, 상기 전하저장전극 표면의 자연산화막을 제거하는 공정과, 상기 전하저장전극 표면을 질화화시키는 공정과, 상기 전하저장전극 표면에 Ta2O5를 증착하는 공정과, 전체표면 상부에 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 커패시터 형성방법.
  2. 청구항1에 있어서, 상기 질화막은 PECVD 방법으로 500 ~ 2000 Å 정도 증착하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  3. 청구항1 또는 청구항2에 있어서, 상기 질화막은 SiH4/ N2O 의 비는 2 ~ 3으로, N2O / NH3의 비는 1 ~ 1.2로 혼합한 가스를 수 Torr 의 압력, 350 ~ 450℃ 정도의 온도 및 300 ~ 400W 정도의 RF 전력을 인가하여 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  4. 청구항3에 있어서, 상기 질화막은 NH3를 제외하고 SiH4/ N2O 의 비만 2 ~ 3으로 하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  5. 청구항1에 있어서, 상기 질화막은 LPCVD 방법으로 650 ~ 850℃ 정도의 온도 및 수 백 mTorr ~ 수 Torr 정도의 압력에서 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  6. 청구항1 또는 청구항5에 있어서, 상기 질화막은 DCS, N2O, NH3, 및 N2가스를 사용하는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  7. 청구항1에 있어서, 상기 질화화공정은 NH3가스를 소오스 가스로 하여 실시하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  8. 청구항1 또는 청구항7에 있어서, 상기 질화화공정은 750 ~ 970 ℃ 정도의 온도에서 30 ~ 120초 동안 실시하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
  9. 청구항1에 있어서, 상기 실린더형 전하저장전극은 HSG 실린더형 전하저장전극 및 핀형 전하저장전극으로 대신하는 것을 특징으로 하는 반도체소자의 커패시터 형성방법.
KR1019970022709A 1997-06-02 1997-06-02 반도체소자의 커패시터 형성방법 KR100253587B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970022709A KR100253587B1 (ko) 1997-06-02 1997-06-02 반도체소자의 커패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970022709A KR100253587B1 (ko) 1997-06-02 1997-06-02 반도체소자의 커패시터 형성방법

Publications (2)

Publication Number Publication Date
KR19990000066A KR19990000066A (ko) 1999-01-15
KR100253587B1 true KR100253587B1 (ko) 2000-04-15

Family

ID=19508350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970022709A KR100253587B1 (ko) 1997-06-02 1997-06-02 반도체소자의 커패시터 형성방법

Country Status (1)

Country Link
KR (1) KR100253587B1 (ko)

Also Published As

Publication number Publication date
KR19990000066A (ko) 1999-01-15

Similar Documents

Publication Publication Date Title
US5985730A (en) Method of forming a capacitor of a semiconductor device
KR100401503B1 (ko) 반도체소자의 캐패시터 및 그 제조방법
KR20010033186A (ko) 장벽층 제작을 이용한 반도체 공정법
US20030029839A1 (en) Method of reducing wet etch rate of silicon nitride
KR20040057623A (ko) 캐패시터 형성 방법
KR20010059285A (ko) 반도체소자의 캐패시터 형성방법
KR100234379B1 (ko) 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법
KR100253587B1 (ko) 반도체소자의 커패시터 형성방법
KR19990048918A (ko) 커패시터를 포함하는 반도체장치 및 그 제조방법
KR100308501B1 (ko) 반도체소자의 캐패시터 형성방법
KR100379528B1 (ko) 커패시터 및 그의 제조방법
US20030008455A1 (en) Method for fabricating capacitor of semiconductor memory device
KR100268782B1 (ko) 반도체 소자의 캐패시터 형성 방법
KR100235973B1 (ko) 반도체소자의 캐패시터 형성방법
KR100434704B1 (ko) 반도체소자의캐패시터 및 그 제조방법
KR100434708B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100424715B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100265345B1 (ko) 반도체 장치의 고유전체 캐패시터 제조방법
KR100240891B1 (ko) 반도체장치의 캐패시터용 하부전극 형성방법
KR20000042480A (ko) 반도체소자의 캐패시터 형성방법
KR100292116B1 (ko) 반도체장치의 절연막 형성방법
KR20000042485A (ko) 반도체소자의 캐패시터 형성방법
KR100463241B1 (ko) 접착막의 산화를 방지할 수 있는 캐패시터 제조 방법
KR100359783B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20030050051A (ko) ＴｉＯＮ 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091222

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee