KR100359783B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 하부 전극의 산화를 방지하기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그를 형성하는 단계와, 상기 플러그를 포함한 절연막상에 제 1 하부 전극을 형성하는 단계와, 상기 제 1 하부 전극상에 금속막을 증착하고 급속질화 공정을 실시하여 상기 제 1 하부 전극과 상기 금속막의 계면에 저저항층을 형성한 후, 상기 금속막을 제거하는 단계와, 상기 저저항층상에 제 2 하부 전극을 형성하는 단계와, 상기 제 2 하부 전극상에 TaN막과 유전막을 차례로 형성하고 후속 열처리 공정을 실시하는 단계와, 상기 유전막상에 상부 전극을 형성하는 단계를 포함하여 형성한다.

Description

반도체 소자의 캐패시터 제조방법{Method for Fabricating Capacitor of Semiconductor Device}

본 발명은 반도체 소자에 관한 것으로 특히, 하부 전극의 산화를 방지하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.

종래에는 TaON 캐패시터의 하부 전극을 급속질화(RTN : Rapid Thermal Nitirde) 처리된 다결정 실리콘으로 형성하고 있다.

그러나, 소자가 점점 고집적화됨에 따라 안정된 소자 동작을 위해 필요한 셀당 정전용량(Capacitance)의 변화가 없는 반면 캐패시터의 셀 사이즈(Cell Size)는 점점 줄어들고 있다.

따라서, 유효 산화막의 두께인 30Å 정도의 폴리 실리콘막을 하부 전극으로 하는 MIS(Metal Insulator Semiconductor) 구조에서의 TaON 캐패시터는 한계에 도달하게 되었다.

이러한 문제를 해결하기 위하여 메탈 하부 전극을 도입하여 산화막의 두께를 낮추는 방법을 개발 연구 중이다.

그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.

첫째, 유전막을 증착한 후에 후속 열처리 공정에서 하부 전극이 산화되므로 캐패시터의 정전용량이 감소된다.

둘째, 하부 전극의 산화로 인하여 누설 전류가 증가되므로 소자의 전기적 특성이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 하부 전극의 산화를 방지하여 소자의 전기적 특성을 향상시키기에 적합한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도

도면의 주요 부분에 대한 부호 설명

11 : 반도체 기판 12 : 층간 절연막

13 : 플러그 14 : 제 1 하부 전극

15 : TiSi₂막 16 : 제 2 하부 전극

17 : TaN막 18 : 유전막

19 : 상부 전극

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그를 형성하는 단계와, 상기 플러그를 포함한 절연막상에 제 1 하부 전극을 형성하는 단계와, 상기 제 1 하부 전극상에 금속막을 증착하고 급속질화 공정을 실시하여 상기 제 1 하부 전극과 상기 금속막의 계면에 저저항층을 형성한 후, 상기 금속막을 제거하는 단계와, 상기 저저항층상에 제 2 하부 전극을 형성하는 단계와, 상기 제 2 하부 전극상에 TaN막과 유전막을 차례로 형성하고 후속 열처리 공정을 실시하는 단계와, 상기 유전막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.

본 발명에 따른 반도체 소자의 캐패시터 제조방법은 도 1a에 도시된 바와 같이, 반도체 기판(11)상에 소정 두께의 층간 절연막(12)을 증착하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 일영역이 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀을 형성한다.

그리고, 상기 콘택홀을 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하고 상기 콘택홀 내부에만 남도록 상기 폴리 실리콘막을 선택적으로 제거하여플러그(13)를 형성한다.

그리고, 상기 플러그(13)를 포함한 반도체 기판(11)의 전면에 폴리 실리콘막을 증착하여 제 1 하부 전극(14)을 형성한다.

이때, 폴리 실리콘막으로 형성된 상기 제 1 하부 전극(14)이 공기 중의 산소와 결합하여 상기 제 1 하부 전극(14)의 표면에 자연 산화막이 형성된다.

그리고, HF 또는 BOE(Buffer Oxide Etchant)를 이용하여 상기 제 1 하부 전극(14) 표면의 자연 산화막을 제거한다.

그리고, 상기 제 1 하부 전극(14)상에 티타늄(Ti)막을 증착하고, 급속 질화(Rapid Thermal Nitride) 공정으로 상기 티타늄과 제 1 하부 전극(14)의 계면에 낮은 비저항을 갖는 TiSi₂막(15)을 형성한 후, 상기 티타늄막을 제거한다.

그리고, 상기 TiSi₂막(15)상에 제 2 하부 전극(16)을 형성한다.

여기서, 상기 제 2 하부 전극(16)은 티타늄 질화막(TiN), Ru Pt, Ir 중 어느 하나를 이용하여 형성한다.

그리고, 도 1b에 도시된 바와 같이 상기 제 2 하부 전극(16)상에 TaN막(17)을 증착한다.

여기서, 상기 TaN막(17)은 200∼400℃의 온도, 0,1∼10Torr의 압력 하의 반응로에서 TaCl₅를 0.1∼10간 플로우시킨 후 질소를 제거하는 공정과, 암모니아(NH₃) 가스를 0.1∼ 10간 플로우시킨 후 질소를 제거하는 공정을 반복적으로 실시하여 형성한다.

그리고, 상기 암모니아 가스 주입시 30∼1000W의 RF(Radio Frequency) 전원에서 플라즈마(Plasma)를 여기시키어 처리하여도 된다.

그리고, 상기 TaN막(17)상에 유전막(18)을 증착한다.

여기서, 상기 유전막(18)은 TaON막으로 170∼190℃의 온도로 유지되는 기화기에서 탈륨 에칠레이드(Ta(OC₂H₅)₅)를 기체 상태로 만들고, 0.1∼2Torr의 압력하의 반응로에서 반응가스인 암모니아(NH₃)를 10∼1000sccm으로 플로우시키어 300∼400℃로 가열된 반도체 기판(11)상에 TaON막을 증착하여 형성한다.

그리고, 도 1c에 도시된 바와 같이 상기 유전막(18)을 결정화시키기 위하여 N₂와 O₂의 혼합 가스 분위기 또는 N₂O 분위기에서 300∼500℃의 온도로 1∼5분간 플라즈마 열처리 공정을 실시한다.

이때, 상기 TaN막(17)은 상기 제 2 하부 전극(16)의 산화를 방지하는 베리어(Barrier) 역할을 하며, 상기 TaN막(17) 자체가 산화되더라도 상기 유전막(18)과 같은 물질인 TaON막으로 형성되게 된다.

이어, 500∼650℃의 온도에서 N₂, N₂O 및 O₂가스를 이용하여 30∼60초간 급속열산화(Rapid Thermal Oxidation) 공정을 실시한다.

그리고, 도 1d에 도시된 바와 같이 상기 유전막(18)상에 티타늄 질화막(TiN)으로 상부 전극(19)을 형성하여 본 발명의 반도체 소자의 캐패시터를 완성한다.

상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 하부 전극과 유전막의 계면에 TaN막을 형성하여 후속 열처리 공정에서 하부 전극이 산화되는 현상을 방지할 수 있으므로 캐패시터의 정전용량 및 누설 전류 특성을 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 반도체 기판상에 절연막을 형성하고 상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그를 형성하는 단계;

   상기 플러그를 포함한 절연막상에 제 1 하부 전극을 형성하는 단계;

   상기 제 1 하부 전극상에 금속막을 증착하고 급속질화 공정을 실시하여 상기 제 1 하부 전극과 상기 금속막의 계면에 저저항층을 형성한 후, 상기 금속막을 제거하는 단계;

   상기 저저항층상에 제 2 하부 전극을 형성하는 단계;

   상기 제 2 하부 전극상에 TaN막과 유전막을 차례로 형성하고 후속 열처리 공정을 실시하는 단계;

   상기 유전막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서, 상기 제 1 하부 전극을 다결정 실리콘막이고, 상기 제 2 하부 전극과 상부 전극은 티타늄 질화막(TiN)으로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
3. 제 1 항에 있어서, 상기 TaN막은 200∼400℃의 온도, 0.1∼10Torr의 온도의반응로에서 TaCl₅를 0.1∼10초간 플로우시킨 후 질소 가스를 제거하는 공정과 암모니아 가스를 0.1∼10초간 플로우시킨 후 질소 가스를 제거하는 공정을 반복적으로 실시하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
4. 제 1 항에 있어서, 상기 후속 열처리 공정은 300∼500℃에서 1∼5분간 N₂및 O₂의 혼합 가스 또는 N₂O를 플라즈마 처리하여 실시함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
5. 제 1 항에 있어서, 상기 후속 열처리 공정 이후에 500∼650℃의 N₂, O₂, N₂O 분위기에서 30∼60초간 급속 열산화시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.